JP5398388B2 - 不揮発性半導体記憶装置 - Google Patents
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Description
本発明は、不揮発性半導体記憶装置に用いられるトランジスタ構造に関する。
ＮＡＮＤ型フラッシュメモリ等の大容量のストレージデバイスは、ストレージカード、ＭＰ３プレーヤ、ＵＳＢメモリ等、消費者向けの家電製品で幅広く利用されている。これら家電製品の多くは、大容量のデータを高速に処理する必要があるため、これらに利用されるストレージデバイスには、高い信頼性や長期保存安定性が求められている。
ＮＡＮＤ型フラッシュメモリのセル構造には、代表的なものとしてフローティングゲート（以下、「ＦＧ」と呼ぶ）型構造とＭＯＮＯＳ（Metal-Oxide-Nitride-Oxide-Semiconductor）型構造の２種類がある。以下にＦＧ型構造、ＭＯＮＯＳ型構造を説明する。
ＦＧ型構造はＭＯＳＦＥＴのゲート絶縁膜（トンネル絶縁膜）上に形成された伝導体（例えば、ポリシリコン）からなるフローティングゲートに電荷を保持する。そして、この保持した電荷量の違いによって情報を記憶する。
一方、ＭＯＮＯＳ型構造はフローティングゲートに代わり電荷蓄積膜（例えば、シリコン窒化膜（SiN））中のトラップ準位に電荷を保持する。この保持した電荷量の違いによって情報を記憶する点についてはＦＧ型構造と同様である。
これまでのＮＡＮＤ型フラッシュメモリのセル構造には、ＭＯＮＯＳ型構造よりも電荷保持（以下、「リテンション」と呼ぶ）特性に優れたＦＧ型構造が採用されてきた。しかし、近年の情報量増加に伴うセルの微細化が進むにつれ、ＦＧ型構造では、隣接セルとの容量結合によって生じるメモリセルトランジスタの閾値のズレが非常に問題になる。この閾値のズレは、フローティングゲートの膜厚を薄くすることで解消できるものの、カップリング比維持のため薄くすることにも限界がある。一方、ＭＯＮＯＳ型構造は、電荷蓄積膜をより薄くすることができる。そのため、隣接セルとの容量結合によって生じるメモリセルトランジスタの閾値のズレを少なくすることができ、ＦＧ型構造に変わるＮＡＮＤ型フラッシュメモリのセル構造として大きな注目を集めている。事実、コントロールゲート電極に窒化タンタル膜（TaN）、ブロック絶縁膜に高誘電率絶縁膜であるアルミナ膜（Al2O3）、電荷蓄積膜にシリコン窒化膜、トンネル絶縁膜にシリコン酸化膜（SiO2）を用いたＭＯＮＯＳ型構造のメモリセルトランジスタが報告されている（非特許文献１）。
しかし、ＭＯＮＯＳ型構造は、ＮＡＮＤ型フラッシュメモリのセル構造として実用に至っていない。これは、ＭＯＮＯＳ型構造のメモリセルトランジスタのリテンション特性が、ＦＧ型構造のメモリセルトランジスタよりも悪く、ストレージデバイスとして要求される高信頼性や長期保存安定性の確保が困難な点に起因する。したがって、ＭＯＮＯＳ型構造のメモリセルの実用のためには、リテンション特性の改善が必要となる。
リテンション特性悪化の原因は、トンネル絶縁膜、電荷蓄積膜の加工方法にあると考えられている。事実、トンネル絶縁膜、電荷蓄積膜を加工しない場合、リテンション特性が悪化しないことが報告されている（非特許文献２）。従来のＭＯＮＯＳ型構造のメモリセルトランジスタの製造方法では、反応性イオンエッチング（Reactive Ion Etching、以下、「ＲＩＥ」と呼ぶ）によって素子分離溝と同時に、トンネル絶縁膜及び電荷蓄積膜も加工しているが、その際、トンネル絶縁膜及び電荷蓄積膜にダメージが入ると考えられる。そこで素子分離溝形成後に、トンネル絶縁膜及び電荷蓄積膜を成膜する製造方法が報告されている（非特許文献３）。しかし、この方法で製造された場合、隣接するメモリセルトランジスタの電荷蓄積膜同士が連結された構造になるため、電荷蓄積膜中の電荷が隣接するメモリセルトランジスタに移動するという問題が生じる。
"Charge Trapping Memory Cell of TANOS (Si-Oxide-SiN-Al2O3-TaN) Structure Compatible to Conventional NAND Flash Memory", IEEE NVSMW 2006. 21st Volume, Issue 2006 pp.54-55.
"Study of Local Trapping and STI Edge Effects on Charge-Trapping NAND Flash", Electron Devices Meeting, 2007. IEDM 2007. IEEE International, pp.161-164.
"Self Aligned Trap-Shallow Trench Isolation Scheme for the Reliability of TANOS (TaN/AlO/SiN/Oxide/Si) NAND Flash Memory", IEEE NVSMW 2007. 22st Volume, Issue 2007 pp.110-111.
本発明は、リテンション特性を改善させた不揮発性半導体記憶装置、及びその製造方法を提供することを目的とする。
本発明の一態様に係る不揮発性半導体記憶装置は、半導体基板と、前記半導体基板において前記半導体基板の表面から所定の深さまで達し且つ第１方向に所定の間隔で形成された複数の素子分離溝に絶縁膜を埋め込んで形成された素子分離絶縁膜と、前記素子分離絶縁膜に挟まれた前記半導体基板中の領域に形成され、その上面にＭＯＮＯＳ型メモリセルが形成される活性領域とを備える。前記ＭＯＮＯＳ型メモリセルは、前記活性領域上に形成されるトンネル絶縁膜と、前記活性領域上及び前記素子分離絶縁膜上に連続的に形成される電荷を蓄積する機能を有する電荷蓄積膜と、前記電荷蓄積膜上に形成されたブロック絶縁膜と、前記ブロック絶縁膜上に形成されるコントロールゲート電極とを備える。前記電荷蓄積膜は、前記活性領域上に形成され所定の電荷トラップ特性を有するチャージ膜と、前記素子分離絶縁膜上に形成され前記チャージ膜よりも電荷トラップ特性の劣る変質チャージ膜とを備える。前記変質チャージ膜は、前記第１方向に沿った断面において、その上面の長さが、その下面の長さよりも短くされていることを特徴とする。
本発明の一態様に係る不揮発性半導体記憶装置の製造方法は、半導体基板の表面から所定の深さまで達し且つ第１方向に所定の間隔で複数の素子分離溝を形成する工程と、前記素子分離溝に酸化剤を含む絶縁膜を埋め込んで素子分離絶縁膜を形成する工程と、前記素子分離絶縁膜に挟まれた前記半導体基板中の領域により形成される活性領域の表面上にＭＯＮＯＳ型メモリセルのトンネル絶縁膜を形成する工程と、前記活性領域上及び前記素子分離絶縁膜上に連続的に前記ＭＯＮＯＳ型メモリセルの電荷蓄積膜を形成する工程と、熱処理によって前記素子分離絶縁膜に含まれる前記酸化剤を拡散させて前記素子分離絶縁膜上に形成された前記電荷蓄積膜を酸化させて変質チャージ膜を形成する工程とを備えたことを特徴とする。
本発明によれば、リテンション特性を改善させた不揮発性半導体記憶装置、及びその製造方法を提供することができる。
以下、図面を参照しながら、本発明に係る不揮発性半導体記憶装置、及びその製造方法の実施形態について詳細に説明する。
［第１の実施形態］
本発明の第１の実施形態に係る不揮発性メモリは、ＮＡＮＤ型のフラッシュメモリとなっており、この不揮発性メモリのセルアレイの等価回路は、図１に示すとおりである。
本発明の第１の実施形態に係る不揮発性メモリは、ＮＡＮＤ型のフラッシュメモリとなっており、この不揮発性メモリのセルアレイの等価回路は、図１に示すとおりである。
つまり、本実施形態の不揮発性メモリのセルアレイは、互いに交差する複数のワード線ＷＬ１〜ＷＬｎ（ｎは１以上の整数）及び複数のビット線ＢＬ１〜ＢＬｍ（ｍは１以上の整数）を備える。また、このセルアレイは、ワード線ＷＬ方向に延びるソース線ＳＬ、ソース側選択ゲート線ＳＧＳ、及びドレイン側選択ゲート線ＳＧＤを有する。そして、そのセルアレイには、直列接続された複数のメモリセルトランジスタＭＴ１〜ＭＴｎからなる複数のメモリストリングＭＳ１〜ＭＳｍが配列されている。ここで、メモリセルトランジスタＭＴｉ（ｉは１〜ｍの整数）は、後述するＮＯＭＯＳ型構造のトランジスタとなっており、メモリストリングＭＳｊ（ｊは１〜ｍの整数）に属するｍ個のメモリセルトランジスタＭＴｉのコントロールゲート電極は、共通にワード線ＷＬｉに接続されている。また、各メモリストリングＭＳｊの一端には、選択トランジスタＳＴ１が備わっており、メモリストリングＭＳｊは、この選択トランジスタＳＴ１を介してソース線ＳＬに接続される。一方、他端には、選択トランジスタＳＴ２が備わっており、メモリストリングＭＳｊは、この選択トランジスタＳＴ２を介してビット線ＢＬｊに接続される。ここで、ｍ個の選択トランジスタＳＴ１及びＳＴ２のゲート電極は、それぞれ共通にソース側選択ゲート線ＳＧＳ及びドレイン側選択ゲート線ＳＧＤに接続される。
［メモリセルトランジスタの構造］
図２は、このセルアレイの平面図であり、図３（ａ）は、図２のI-I´方向の断面図、図３（ｂ）は、図３（ａ）の点線で囲まれた領域の拡大図となっている。なお、図２のII-II´方向の断面は、通常のＮＡＮＤ型フラッシュメモリと同一であるので、図示は省略する。
図２は、このセルアレイの平面図であり、図３（ａ）は、図２のI-I´方向の断面図、図３（ｂ）は、図３（ａ）の点線で囲まれた領域の拡大図となっている。なお、図２のII-II´方向の断面は、通常のＮＡＮＤ型フラッシュメモリと同一であるので、図示は省略する。
本実施形態のメモリセルトランジスタＭＴｉは、上述の通り、ＭＯＮＯＳ型構造のトランジスタからなる。
具体的に、メモリセルトランジスタＭＴｉは、半導体基板であるシリコン（Si）基板１０１上に形成されている。このシリコン基板１０１には、第１方向であるビット線ＢＬ方向に延び且つシリコン基板１０１の表面から所定の深さに達するよう形成された複数の素子分離溝１０２が形成されている。さらに、これら素子分離溝１０２には、例えば、ＡＬＤ（Atomic Layer Deposition）法で形成されたSiO2（ＡＬＤ−ＳｉＯ２）からなる素子分離絶縁膜１０３が形成され、いわゆるＳＴＩ（Shallow Trench Isolation）が形成されている。なお、素子分離絶縁膜１０３の材料としては、ＡＬＤ−ＳｉＯ２の他、ＮＳＧ（Non Doped Silicate Glass）、ＢＰＳＧ（Boron Phosphorous Silicon Glass）、ＨＴＯ（High Temperature Oxide）、ＴＥＯＳ（Tetra Ethyl Ortho Silicate）、ＰＳＺ（Polysilazane）等を用いることができる。ここで、以下の説明において、シリコン基板１０１のうち、隣接する素子分離絶縁膜１０３間の領域を「活性領域ＡＡ（Active Area）」と呼ぶ。この活性領域ＡＡの上面には、所定厚さ（例えば、２〜１０ｎｍ）のトンネル絶縁膜１０４が形成されている。このトンネル絶縁膜１０４は、シリコン酸化膜（SiO2）からなる単膜構造の他、シリコン窒化膜（SiN）／シリコン酸化膜、シリコン酸化膜／シリコン窒化膜／シリコン酸化膜、シリコン酸化膜／高誘電率膜／シリコン酸化膜、高誘電率膜／シリコン酸化膜のような積層構造でも良い。
また、活性領域ＡＡ上及び素子分離絶縁膜１０３上に連続的に電荷トラップを含む電荷蓄積膜１０５が積層されている。この電荷蓄積膜１０５は、所定の電荷トラップ特性を有するチャージ膜１０５ａと、チャージ膜１０５ａよりも電荷トラップ特性及び電荷移動度が劣る変質チャージ膜１０５ｂとからなる。この変質チャージ膜１０５ｂは、図３（ａ）に示すように、電荷蓄積膜１０５の下面から上面に達し、隣接するチャージ膜１０５ａ間を分離するものである。また、この変質チャージ膜１０５ｂは、素子分離絶縁膜１０３中に含まれる酸化剤（例えば、水分（H2O））が熱により拡散され、この酸化剤が電荷蓄積膜１０５の材料を酸化させることで形成される。この酸化剤は、素子分離絶縁膜１０３から等方的に拡散されるため、図３（ａ）に示すように、変質チャージ膜１０５ｂのI-I´方向の断面形状は、素子分離絶縁膜１０３に接する変質チャージ膜１０５ｂの下面の長さＨ１０２よりも上面の長さＨ１０１の方が短い、台形に近い形状となる。より詳細には、チャージ膜１０５ａと変質チャージ膜１０５ｂとの間のI-I´方向の断面における境界線は、図３（ｂ）に示すように、素子分離絶縁膜１０３及びトンネル絶縁膜１０４の境界断面の上端Ｐ付近を中心とし、チャージ膜１０５ａ側に広がる上に凸な略円弧状の形状となる。ここで、チャージ膜１０５ａは、シリコン窒化膜、ハフニウムアルミネート膜（HfAlO）による単膜構造の他、シリコン酸化膜よりも誘電率の高いアルミナ膜（Al2O3）、酸化マグネシウム膜（MgO）、酸化ストロンチウム膜（SrO）、酸化バリウム膜（BaO）、酸化チタン膜（TiO2）、酸化タンタル膜（Ta2O5）、チタン酸バリウム膜（BaTiO3）、ジルコニウム酸バリウム膜（BaZrO）、酸化ジルコニウム膜（ZrO2）、酸化ハフニウム膜（HfO2）、酸化イットリウム膜（Y2O3）、ジルコニウムシリケート膜（ZrSiO）、ハフニウムシリケート膜（HfSiO）、ランタンアルミネート膜（LaAlO）等の高誘電率膜を含む多層膜構造でも良い。具体的には、トンネル絶縁膜１０４側から、シリコン窒化膜／高誘電率膜／シリコン窒化膜、ハフニウムアルミネート膜／高誘電率膜／シリコン窒化膜、シリコン窒化膜／高誘電率膜／ハフニウムアルミネート膜、ハフニウムアルミネート膜／高誘電率膜／ハフニウムアルミネート膜のような多層膜構造を用いることができる。また、シリコン窒化膜については、SixNyのxあるいはyの比率を増加させても良い。
さらに、電荷蓄積膜１０５上には、ブロック絶縁膜１０６、コントロールゲート電極１０７、スペーサ１０８が順次積層されている。ここで、ブロック絶縁膜１０６としては、シリコン酸化膜の他、シリコン酸化膜よりも誘電率の高いアルミナ膜、酸化マグネシウム膜、酸化ストロンチウム膜、シリコン窒化膜、酸化バリウム膜、酸化チタン膜、酸化タンタル膜、チタン酸バリウム膜、ジルコニウム酸バリウム膜、酸化ジルコニウム膜、酸化ハフニウム膜、酸化イットリウム膜、ジルコニウムシリケート膜、ハフニウムシリケート膜、ランタンアルミネート膜等を用いることができる。また、これら高誘電率膜を含む多層膜構造でも良い。具体的には、電荷蓄積膜１０５側から、シリコン酸化膜／高誘電率膜／シリコン酸化膜、シリコン酸化膜／高誘電率膜、高誘電率膜／シリコン酸化膜、高誘電率膜／シリコン酸化膜／高誘電率膜のような多層膜構造を用いることができる。また、コントロールゲート電極１０７としては、ポリシリコン、シリコンの金属化合物（シリサイド）、金属酸化物、金属（タングステン（W）、窒化珪化タンタル（TaSiN）、タンタル（Ta）、チタンシリサイド（TiSi）、窒化チタン（TiN）、コバルト（Co）、白金（Pt）等）からなる単膜構造の他、これらの多層膜構造でも良い。
［メモリセルトランジスタＭＴｉの製造方法］
次に、本実施形態のメモリセルトランジスタＭＴｉの製造方法について図４Ａ〜図４Ｄを参照しながら説明する。ここでは、素子分離絶縁膜１０３にＡＬＤ−ＳｉＯ２膜、トンネル酸化膜１０２にシリコン酸化膜、電荷蓄積膜１０５にシリコン窒化膜を用いた場合について説明する。
次に、本実施形態のメモリセルトランジスタＭＴｉの製造方法について図４Ａ〜図４Ｄを参照しながら説明する。ここでは、素子分離絶縁膜１０３にＡＬＤ−ＳｉＯ２膜、トンネル酸化膜１０２にシリコン酸化膜、電荷蓄積膜１０５にシリコン窒化膜を用いた場合について説明する。
先ず、図４Ａに示すように、シリコン基板１５１（図３に示すシリコン基板１０１）に対し、ＲＩＥを用いてシリコン基板１５１の表面から所定の深さ（例えば、２００〜４００ｎｍ）まで達し、ビット線方向に所定の間隔（例えば、５０ｎｍ）で複数の素子分離溝１５２（図３の素子分離溝１０２）を形成する。その後、素子分離溝１５２に、酸化剤である水分（H2O）を含んだＡＬＤ−ＳｉＯ２膜１５３を埋め込んで図３に示す素子分離絶縁膜１０３を形成する。ここで、必要に応じてＡＬＤ−ＳｉＯ２膜１５３上面をＣＭＰによって平坦化させても良い。また、ＡＬＤ−ＳｉＯ２膜１５３の表面をエッチバックさせて活性領域ＡＡの表面の高さよりも素子分離絶縁膜１５３の表面の高さを低くしても良い。この場合、チャージ膜１０５ｂとコントロールゲート電極１０７との対向面積が大きくなるため、チャージ膜１０５ｂとコントロールゲート電極１０７との容量結合を大きくすることができる。
続いて、図４Ｂに示すように、シリコン基板１５１の活性領域ＡＡ上面を例えば、酸化させトンネル絶縁膜１０４となるシリコン酸化膜１５４を形成する。
続いて、図４Ｃに示すように、ＡＬＤ−ＳｉＯ２膜１５３上及びシリコン酸化膜１５４上に、電荷蓄積膜１０５となるシリコン窒化膜１５５を堆積する。
続いて、図４Ｄに示すように、ＡＬＤ−ＳｉＯ２膜１５３に熱処理を加え、ＡＬＤ−ＳｉＯ２１５３に含まれる水分（H2O）をシリコン窒化膜１５５中に拡散させる。これによって、シリコン窒化膜１５５のうち、ＡＬＤ−ＳｉＯ２膜１５３上面に位置する一部の膜質が酸化する。すなわち、シリコン窒化膜１５５が酸化されてシリコン酸窒化膜になる。この場合、変質チャージ膜１０５ｂの材質はシリコン酸窒化膜である。この酸化により形成された変質シリコン窒化膜１５５ｂが図３に示す変質チャージ膜１０５ｂである。他方、シリコン窒化膜１５５のうち酸化しなかった部分であるシリコン窒化膜１５５ａが図３に示すチャージ膜１０５ａである。
その後、シリコン窒化膜１５５ａ上及び変質シリコン窒化膜１５５ｂ上に、ブロック絶縁膜１０６、コントロールゲート電極１０７、及びスペーサ１０８となる膜を順次形成する。以上によって、図３に示すＭＯＮＯＳ型構造のメモリセルトランジスタＭＴｉが完成する。
なお、上記製造方法では、ブロック絶縁膜１０６の形成前に変質シリコン窒化膜１５５ｂの形成を行ったが、この変質シリコン窒化膜１５５ｂは、ブロック絶縁膜１０６及びコントロールゲート電極１０７の形成後の、スペーサ１０８形成前／後のタイミングであっても形成することができる。
ここで、素子分離絶縁膜１５２の材料について説明しておく。図５は、各種材料毎に熱処理後の水分（H2O）析出量を比較する表である。ここで、図５はＨＴＯを１とした場合の熱処理後の水分（H2O）析出量を相対比較した表である。なお、「Low Temp.」は室温から４５０度程度、「High Temp.」は４５０度以上の熱処理をした場合の水分析出量である。図５から、熱処理後の水分（H2O）析出量は、ＰＳＺ、ＮＳＧ、ＡＬＤ−ＳｉＯ２及びＴＥＯＳ、ＨＴＯの順に多いことが分かる。このため、変質チャージ膜１５５ｂ形成後の熱工程を考えると、これら材料の中では、ＰＳＺもしくはＮＳＧが望ましいと言える。
［周辺トランジスタの製造方法］
以上、メモリセルトランジスタの製造方法について説明したが、上記製造方法によれば、変質シリコン窒化膜１５５ｂ形成の際に加えられる熱処理が、選択トランジスタＳＴ１、ＳＴ２等の周辺トランジスタのチャネル領域のイオン濃度等に影響を及ぼすことになる。
以上、メモリセルトランジスタの製造方法について説明したが、上記製造方法によれば、変質シリコン窒化膜１５５ｂ形成の際に加えられる熱処理が、選択トランジスタＳＴ１、ＳＴ２等の周辺トランジスタのチャネル領域のイオン濃度等に影響を及ぼすことになる。
そこで、以下に熱処理の影響を考慮した周辺トランジスタのチャネル領域の形成方法を説明する。
周辺トランジスタのチャネル領域の形成方法としては、素子分離絶縁膜１０３形成前にチャネル領域を形成する方法と、素子分離絶縁膜１０３形成後にチャネル領域を形成する方法との２通りがある。
前者の方法では、シリコン基板１７１にイオン注入した後、メモリセルトランジスタＭＴｉのＡＬＤ−ＳｉＯ２膜１５３、シリコン酸化膜１５４、及びシリコン窒化膜１５５を形成し、熱処理を加える。そのため、シリコン基板１７１に注入するイオンのドーズ量を、熱処理が無い場合よりも多くする必要がある。また、この熱処理によってプロファイルが広がることから、予めイオン注入の範囲を熱処理が無い場合よりも狭くする必要がある。
後者の方法では、図６に示したように、熱処理によって変質シリコン窒化膜１５５ｂを形成した後、素子分離絶縁膜１７３上にレジスト１８０を塗付させた上で、ゲート電極１７７の上からイオンを注入する。このように熱処理後にイオン注入した場合、熱処理による影響は、イオン注入条件に影響しない。なお、周辺トランジスタのゲート絶縁膜１７４の厚さは、高耐圧トランジスタ（ＨＶＴｒ）の場合２０〜５０ｎｍ、低耐圧トランジスタ（ＬＶＴｒ）の場合５〜１０ｎｍとなる。
以上のように、本実施形態によれば、トンネル絶縁膜１０４及びチャージ膜１０５ａの形成後にＲＩＥを用いて素子分離絶縁膜１０３を形成しないため、これによって生じるトンネル絶縁膜１０４及びチャージ膜１０５ａの側面へのダメージを無くすことができる。また、隣接するメモリセルトランジスタＭＴｉのチャージ膜１０５ａ間に電荷トラップ特性及び電荷移動度の劣る変質チャージ膜１０５ｂを介在させることで、チャージ膜１０５ａ間の電荷移動を阻止することができる。その結果、チャージ膜がＲＩＥで分断された構造に比べ、リテンション特性を向上させることができる。またチャージ膜が連結された構造を持つ従来のメモリセルトランジスタで懸念されるチャージ膜１５５間の電荷移動は起こりにくい。
また、素子分離絶縁膜１０３に含まれる酸化剤を拡散させて変質チャージ膜１０５ａを形成するため、I-I´方向に並ぶメモリセルトランジスタＭＴｉを自己整合的に分離することができる。すなわち、活性領域ＡＡとチャージ膜１０５ａとの合わせズレが生じにくい。
なお、図３に示すメモリセルトランジスタＭＴｉは、変質チャージ膜１０５ｂが電荷蓄積膜１０５の下面から上面に達し、隣接するチャージ膜１０５ａ間を完全に分離する構造であったが、図７に示すように、変質チャージ膜１０５ｂ´が、電荷蓄積膜１０５´の下面から上面に至らない所定の厚さによって形成されていても良い。この場合、I-I´方向の断面におけるチャージ膜１０５ａ´と変質チャージ膜１０５ｂ´との境界線は、素子分離絶縁膜１０２上面を弦とする上に凸なほぼ円弧の形状となる。この円弧の中心付近を直線に近似した場合、この直線の長さＨ１０１´よりも、電荷蓄積膜１０５ｂ´の下面における長さＨ１０２´が長い、台形に近い形状であるとも言える。この場合でも、隣接するメモリセルトランジスタＭＴｉ間にあるチャージ膜１０５ａが薄いため、隣接するメモリセルトランジスタＭＴｉ間の電荷移動を抑制することができる。また、チャージ膜１０５ａ´のI-I´方向の長さが広くなるため、図３の場合と比べ、チャージ膜１０５ａに電荷をトラップできる範囲を大きくすることができる。
［第２の実施形態］
本発明の第２の実施形態に係る不揮発性メモリは、メモリ集積度を高めるために、セルアレイを３次元的に積層させた構造となっている。図８は、このセルアレイの一部の等価回路図である。
本発明の第２の実施形態に係る不揮発性メモリは、メモリ集積度を高めるために、セルアレイを３次元的に積層させた構造となっている。図８は、このセルアレイの一部の等価回路図である。
具体的には、この不揮発性メモリは、下層から上層にかけて、ロウ方向に延びるソース線ＳＬ、ソース側選択ゲート線ＳＧＳ、複数のワード線ＷＬ１〜ＷＬ４、ドレイン側選択ゲート線ＳＧＤを備えている。また、このドレイン側選択ゲート線ＳＧＤよりも更に上層には、カラム方向に延びるビット線ＢＬが形成されている。また、ソース線ＳＬ及びビット線ＢＬ間には、下層から上層にかけて、選択トランジスタＳＴ１、複数のメモリセルトランジスタＭＴ１〜ＭＴ４を直列接続してなるメモリストリングＭＳ、及び選択トランジスタＳＴ２が形成されている。選択トランジスタＳＴ１、メモリセルトランジスタＭＴ１〜ＭＴ４、及び選択トランジスタＳＴ２のゲートには、それぞれソース側選択ゲート線ＳＧＳ、ワード線ＷＬ１〜ＷＬ４、及びドレイン側選択ゲート線ＳＧＤが接続されている。
図９は、図８の点線で囲まれたメモリストリングＭＳ部分についての、（ａ）ロウ方向―積層方向の断面図、（ｂ）（ａ）のI-I´方向の断面図、（ｃ）（ａ）のII-II´方向の断面図である。
このメモリストリングＭＳは、下層から上層にかけて、ワード線ＷＬ１〜ＷＬ４となるワード線導電膜２０７ａ〜２０７ｄが形成されており、各ワード線導電膜２０７間には、それぞれＡＬＤ−ＳｉＯ２からなるワード線間絶縁膜２０８が形成されている。ここで、ワード線間絶縁膜２０８の材料としては、ＡＬＤ−ＳｉＯ２の他、ＮＳＧ、ＢＰＳＧ、ＨＴＯ、ＴＥＯＳ、ＰＳＺ等も用いることができる。また、これらワード線導電膜２０７及びワード線間絶縁膜２０８を積層方向に貫通するようにメモリホール２０２が形成されている。メモリホール２０２内には、円柱状のメモリ柱状半導体膜２０１が形成されている。さらに、メモリホール２０２内の側壁には、順次ブロック絶縁膜２０６、電荷蓄積膜２０５、トンネル絶縁膜２０４が形成されている。
ここで、電荷蓄積膜２０５は、積層方向にワード線導電膜２０７と同じ高さに位置し、所定の電荷トラップ特性を有するチャージ膜２０５ａと、積層方向にワード線間絶縁膜２０８と同じ高さに位置し、チャージ膜２０５ａよりも電荷トラップ特性及び電荷移動度の劣る変質チャージ膜２０５ｂとからなる。
この変質チャージ膜２０５ｂは、ワード線間絶縁膜２０８中に含まれる酸化剤（例えば、水分（H2O））が熱により拡散され、この酸化剤が、ブロック絶縁膜２０６を通過した後、電荷蓄積膜２０５の材料を酸化させることで形成される。この酸化剤は、ワード線間絶縁膜２０８から等方的に拡散されるため、変質チャージ膜２０５ｂのロウ方向−積層方向の断面は、ブロック絶縁膜２０６との境界面の長さＨ２０２よりも、トンネル絶縁膜２０５との境界面の長さＨ２０１の方が短い、台形に近い形状となる。
通常、本実施形態と同じようなセルアレイを３次元的に積層させた不揮発性メモリの場合、メモリストリングＭＳを構成するメモリセルトランジスタのチャージ膜は、隣接するメモリセルトランジスタのチャージ膜と連続的に形成される。そのため、隣接するメモリセルトランジスタ間で、電荷移動が生じる。
この点、本実施形態の場合、第１の実施形態の場合と同様に、隣接するチャージ膜２０５ａ間に変質チャージ膜２０５ｂを介在させることで、隣接するメモリセルトランジスタＭＴｉ間の電荷移動を阻止することができる。その結果、メモリセルトランジスタＭＴｉのリテンション特性を向上させることができる。
［その他］
以上、発明の実施の形態を説明したが、本発明はこれらに限定されるものではなく、発明の趣旨を逸脱しない範囲内において、種々の変更、追加等が可能である。
以上、発明の実施の形態を説明したが、本発明はこれらに限定されるものではなく、発明の趣旨を逸脱しない範囲内において、種々の変更、追加等が可能である。
１０１・・・シリコン基板、１０２・・・素子分離溝、１０３・・・素子分離絶縁膜、１０４・・・トンネル絶縁膜、１０５・・・電荷蓄積膜、１０５ａ、１０５ａ´・・・チャージ膜、１０５ｂ・・・変質チャージ膜、１０６・・・ブロック絶縁膜、１０７・・・コントロールゲート電極、１０８・・・スペーサ、１５１・・・シリコン基板、１５２・・・素子分離溝、１５３・・・ＡＬＤ−ＳｉＯ２膜、１５４・・・シリコン酸化膜、１５５、１５５ａ・・・シリコン窒化膜、１５５ｂ・・変質シリコン窒化膜、１７１・・・シリコン基板、１７２・・・素子分離溝、１７３・・・素子分離絶縁膜、１７４・・・ゲート絶縁膜、１７７・・・ゲート電極、１８０・・・レジスト、２０１・・・メモリ柱状半導体膜、２０２・・・メモリホール、２０４・・・トンネル絶縁膜、２０５・・・電荷蓄積膜、２０５ａ・・・チャージ膜、２０５ｂ・・・変質チャージ膜、２０６・・・ブロック絶縁膜、２０７・・・ワード線導電膜、２０８・・・ワード線間絶縁膜。
Claims (2)
- 複数交互に積層された配線導電膜及び配線間絶縁膜と、
前記複数の配線導電膜及び前記複数の配線間絶縁膜の積層方向に延びて、これらを貫通するメモリホールと、
前記メモリホールの側壁に順次形成されたブロック絶縁膜、電荷蓄積膜、及びトンネル絶縁膜と、
前記ブロック絶縁膜、前記電荷蓄積膜、及び前記トンネル絶縁膜を介して前記メモリホール内に形成されたメモリ柱状半導体膜と
を備え、
前記電荷蓄積膜は、
前記積層方向の前記配線導電膜の位置に形成され所定の電荷トラップ特性を有するチャージ膜と、
前記積層方向の前記配線間絶縁膜の位置に形成され前記チャージ膜よりも電荷トラップ特性の劣る変質チャージ膜と
を備え、
前記変質チャージ膜は、前記積層方向に沿った断面において、前記トンネル絶縁膜との境界面の長さが、前記ブロック絶縁膜との境界面の長さよりも短く形成されている
ことを特徴とする不揮発性半導体記憶装置。 - 前記チャージ膜はシリコン窒化膜であり、前記変質チャージ膜は、前記シリコン窒化膜が酸化されて形成される
ことを特徴とする請求項１記載の不揮発性半導体記憶装置。
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