JP2008098510A - 不揮発性半導体記憶装置 - Google Patents

不揮発性半導体記憶装置 Download PDF

Info

Publication number
JP2008098510A
JP2008098510A JP2006280410A JP2006280410A JP2008098510A JP 2008098510 A JP2008098510 A JP 2008098510A JP 2006280410 A JP2006280410 A JP 2006280410A JP 2006280410 A JP2006280410 A JP 2006280410A JP 2008098510 A JP2008098510 A JP 2008098510A
Authority
JP
Japan
Prior art keywords
film
insulating film
sio
sin
silicon
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2006280410A
Other languages
English (en)
Inventor
Hiroshi Akahori
浩史 赤堀
Wakako Takeuchi
和歌子 竹内
Yoshio Ozawa
良夫 小澤
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Priority to JP2006280410A priority Critical patent/JP2008098510A/ja
Priority to US11/870,793 priority patent/US7414285B2/en
Priority to KR1020070103125A priority patent/KR100906526B1/ko
Publication of JP2008098510A publication Critical patent/JP2008098510A/ja
Priority to US12/176,559 priority patent/US7651914B2/en
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
    • H01L29/7881—Programmable transistors with only two possible levels of programmation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42324—Gate electrodes for transistors with a floating gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/51—Insulating materials associated therewith
    • H01L29/511—Insulating materials associated therewith with a compositional variation, e.g. multilayer structures
    • H01L29/513—Insulating materials associated therewith with a compositional variation, e.g. multilayer structures the variation being perpendicular to the channel plane
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H10B41/35—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region with a cell select transistor, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)

Abstract

【課題】電極間絶縁膜にバーズビークが形成されるおそれが抑制されているとともにデバイス特性が劣化するおそれが抑制された不揮発性半導体記憶装置を提供する。
【解決手段】不揮発性半導体記憶装置１においては、半導体基板３の表面上に第１の絶縁膜５、電荷蓄積層６、第２の絶縁膜１３、第３の絶縁膜１４、第４の絶縁膜１５、制御ゲート１７が設けられている。第２および第４の各絶縁膜１３，１５はシリコンおよび窒素を含む。第３の絶縁膜１４は酸素を含む単層の絶縁膜あるいは最上層および最下層の各膜が酸素を含む複数層の積層絶縁膜からなり、かつ、前記単層絶縁膜および前記積層絶縁膜の比誘電率がシリコン酸化膜の比誘電率よりも大きい。電荷蓄積層６と第２の絶縁膜１３および第４の絶縁膜１５と制御ゲート１７との少なくとも一方の間にシリコンおよび酸素を含む第５の絶縁膜１６が設けられている。
【選択図】 図９

Description

本発明は、書き換え可能な不揮発性半導体記憶装置に係り、特に浮遊ゲート型の不揮発性半導体記憶装置に関する。
半導体装置の中には、浮遊ゲート型の不揮発性半導体記憶装置と称される書き換え可能な半導体記憶装置（不揮発性メモリー）がある。一般的な浮遊ゲート型の不揮発性半導体記憶装置は、半導体基板の表層部に形成されたソース領域とドレイン領域との間のチャネル領域を覆って、トンネルゲート絶縁膜、浮遊ゲート（フローティングゲート）、電極間絶縁膜、そして制御ゲート（コントロールゲート）が順次積層された構造からなる記憶用トランジスタを備えている。
近年、半導体装置の微細化および高集積化が著しい。浮遊ゲート型不揮発性半導体記憶装置では、その微細化が進むにつれて、電極間絶縁膜にいわゆるバーズビーク（bird’s beak）が形成され易くなる。電極間絶縁膜にバーズビークが形成されると、浮遊ゲート、電極間絶縁膜、および制御ゲートからなるインターポリキャパシタのキャパシタンスが低下する。キャパシタンスが低下すると、カップリング比も低下して電極間絶縁膜に掛かる電界が増大する。この結果、記憶用トランジスタ自体の信頼性や性能の低下はもちろんのこと、浮遊ゲート型不揮発性半導体記憶装置全体の信頼性や性能の低下をもたらす懸念が生じる。
このような問題は、ゲート幅が比較的大きい世代においては、バーズビークがゲート端部において形成されても電極間絶縁膜全体の面積に対するバーズビーク部の面積の割合が小さかったため、あまり問題視されなかった。ところが、今後、浮遊ゲート型不揮発性半導体記憶装置の微細化がさらに進むと、電極間絶縁膜全体の面積に対するバーズビーク部の面積の割合が増大するため、このような問題は無視できなくなる。したがって、今後、浮遊ゲート型不揮発性半導体記憶装置の微細化がさらに進んだ場合には、バーズビークを如何に抑制することができるか、が重要な課題となってくる。あるいは、バーズビーク量を如何に許容範囲内の大きさに制御できるか、が重要な課題となってくる。
通常、電極間絶縁膜のバーズビークは、記憶用トランジスタの側壁部に酸化処理を施す際に形成される。このトランジスタ側壁部への酸化処理は、記憶用トランジスタのゲートを形成する際に行われる反応性イオンエッチングプロセスにおいて発生するプラズマダメージを修復するために行われる。具体的には、電極間絶縁膜のバーズビークは、トランジスタ側壁部を酸化するための酸化種が電極間絶縁膜のゲート端部から内部へと侵入して、電極間絶縁膜の上下各主面に接して設けられている多結晶シリコンからなる浮遊ゲートや制御ゲートの表面を酸化することによって形成される。
このようなメカニズムにより生じるバーズビークを抑制する手法としては、例えば次に述べるような手法が挙げられる。例えば、電極間絶縁膜が酸化膜、窒化膜、および酸化膜の３層からなるいわゆるＯＮＯ膜構造に形成されている場合には、このＯＮＯ膜の上下に窒化膜としてのＳｉＮ膜を設けて、いわゆるＮＯＮＯＮ膜構造とする技術が提案されている（例えば特許文献１参照）。また、特許文献１と同様に、電極間絶縁膜と浮遊ゲート電極または制御ゲート電極との間にＳｉＮ膜を挿入する提案は、他にも幾つかなされている（例えば特許文献２、３参照）。
最上層および最下層が酸化膜からなる電極間絶縁膜と上下各多結晶シリコン電極との間にＳｉＮ膜を形成する手法としては、例えば次に述べるような手法が挙げられる。例えば、下部電極である浮遊ゲート電極と電極間絶縁膜との界面においては、ＮＨ3 雰囲気下で多結晶シリコン電極に熱窒化処理を施すことによりＳｉＮ膜を形成する手法がある。あるいは、多結晶シリコン電極上にＣＶＤ法によりＳｉＮ膜を成膜する手法もある。また、上部電極である制御ゲート電極と電極間絶縁膜との界面においては、電極間絶縁膜の最上層の酸化膜上にＣＶＤ法によりＳｉＮ膜を成膜する手法がある。しかし、本発明者等が調べた結果、電極間絶縁膜と浮遊ゲート電極や制御ゲート電極との間に只単にＳｉＮ膜を挿入しただけでは、電極間絶縁膜のバーズビークを抑制することはできても、電荷保持特性など浮遊ゲート型不揮発性半導体記憶装置のデバイス動作に支障をきたすという問題があることが分かった。
特開平７−２４９６９７号 ＵＳＰ５６６１０５６ ＵＳＰ５９０７１８３
本発明では、電極間絶縁膜にバーズビークが形成されるおそれが抑制されているとともにデバイス特性が劣化するおそれが抑制された不揮発性半導体記憶装置を提供する。
前記課題を解決するために、本発明の一態様に係る不揮発性半導体記憶装置は、半導体基板の表面上に設けられた第１の絶縁膜と、この第１の絶縁膜上に設けられた電荷蓄積層と、この電荷蓄積層の上方に設けられているとともにシリコンおよび窒素を含む第２の絶縁膜と、この第２の絶縁膜上に設けられているとともに、酸素を含む単層の絶縁膜あるいは少なくとも最上層および最下層の各膜が酸素を含む複数層の積層絶縁膜からなり、かつ、前記単層絶縁膜および前記積層絶縁膜の比誘電率がシリコン酸化膜の比誘電率よりも大きい第３の絶縁膜と、この第３の絶縁膜上に設けられているとともにシリコンおよび窒素を含む第４の絶縁膜と、この第４の絶縁膜の上方に設けられた制御ゲートと、を具備してなり、前記電荷蓄積層と前記第２の絶縁膜との間および前記第４の絶縁膜と前記制御ゲートとの間の少なくとも一方の間にシリコンおよび酸素を含む第５の絶縁膜が設けられていることを特徴とするものである。
また、前記課題を解決するために、本発明の他の態様に係る不揮発性半導体記憶装置は、半導体基板の表面上に設けられた第１の絶縁膜と、この第１の絶縁膜上に設けられた電荷蓄積層と、この電荷蓄積層の上方に設けられているとともにシリコンおよび窒素を含む第２の絶縁膜と、この第２の絶縁膜上に設けられているとともに、酸素を含む単層の絶縁膜あるいは少なくとも最上層および最下層の各膜が酸素を含む複数層の積層絶縁膜からなり、かつ、前記単層絶縁膜および前記積層絶縁膜の比誘電率がシリコン酸化膜の比誘電率よりも大きい第３の絶縁膜と、この第３の絶縁膜上に設けられているとともにシリコンおよび窒素を含む第４の絶縁膜と、この第４の絶縁膜の上方に設けられた制御ゲートと、を具備してなり、前記第２の絶縁膜および前記第４の絶縁膜中に不活性ガスが１×１０17 atoms ／ｃｍ3 以上含まれているか、あるいは前記第２の絶縁膜および前記第４の絶縁膜中の水素濃度が１×１０16 〜１×１０19 atoms ／ｃｍ3 であるか、のいずれかであることを特徴とするものである。
本発明によれば、電極間絶縁膜にバーズビークが形成されるおそれが抑制されているとともにデバイス特性が劣化するおそれが抑制された不揮発性半導体記憶装置を提供することができる。
以下、本発明に係る各実施形態を図面を参照しつつ説明する。
（第１の実施の形態）
先ず、本発明に係る第１実施形態について図１〜図１０を参照しつつ説明する。図１は、本実施形態に係る不揮発性半導体記憶装置のメモリーセルアレイ部の構造を簡略化して示す平面図である。図２は、図１に示す不揮発性半導体記憶装置のメモリーセルアレイ部の回路構成を簡略化して示す図である。図３〜図９は、それぞれ図１に示す不揮発性半導体記憶装置の製造工程を示す断面図である。図１０は、図１に示す不揮発性半導体記憶装置が備える電極間絶縁膜の最上層のシリコン酸化膜の膜厚に対するバーズビーク生成量および電荷保持特性の依存性をグラフにして示す図である。
先ず、本実施形態を説明するのに先立って、ここでは一般的な浮遊ゲート型の書き換え可能な不揮発性半導体記憶装置に発生し易い課題について説明する。
一般的な浮遊ゲート型の書き換え可能な不揮発性半導体記憶装置においては、そのプログラム動作、つまり書き込みと消去との繰り返し過程において電極間絶縁膜にリーク電流が流れる。その際、電極間絶縁膜に電荷がトラップされる場合がある。
そして、電極間絶縁膜の一部となるＳｉＮ膜を、シリコンを含む膜の上にアンモニア（ＮＨ3 ）等の雰囲気下で通常の工程により形成すると、それら各膜の界面には多数の界面準位が形成されることが分かった。そして、浮遊ゲート型不揮発性半導体記憶装置のデバイス動作時には、それら多数の界面準位のうち浅い準位への電子のトラップ現象および浅い準位からの電子のデトラップ現象が見られた。この浅い準位への電子のトラップ現象およびデトラップ現象は、不揮発性半導体記憶装置の電荷保持特性を劣化させる大きな要因となる。同様に、ＣＶＤ−ＳｉＮ膜も、その膜中に多数のトラップ準位を有することが分かった。ＣＶＤ−ＳｉＮ膜中に多数のトラップ準位が存在する原因としては、ＣＶＤ−ＳｉＮ膜中に水素等の不純物が多量に存在することが一因であると推測される。このＣＶＤ−ＳｉＮ膜中のトラップ準位への電子のトラップ現象およびデトラップ現象も、不揮発性半導体記憶装置の電荷保持特性を著しく劣化させる大きな要因となる。
特に、電極間絶縁膜と制御ゲートとの間にシリコン窒化膜が挿入されていると、シリコン窒化膜により電子がトラップされ易くなり、さらに電荷保持動作中にシリコン窒化膜から電子がデトラップされる現象が発生し易くなる。また、ＳｉＮ膜は膜ストレスが大きいことから、その界面付近で応力集中が生じ易い。この界面付近の応力集中もＳｉＮ膜中のトラップサイトを増大させる一因となると推測される。このような現象は設定されたトランジスタ閾値の変動要因となり、半導体メモリーの信頼性を劣化させるおそれを生じさせる。このことから本実施形態では、制御ゲートとシリコン窒化膜との界面にシリコン酸化膜を形成することによって、電極間絶縁膜へのバーズビークの形成を抑制するとともに、電荷のトラップ現象およびデトラップ現象による悪影響を効果的に低減してデバイス特性の向上を図る。
また、電極間絶縁膜中への電荷トラップ量は、電極間絶縁膜に流れるリーク電流に比例する。メモリー動作の信頼性を向上させるためには、リーク電流の低減が必要となる。また、電極間絶縁膜に流れるリーク電流は、書き込みおよび消去動作のスピード低下を誘発し、高性能なメモリーを実現する上での障害となる。さらに、電極間絶縁膜に流れるリーク電流は、トランジスタの閾値の設定幅にも大きな影響を与える。
特に、リーク電流量は浮遊ゲート表面と電極間絶縁膜との界面状態によって変化し易い。浮遊ゲート表面と電極間絶縁膜との界面状態が悪いと、多結晶シリコン膜からなる浮遊ゲートと電極間絶縁膜との間に形成されるバリアハイトが低下し、電極間絶縁膜にリーク電流が流れ易くなる。例えば、電極間絶縁膜がＮＯＮＯＮ膜構造である場合には、浮遊ゲート表面と電極間絶縁膜との界面はシリコン窒化膜となる。この場合、リーク電流を増加させる準位がシリコン窒化膜中に多く含まれ、結果として電極間絶縁膜のリーク特性が劣化する。
このことから、本実施形態では、浮遊ゲートとシリコン窒化膜との界面にシリコン酸化膜を形成することによって、電極間絶縁膜へのバーズビークの形成を抑制するとともに、電極間絶縁膜のリーク特性の劣化を効果的に抑制してデバイス特性の向上を図る。また、本実施形態では、制御ゲートとシリコン窒化膜の界面および浮遊ゲートとシリコン窒化膜との界面にシリコン酸化膜を形成することによって、電極間絶縁膜へのバーズビークの形成を抑制するとともに、電荷のトラップ現象及びデトラップ現象による悪影響を低減し、かつ、電極間絶縁膜のリーク特性の劣化を抑制してデバイス特性をより向上させる。
そこで、本実施形態においては、浮遊ゲート型の書き換え可能な不揮発性半導体記憶装置の電極間絶縁膜の中央部に、酸素を含む単層の絶縁膜あるいは少なくとも最上層および最下層の各膜が酸素を含む複数層の積層絶縁膜からなり、かつ、それら単層絶縁膜および積層絶縁膜の比誘電率がシリコン酸化膜の比誘電率よりも大きい絶縁膜を採用する。そして、この絶縁膜の上下にシリコンおよび窒素を含む絶縁膜を設ける。ここでは、先ず、電極間絶縁膜の中央部の絶縁膜として、シリコン窒化膜の上下にシリコン酸化膜を形成した、いわゆるＯＮＯ膜構造からなる３層の積層絶縁膜を用いる。そして、このＯＮＯ膜の上下にシリコン窒化膜を形成する。すなわち、本実施形態においては、電極間絶縁膜の主要部を、シリコン窒化膜とシリコン酸化膜とを交互に５層に積層したいわゆるＮＯＮＯＮ膜構造とする。その上で、本実施形態においては、このＮＯＮＯＮ膜の上方にさらにもう１層のシリコン酸化膜を追加することにより、電極間絶縁膜全体をいわゆるＮＯＮＯＮＯ膜構造とする。
具体的には、本実施形態では、浮遊ゲート上に設けられるＮＯＮＯＮ膜と制御ゲートとの間にシリコン酸化膜を挿入する。これにより、電極間絶縁膜へのバーズビークの形成を抑制して、その電気的特性、信頼性、性能、および品質などを向上させる。以下、具体的かつ詳細に説明する。
先ず、図１および図２を参照しつつ、本実施形態に係る不揮発性半導体記憶装置（不揮発性メモリー）のメモリーセルアレイ部の構造およびその回路構成について説明する。本実施形態に係る不揮発性メモリーは、具体的にはＮＡＮＤ型フラッシュメモリーである。
図１および図２に示すように、本実施形態のＮＡＮＤ型フラッシュメモリー１のメモリーセルアレイ部２においては、浮遊ゲートおよび制御ゲートを有するｎチャネルのＭＯＳＦＥＴからなる記憶用の複数個のセルトランジスタＣＧ１〜ＣＧｎが直列に接続されている。これら各セルトランジスタＣＧ１〜ＣＧｎは、図示しない同一のウェル基板上に形成されている。
各セルトランジスタＣＧ１〜ＣＧｎが有する制御ゲートは、行方向に連続的に配列された複数本のワード線ＷＬ１〜ＷＬｎに接続されている。また、各セルトランジスタＣＧ１〜ＣＧｎが有する不純物拡散領域のうち一端側のドレインは、選択用のＮＭＯＳトランジスタＱ１を介して複数本のビット線ＢＬｉ（ｉ＝１，２，〜）に接続されている。同様に、各セルトランジスタＣＧ１〜ＣＧｎが有する不純物拡散領域のうち他端側のソースは、選択用のＮＭＯＳトランジスタＱ２を介してソース線ＳＬに接続されている。また、選択用トランジスタＱ１の制御ゲートは選択線ＳＧ１に接続されている。同様に、選択用トランジスタＱ２の制御ゲートは選択線ＳＧ２に接続されている。さらに、素子分離膜上に形成された各ワード線ＷＬ１〜ＷＬｎの一端は、図示しない周辺回路との接続パッドにメタル配線を介して接続されている。
次に、図３〜図９を参照しつつ、本実施形態に係るＮＡＮＤ型フラッシュメモリー１の製造方法について説明する。なお、図３（ａ），（ｂ），（ｃ）、図４（ａ），（ｂ）、図５（ａ），（ｂ）、図６（ａ），（ｂ）、および図７（ａ）は、図１に示す破断線Ａ−Ａ’に沿って示す断面図であり、隣接する２つのセルを示している。これに対して、図７（ｂ）、図８、および図９は、図１に示す破断線Ａ−Ａ’と直交する破断線Ｂ−Ｂ’に沿って示す断面図である。
先ず、図３（ａ）に示すように、例えばＰ型シリコン基板３の表面上に熱酸化法によりシリコン酸化膜（ＳｉＯ2 膜）４を設ける。
次に、図３（ｂ）に示すように、シリコン酸化膜４をアンモニアガス（ＮＨ3 ガス）を用いて窒化させて、第１の絶縁膜としてのシリコン酸窒化膜（シリコンオキシナイトライド膜、ＳｉＯＮ膜）５に変質させる。このシリコンオキシナイトライド膜５は第１のゲート絶縁膜として機能する。また、シリコンオキシナイトライド膜５は、一般にトンネル酸化膜あるいはトンネルゲート絶縁膜と称される。
次に、図３（ｃ）に示すように、シリコンオキシナイトライド膜５の表面上にＣＶＤ法を用いて電荷蓄積層（第１のゲート電極）となる多結晶シリコン膜６を設ける。この多結晶シリコン膜６は、浮遊ゲートとも称される。続けて、同じくＣＶＤ法を用いて、多結晶シリコン膜６の表面上にシリコン窒化膜（ＳｉＮ膜）７およびシリコン酸化膜（ＳｉＯ2 膜）８を連続して設ける。
次に、図４（ａ）に示すように、シリコン酸化膜８の表面上に回転塗布法を用いてフォトレジスト膜９を設ける。続けて、通常のリソグラフィー法を用いて、レジストパターンを形成するとともに、このレジストパターンに基づいてシリコン酸化膜８をエッチングして加工する。
次に、図４（ｂ）に示すように、所定のパターンに加工されたシリコン酸化膜８の表面上からフォトレジスト膜９を剥離させて除去する。続けて、シリコン酸化膜８をマスクとして、シリコン窒化膜７、多結晶シリコン膜６、シリコンオキシナイトライド膜５、およびシリコン基板３をそれらの積層方向に沿ってエッチングして加工する。これにより、シリコン酸化膜８、シリコン窒化膜７、多結晶シリコン膜６、シリコンオキシナイトライド膜５、およびシリコン基板３の内部に所望のパターンに沿ったトレンチ１０が形成される。この後、トレンチ１０の内側壁および底部に酸化処理を施す。
次に、図５（ａ）に示すように、酸化処理が施されたトレンチ１０の内部にプラズマＣＶＤ法を用いて埋め込み絶縁膜１１を設ける。この埋め込み絶縁膜１１としては、例えばシリコン酸化膜（ＳｉＯ2 膜）が用いられる。続けて、シリコン窒化膜７をストッパーとして、埋め込み絶縁膜１１およびシリコン酸化膜８をＣＭＰ法を用いてシリコン窒化膜７の表面と同等の高さまで研磨して平坦化する。
次に、図５（ｂ）に示すように、埋め込み絶縁膜１１の表面が多結晶シリコン膜６の表面とシリコンオキシナイトライド膜５の上面との中間の位置に達するまで、埋め込み絶縁膜１１を選択的にエッチングする。続けて、通常のウェットエッチングにより多結晶シリコン膜６の表面上からシリコン窒化膜７を剥離させて除去する。これにより、シリコン基板３の表層部に素子分離構造が形成される。
次に、図６（ａ）に示すように、素子分離構造および電荷蓄積層６のライン・アンド・スペース・パターンが形成されたシリコン基板３の上に電極間絶縁膜としての第２のゲート絶縁膜１２を設ける。本実施形態においては、この電極間絶縁膜１２へのバーズビークの形成を抑制するために、シリコン窒化膜とシリコン酸化膜とを交互に３層ずつ積層して電極間絶縁膜１２を構成する。すなわち、電極間絶縁膜１２を、シリコン窒化膜とシリコン酸化膜とが交互に６層に積層された、いわゆるＮＯＮＯＮＯ膜構造とする。以下、ＮＯＮＯＮＯ膜構造からなる電極間絶縁膜１２の作成方法について、具体的かつ詳細に説明する。
先ず、浮遊ゲートとなる多結晶シリコン膜６に対して希弗酸処理を施す。これにより、多結晶シリコン膜６の表面上に形成された自然酸化膜を剥離させて除去する。続けて、図６（ａ）に示すように、自然酸化膜が除去された浮遊ゲート６の表面および埋め込み絶縁膜１１の表面を直接覆って、第１層目の電極間絶縁膜となるシリコンおよび窒素を含む第２の絶縁膜１３を設ける。ここでは、第２の絶縁膜として、第１層目のシリコン窒化膜（１ｓｔ−ＳｉＮ膜）１３を成膜する。この１ｓｔ−ＳｉＮ膜１３は、例えばＬＰ−ＣＶＤ法やＡＬＤ（Atomic-Layer-Deposition）−ＣＶＤ法などにより成膜すればよい。
次に、図６（ａ）に示すように、１ｓｔ−ＳｉＮ膜１３の表面上に第２層目〜第４層目の電極間絶縁膜となる第３の絶縁膜１４を設ける。この第３の絶縁膜１４には、酸素を含む単層の絶縁膜あるいは最上層および最下層の各膜が酸素を含む複数層の積層絶縁膜からなり、かつ、それら単層絶縁膜および積層絶縁膜の比誘電率がシリコン酸化膜（ＳｉＯ2 膜）の比誘電率よりも大きい膜を用いる。シリコン酸化膜の比誘電率は、約３．９である。したがって、第３の絶縁膜１４として、その比誘電率が約３．９よりも大きい絶縁膜を形成する。ここでは、第３の絶縁膜１４を、シリコンおよび酸素を含む上下２層の絶縁膜１４ａ，１４ｃの間にシリコンおよび窒素を含む中層の絶縁膜１４ｂを挟んだ３層構造に形成する。
具体的には、先ず、１ｓｔ−ＳｉＮ膜１３の上に第２層目の電極間絶縁膜となる第１層目のシリコン酸化膜（１ｓｔ−ＳｉＯ2 膜）１４ａを設ける。続けて、この１ｓｔ−ＳｉＯ2 膜１４ａの上に第３層目の電極間絶縁膜となる第２層目のシリコン窒化膜（２ｎｄ−ＳｉＮ膜）１４ｂを設ける。続けて、この２ｎｄ−ＳｉＮ膜１４ｂの上に第４層目の電極間絶縁膜となる第２層目のシリコン酸化膜（２ｎｄ−ＳｉＯ2 膜）１４ｃを設ける。これにより、１ｓｔ−ＳｉＯ2 膜１４ａ、２ｎｄ−ＳｉＮ膜１４ｂ、および２ｎｄ−ＳｉＯ2 膜１４ｃの３層の積層絶縁膜からなる、いわゆるＯＮＯ膜構造を有する第３の絶縁膜１４が、第２の絶縁膜である１ｓｔ−ＳｉＮ膜１３の表面上に形成される。なお、これら１ｓｔ−ＳｉＯ2 膜１４ａ、２ｎｄ−ＳｉＮ膜１４ｂ、および２ｎｄ−ＳｉＯ2 膜１４ｃは、例えばＬＰ−ＣＶＤ法により連続して成膜すればよい。このようなＯＮＯ膜構造からなる第３の絶縁膜１４の比誘電率は、約３．９よりも大きい値を有している。
次に、図６（ａ）に示すように、第３の絶縁膜１４の最上層の膜である２ｎｄ−ＳｉＯ2 膜１４ｃの上に、第５層目の電極間絶縁膜となるシリコンおよび窒素を含む第４の絶縁膜１５を設ける。ここでは、第４の絶縁膜として、第２の絶縁膜である１ｓｔ−ＳｉＮ膜１３と同様に、第３層目のシリコン窒化膜（３ｒｄ−ＳｉＮ膜）１５を成膜する。この３ｒｄ−ＳｉＮ膜１５は、１ｓｔ−ＳｉＮ膜１３と同様に、例えばＬＰ−ＣＶＤ法やＡＬＤ−ＣＶＤ法などにより成膜すればよい。
次に、図６（ａ）に示すように、３ｒｄ−ＳｉＮ膜１５の表面上に第６層目の電極間絶縁膜となるシリコンおよび酸素を含む第５の絶縁膜１６を設ける。ここでは、第５の絶縁膜として、第３の絶縁膜１４の下層膜である１ｓｔ−ＳｉＯ2 膜１４ａおよび第３の絶縁膜１４の上層膜である２ｎｄ−ＳｉＯ2 膜１４ｃと同様に、第３層目のシリコン酸化膜（３ｒｄ−ＳｉＯ2 膜）１６を成膜する。この３ｒｄ−ＳｉＯ2 膜１６は、例えばＬＰ−ＣＶＤ法やＡＬＤ−ＣＶＤ法などにより成膜すればよい。また、３ｒｄ−ＳｉＯ2 膜１６は、その膜厚を約０．３〜２．３ｎｍに設定されて成膜される。これまでの工程により、第２の絶縁膜としての１ｓｔ−ＳｉＮ膜１３、第３の絶縁膜１４としての１ｓｔ−ＳｉＯ2 膜１４ａ、２ｎｄ−ＳｉＮ膜１４ｂ、および２ｎｄ−ＳｉＯ2 膜１４ｃ、第４の絶縁膜としての３ｒｄ−ＳｉＮ膜１５、ならびに第５の絶縁膜としての３ｒｄ−ＳｉＯ2 膜１６の６層の積層絶縁膜からなる、いわゆるＮ／ＯＮＯ／Ｎ／Ｏ膜構造を有する電極間絶縁膜１２が、浮遊ゲート６の表面および埋め込み絶縁膜１１の表面を覆ってシリコン基板３上に形成される。
次に、図６（ｂ）に示すように、電極間絶縁膜１２の表面上にＬＰ−ＣＶＤ法を用いて制御ゲート（第２のゲート電極）となる多結晶シリコン膜１７を設ける。浮遊ゲート６、電極間絶縁膜１２、および制御ゲート１７は、いわゆるインターポリキャパシタ１８を構成する。インターポリキャパシタ１８はトンネルゲート絶縁膜５の表面および埋め込み絶縁膜１１の表面を覆ってシリコン基板３上に形成される。また、制御ゲート１７は、いわゆるワード線として機能する。
続けて、多結晶シリコン膜１７の表面上にＬＰ−ＣＶＤ法を用いてシリコン窒化膜１９を設ける。続けて、シリコン窒化膜１９の表面上に回転塗布法を用いてフォトレジスト膜２０を設ける。続けて、通常のリソグラフィー法を用いて、制御ゲート１７に対応したレジストパターンをフォトレジスト膜２０に形成する。そして、このレジストパターンに基づいてシリコン窒化膜１９をエッチングする。
次に、図７（ａ）および（ｂ）に示すように、シリコン窒化膜１９の表面上からフォトレジスト膜２０を剥離させて除去する。続けて、シリコン窒化膜１９をマスクとして、制御ゲート１７、電極間絶縁膜１２、浮遊ゲート６、およびトンネルゲート絶縁膜５を、それらの積層方向に沿ってエッチングする。これにより、図７（ｂ）に示すように、複数のゲート電極構造がシリコン基板３上に形成される。
次に、図８に示すように、各制御ゲート１７、各電極間絶縁膜１２、各浮遊ゲート６、および各トンネルゲート絶縁膜５のそれぞれの側壁部にシリコン酸化膜（ＳｉＯ2 膜）２１を設ける。これら各シリコン酸化膜２１は、熱酸化法やラジカル酸化法などを用いて各制御ゲート１７、各電極間絶縁膜１２、各浮遊ゲート６、および各トンネルゲート絶縁膜５のそれぞれの側壁部を酸化させることにより形成される。この酸化処理は、ゲート端でのリーク電流を抑制し、ゲート絶縁膜の耐圧を向上させる目的で行われる。それとともに、この酸化処理は、ＲＩＥ工程においてゲート電極を介してゲート酸化膜に与えられたダメージを回復させるなどの目的でも行われる。また、この酸化工程は、一般に後酸化工程と称される。そして、この後酸化工程において形成されるシリコン酸化膜２１は、一般に後酸化膜と称される。
また、図９に示すように、シリコン基板３の表面上には、各浮遊ゲート６および各制御ゲート１７とともに、多結晶シリコン膜からなる選択ゲート２２が複数箇所に設けられる。そして、各制御ゲート１７や各浮遊ゲート６と同様に、各選択ゲート２２の側壁部および各選択ゲート２２の下方の各トンネルゲート絶縁膜５の側壁部にも、後酸化膜としてのシリコン酸化膜２１が設けられる。
続けて、図９に示すように、シリコン基板３の表層部の複数箇所に、ソース領域２３ａまたはドレイン領域２３ｂとなる不純物拡散領域２３を形成する。これら各不純物拡散領域２３は、各トンネルゲート絶縁膜５、各浮遊ゲート６、各電極間絶縁膜１２、各制御ゲート１７、各シリコン窒化膜１９、各シリコン酸化膜２１、および各選択ゲート２２をマスクとして、シリコン基板３の表層部にイオン注入法により所定の導電型のイオン（不純物）を打ち込むことにより形成される。この後、イオンが打ち込まれたシリコン基板３に熱アニール処理を施すことにより、各不純物拡散領域２３中のイオンを活性化させる。
これまでの工程により、図９に示すように、トンネルゲート絶縁膜５、浮遊ゲート６、電極間絶縁膜１２、制御ゲート１７、シリコン窒化膜１９、シリコン酸化膜２１、ならびにソース領域２３ａおよびドレイン領域２３ｂからなる記憶用トランジスタ（メモリートランジスタ）２４がシリコン基板３の表層部に複数個設けられる。これら各記憶用トランジスタ２４は、互いに直列接続されて形成される。それとともに、トンネルゲート絶縁膜５、選択ゲート２２、電極間絶縁膜１２、シリコン窒化膜１９、シリコン酸化膜２１、ならびにソース領域２３ａおよびドレイン領域２３ｂからなる選択用トランジスタ２５ａがシリコン基板３の表層部に複数個設けられる。これら各選択用トランジスタ２５ａは、各記憶用トランジスタ２４とともにメモリーセル２６を構成する。
続けて、図９に示すように、いわゆるビット線２７や、ビット線２７とドレイン領域２３ｂとを電気的に接続するコンタクトプラグ２８等を形成する。ビット線２７は、ワード線となる制御ゲート１７の延びる方向（長手方向）と直交する方向に沿って延ばされて形成される。これまでの工程により、複数個のメモリーセル２６を備える本実施形態のＮＡＮＤ型フラッシュメモリー１のメモリーセルアレイ部２の主要部が形成される。
なお、各浮遊ゲート６、各電極間絶縁膜１２、各制御ゲート１７、各シリコン窒化膜１９、各選択ゲート２２、ビット線２７、コンタクトプラグ２８などは、実際にはシリコン基板３上に複数層に積層されて設けられる複数の層間絶縁膜のいずれかに設けられる。ただし、図９においては、図面を見易くするために、シリコン基板３上に複数層に積層されて設けられる複数の層間絶縁膜をまとめて１層の層間絶縁膜２９として示す。同様に、ビット線２７やコンタクトプラグ２８には、それらの表面を覆ってバリアメタル膜が設けられるのが一般的であるが、図９においては、図面を見易くするために、バリアメタル膜の図示を省略した。このような図示の仕方は、後述する第２〜第５の各実施形態において参照する図１２、図１４、図１６、および図２１においても同様である。
この後、図示を伴う具体的かつ詳細な説明は省略するが、所定の後工程を経ることにより、図７（ａ）および図９に示す所望の構造からなる本実施形態に係る浮遊ゲート型の書き換え可能な不揮発性半導体記憶装置（不揮発性メモリー）１を得る。すなわち、電極間絶縁膜１２が、浮遊ゲート６側から制御ゲート１７側に向けて順番に、１ｓｔ−ＳｉＮ膜１３／１ｓｔ−ＳｉＯ2 膜１４ａ／２ｎｄ−ＳｉＮ膜１４ｂ／２ｎｄ−ＳｉＯ2 膜１４ｃ／３ｒｄ−ＳｉＮ膜１５／３ｒｄ−ＳｉＯ2 膜１６の６層の積層絶縁膜からなるＮＯＮＯＮＯ膜構造に形成された記憶用トランジスタ２４を複数個備えるＮＡＮＤ型フラッシュメモリー１を得る。
なお、図３（ａ）〜（ｃ）、図４（ａ），（ｂ）、図５（ａ），（ｂ）、図６（ａ），（ｂ）、および図７（ａ）は、フラッシュメモリー１が備えるワード線（制御ゲート）１２が延びる方向（長手方向）に沿って示す断面図である。これに対して、図７（ｂ）、図８、および図９は、ワード線１７が延びる方向と直交するフラッシュメモリー１が備えるビット線２７が延びる方向（長手方向）に沿って示す断面図である。また、これらのような図示の仕方は、後述する第２〜第５の各実施形態において参照する図１１（ａ）〜図１６および図２０（ａ）〜図２１においても同様である。
次に、前述したＮＯＮＯＮＯ構造からなる本実施形態の電極間絶縁膜１２の特徴について説明する。
背景技術において説明したように、これまでの電極間絶縁膜には、浮遊ゲート側から制御ゲート側に向けて順番にＳｉＯ2 膜／ＳｉＮ膜／ＳｉＯ2 膜の３層の積層絶縁膜からなるＯＮＯ膜構造がしばしば適用される。このような技術は、例えば S. Aritome et al., “Reliability Issues of Flash Memory Cells” Proceedings of the IEEE, 1993, vol.81, No.5, pp.777-788, Jung-Dal Choi et al. や、“Highly manufacturable 1 Gb NAND flash using 0.12 μｍ process technology” in IEDM Technical Digest. 2001, pp.25-26. などに記載されている。しかし、ＯＮＯ膜構造からなる電極間絶縁膜の側壁部に後酸化膜としてのシリコン酸化膜を後酸化工程で形成すると、電極間絶縁膜にバーズビークが形成されてしまうことが問題となる。このような場合、電極間絶縁膜にバーズビークが形成されるのを抑制するためには、電極間絶縁膜と浮遊ゲートとの間、または電極間絶縁膜と制御ゲートとの間にシリコン窒化膜（ＳｉＮ膜）を形成するのが簡便であるとともに効果的である。すなわち、浮遊ゲートや制御ゲートとなる多結晶シリコン膜と、電極間絶縁膜のうちこの多結晶シリコン膜と接するシリコン酸化膜（ＳｉＯ2 膜）との間にシリコン窒化膜を挿入することにより、電極間絶縁膜へのバーズビークの形成を効率よく、かつ、容易に抑制することができる。
ところが、前述したように、電極間絶縁膜と浮遊ゲート電極や制御ゲート電極との間に只単にＳｉＮ膜を挿入しただけでは、電極間絶縁膜のバーズビークを抑制することはできても、その副作用によりインターポリキャパシタの電荷保持特性や電気的信頼性等が劣化してしまう。この結果、浮遊ゲート型不揮発性半導体記憶装置としてのＮＡＮＤ型フラッシュメモリー全体のデバイス動作に支障をきたして、ＮＡＮＤ型フラッシュメモリー全体のデバイス特性が劣化することになる。
そこで本実施形態では、前述したように、電極間絶縁膜１２の膜構造を、浮遊ゲート４側から制御ゲート１７側に向けて順番に、１ｓｔ−ＳｉＮ膜１３／１ｓｔ−ＳｉＯ2 膜１４ａ／２ｎｄ−ＳｉＮ膜１４ｂ／２ｎｄ−ＳｉＯ2 膜１４ｃ／３ｒｄ−ＳｉＮ膜１５／３ｒｄ−ＳｉＯ2 膜１６の６層の積層絶縁膜からなるＮＯＮＯＮＯ膜構造とする。それとともに、多結晶シリコン膜からなる制御ゲート１７と直接接触する３ｒｄ−ＳｉＯ2 膜１６の膜厚を、約０．３〜２．３ｎｍとなるように制御する。このような構成により、電極間絶縁膜１２へのバーズビークの形成を抑制することができるとともに、インターポリキャパシタ１８やＮＡＮＤ型フラッシュメモリー１の電気的特性やデバイス特性の劣化を抑制することができる。
図１０には、本発明者等が実験により調べたＮＯＮＯＮＯ膜構造からなる本実施形態の電極間絶縁膜１２における３ｒｄ−ＳｉＯ2 膜１６の膜厚とバーズビーク形成挙動との関係を、実線のグラフを用いて示す。併せて、図１０には、３ｒｄ−ＳｉＯ2 膜１６の膜厚とインターポリキャパシタ１８の電荷保持特性との関係を、一点鎖線のグラフを用いて示す。
図１０に示すグラフの横軸は、３ｒｄ−ＳｉＯ2 膜１６の膜厚を表す。そして、図１０に示すグラフの左の縦軸は、制御ゲート方向に沿ってライン・アンド・スペース・パターン（Line and Space pattern：Ｌ／Ｓ pattern）を刻んだキャパシタ構造におけるシリコン酸化膜換算膜厚（Equivalent Oxide Thickness：ＥＯＴ）と、平面キャパシタ構造におけるシリコン酸化膜換算膜厚（Equivalent Oxide Thickness：ＥＯＴ）との比を表す。一般に、ゲート構造からなるキャパシタにおいて電極間絶縁膜にバーズビークが形成されると、シリコン酸化膜換算膜厚が増加する。そこで、平面キャパシタ構造のシリコン酸化膜換算膜に対するゲート構造（ライン・アンド・スペース・パターン構造）のシリコン酸化膜換算膜厚の比を、電極間絶縁膜におけるバーズビーク形成状況の指標として用いる。なお、電極間絶縁膜にバーズビークが形成されない場合には、シリコン酸化膜換算膜厚比（ＥＯＴ比）は１として表される。
また、図１０に示すグラフの右の縦軸は、ＮＡＮＤ型フラッシュメモリー１におけるセルトランジスタ２４の閾値のシフト量ΔＶｔｈを表す。このΔＶｔｈは、具体的には記憶用トランジスタ２４の閾値Ｖｔｈを約２Ｖに設定して約１５０℃で約２時間放置した後の閾値Ｖｔｈの変動量を指す。一般に、インターポリキャパシタ１８の電荷保持特性が劣化すると、セルトランジスタ２４の閾値のシフト量ΔＶｔｈが増加する。ここでは、この現象を利用して、セルトランジスタ２４の閾値のシフト量ΔＶｔｈをインターポリキャパシタ１８の電荷保持特性の指標として用いる。
図１０に示す２つのグラフのうち実線で示すグラフによれば、ＮＯＮＯＮＯ膜構造において３ｒｄ−ＳｉＯ2 膜１６の膜厚が約２．３ｎｍを越えると、ＥＯＴ比が急激に上昇する。すなわち、制御ゲート１７に直接接触する３ｒｄ−ＳｉＯ2 膜１６の膜厚が約２．３ｎｍを越えると、電極間絶縁膜１２にバーズビークが形成されるおそれが急激に高くなる。これは、３ｒｄ−ＳｉＯ2 膜１６の膜厚が約２．３ｎｍ以上になると、後酸化膜２１を形成する後酸化工程において３ｒｄ−ＳｉＯ2 膜１６中に酸化剤が侵入し易くなるためであると考えられる。
これに対して、３ｒｄ−ＳｉＯ2 膜１６の膜厚が約２．３ｎｍ以下であれば、ＥＯＴ比はおおよそ１である。すなわち、３ｒｄ−ＳｉＯ2 膜１６の膜厚が約２．３ｎｍ以下であれば、後酸化工程においても３ｒｄ−ＳｉＯ2 膜１６中に酸化剤が侵入し難くなり、３ｒｄ−ＳｉＯ2 膜１６にバーズビークが形成され難くなる。したがって、ＮＯＮＯＮＯ膜構造からなる電極間絶縁膜１２へのバーズビークの形成を抑制するためには、電極間絶縁膜１２が有する第１〜第３の各ＳｉＮ膜１３，１４ｂ，１５および第１〜第３の各ＳｉＯ2 膜１４ａ，１４ｃ，１６のうち、少なくとも制御ゲート１７に直接接触する３ｒｄ−ＳｉＯ2 膜１６の膜厚を約２．３ｎｍ以下に設定すれば良いことが分かる。
また、図１０に示す２つのグラフのうち一点鎖線で示すグラフによれば、ＮＯＮＯＮＯ膜構造において３ｒｄ−ＳｉＯ2 膜１６の膜厚が約０．３ｎｍ未満になると、記憶用トランジスタ２４の閾値のシフト量ΔＶｔｈが急激に上昇する。すなわち、制御ゲート１７に直接接触する３ｒｄ−ＳｉＯ2 膜１６の膜厚が約０．３ｎｍ未満になると、インターポリキャパシタ１８の電荷保持特性が劣化するおそれが急激に高くなる。これは、３ｒｄ−ＳｉＯ2 膜１６の膜厚が約０．３ｎｍ未満になると、３ｒｄ−ＳｉＮ膜１６と制御ゲート１７との界面に存在する準位やインターフェーストラップ（interface trap）の密度が急激に増加するためであると考えられる。
したがって、本発明者等が行った実験によれば、ＮＯＮＯＮＯ構造からなる電極間絶縁膜１２において多結晶シリコン膜からなる制御ゲート１７との界面に挿入される３ｒｄ−ＳｉＯ2 膜１６は、約０．３ｎｍ〜２．３ｎｍの膜厚からなる極薄膜形状に形成されることが好ましいことが分かった。前述したように、本実施形態の電極間絶縁膜１２は、浮遊ゲート４側から制御ゲート１７側に向けて順番に、１ｓｔ−ＳｉＮ膜１３／１ｓｔ−ＳｉＯ2 膜１４ａ／２ｎｄ−ＳｉＮ膜１４ｂ／２ｎｄ−ＳｉＯ2 膜１４ｃ／３ｒｄ−ＳｉＮ膜１５／３ｒｄ−ＳｉＯ2 膜１６の６層の積層絶縁膜からなるＮＯＮＯＮＯ構造に形成されている。それとともに、電極間絶縁膜１２においては、多結晶シリコン膜からなる制御ゲート１７と直接接触する３ｒｄ−ＳｉＯ2 膜１６が、約０．３〜２．３ｎｍの膜厚からなる極薄膜形状に形成されている。すなわち、制御ゲート１７の電極近傍に極薄膜のＳｉＯ2 膜１６が挟み込まれている。
このような構造によれば、制御ゲート１７の電極近傍において３ｒｄ−ＳｉＯ2 膜１６（電極間絶縁膜１２）へのバーズビークの形成を抑制することができる。それとともに、電極間絶縁膜１２のうち制御ゲート１７との界面に挿入される３ｒｄ−ＳｉＯ2 膜１６が極薄膜なので、ＮＯＮＯＮ膜構造と同様の良好な絶縁膜の端部形状を得ることができる。また、電極間絶縁膜１２の電気的特性や電気的信頼性などを向上させることもできる。
以上説明したように、この第１実施形態によれば、ＮＯＮＯＮＯ膜構造からなる電極間絶縁膜１２の膜質や電気的信頼性、および電気的特性などが改善される。これにより、電極間絶縁膜１２を備える本実施形態のインターポリキャパシタ１８も、その電荷保持特性、デバイス特性、および電気的信頼性などが向上する。ひいては、複数個のインターポリキャパシタ１８を備えるＮＡＮＤ型フラッシュメモリー１は、そのデバイス特性、電気的信頼性、性能、および品質などが向上する。
（第２の実施の形態）
次に、本発明に係る第２実施形態について図１１および図１２を参照しつつ説明する。図１１および図１２は、それぞれ本実施形態に係る不揮発性半導体記憶装置の製造工程を示す断面図である。なお、前述した第１実施形態と同一部分には同一符号を付して、それらの詳しい説明を省略する。
本実施形態においては、前述した第１実施形態の電極間絶縁膜１２と同様に、電極間絶縁膜を、シリコン窒化膜とシリコン酸化膜とを交互に６層に積層した構造に形成する。ただし、第１実施形態の電極間絶縁膜１２と異なり、本実施形態においては、電極間絶縁膜を、ＮＯＮＯＮ膜の下方にさらにもう１層のシリコン酸化膜を追加した、いわゆるＯＮＯＮＯＮ膜構造とする。すなわち、本実施形態では、浮遊ゲートとＮＯＮＯＮ膜との間にシリコン酸化膜を挿入する。これにより、第１実施形態と同様に、電極間絶縁膜へのバーズビークの形成を抑制して、その電気的特性、信頼性、性能、および品質などを向上させる。以下、具体的に説明する。
先ず、図１１（ａ）に示すように、シリコン基板３の表層部に素子分離構造および電荷蓄積層６のライン・アンド・スペース・パターンを形成する工程までは、第１実施形態において図３（ａ）〜図５（ｂ）を参照しつつ説明した工程と同様である。
続けて、図１１（ａ）および（ｂ）に示すように、素子分離構造および電荷蓄積層６のライン・アンド・スペース・パターンが形成されたシリコン基板３の上にＯＮＯＮＯＮ膜構造からなる電極間絶縁膜３１を設ける。具体的には、先ず、第１実施形態と同様に、浮遊ゲートとなる多結晶シリコン膜６に対して希弗酸処理を施して、多結晶シリコン膜６の表面上に形成された自然酸化膜を剥離させて除去する。続けて、過酸化水素（Ｈ2Ｏ2 ）が添加された溶液またはオゾン（Ｏ3 ）が添加された溶液を用いて多結晶シリコン膜６に表面処理を施す。これにより、多結晶シリコン膜６の表層部（表面上）にシリコンおよび酸素を含む第５の絶縁膜としての１ｓｔ−ＳｉＯ2 膜３２を設ける。なお、多結晶シリコン膜６に直接接触するこの１ｓｔ−ＳｉＯ2 膜３２は、第１実施形態の３ｒｄ−ＳｉＯ2 膜１６と同様に、その膜厚を約０．３〜２．３ｎｍに設定されて成膜される。また、この１ｓｔ−ＳｉＯ2 膜３２を成膜した後、必要に応じて純水洗浄を行っても構わない。
続けて、１ｓｔ−ＳｉＯ2 膜３２の上にシリコンおよび窒素を含む第２の絶縁膜としての１ｓｔ−ＳｉＮ膜１３を設ける。続けて、１ｓｔ−ＳｉＮ膜１３の上に２ｎｄ−ＳｉＯ2 膜３３ａ、２ｎｄ−ＳｉＮ膜３３ｂ、および３ｒｄ−ＳｉＯ2 膜３３ｃからなるＯＮＯ膜構造を有する第３の絶縁膜３３を設ける。続けて、３ｒｄ−ＳｉＯ2 膜３３ｃの上にシリコンおよび窒素を含む第４の絶縁膜としての３ｒｄ−ＳｉＮ膜１５を設ける。これら１ｓｔ−ＳｉＮ膜１３、２ｎｄ−ＳｉＯ2 膜３３ａ、２ｎｄ−ＳｉＮ膜３３ｂ、３ｒｄ−ＳｉＯ2 膜３３ｃ、および３ｒｄ−ＳｉＮ膜１５は、第１実施形態と同様の工程により順次連続して成膜される。これまでの工程により、図１１（ａ）および（ｂ）に示すように、第５の絶縁膜としての１ｓｔ−ＳｉＯ2 膜３２、第２の絶縁膜としての１ｓｔ−ＳｉＮ膜１３、第３の絶縁膜３３としての２ｎｄ−ＳｉＯ2 膜３３ａ、２ｎｄ−ＳｉＮ膜３３ｂ、および３ｒｄ−ＳｉＯ2 膜３３ｃ、ならびに第４の絶縁膜としての３ｒｄ−ＳｉＮ膜１５の６層の積層絶縁膜からなる、いわゆるＯ／Ｎ／ＯＮＯ／Ｎ膜構造を有する電極間絶縁膜３１が、浮遊ゲート６の表面および埋め込み絶縁膜１１の表面を覆ってシリコン基板３上に形成される。
続けて、図１１（ａ）および（ｂ）に示すように、第１実施形態と同様の工程により、浮遊ゲート６、電極間絶縁膜３１、および制御ゲート１７からなるインターポリキャパシタ３４をシリコン基板３上に形成する。続けて、図１１（ｂ）に示すように、各制御ゲート１７、各電極間絶縁膜３１、各浮遊ゲート６、および各トンネルゲート絶縁膜５のそれぞれの側壁部に後酸化膜としてのシリコン酸化膜（ＳｉＯ2 膜）２１を設ける。
次に、図１２に示すように、第１実施形態と同様の工程により、トンネルゲート絶縁膜５、浮遊ゲート６、電極間絶縁膜３１、制御ゲート１７、シリコン窒化膜１９、シリコン酸化膜２１、ならびにソース領域２３ａおよびドレイン領域２３ｂからなる記憶用トランジスタ３５をシリコン基板３の表層部に複数個設ける。それとともに、トンネルゲート絶縁膜５、選択ゲート２２、電極間絶縁膜３１、シリコン窒化膜１９、シリコン酸化膜２１、ならびにソース領域２３ａおよびドレイン領域２３ｂからなる選択用トランジスタ２５ｂをシリコン基板３の表層部に複数個設ける。これら各選択用トランジスタ２５ｂは、各記憶用トランジスタ３５とともにメモリーセル３６を構成する。続けて、ビット線２７やコンタクトプラグ２８などをシリコン基板３上に設けることにより、複数個のメモリーセル３６を備える本実施形態のＮＡＮＤ型フラッシュメモリー３８のメモリーセルアレイ部３７の主要部が形成される。
この後、図示を伴う具体的かつ詳細な説明は省略するが、所定の後工程を経ることにより、図１１（ａ）および図１２に示す所望の構造からなる本実施形態に係る浮遊ゲート型の書き換え可能な不揮発性半導体記憶装置（不揮発性メモリー）３８を得る。すなわち、電極間絶縁膜３１が、浮遊ゲート６側から制御ゲート１７側に向けて順番に、１ｓｔ−ＳｉＯ2 膜３２／１ｓｔ−ＳｉＮ膜１３／２ｎｄ−ＳｉＯ2 膜３３ａ／２ｎｄ−ＳｉＮ膜３３ｂ／３ｒｄ−ＳｉＯ2 膜３３ｃ／３ｒｄ−ＳｉＮ膜１５の６層の積層絶縁膜からなるＯＮＯＮＯＮ膜構造に形成された記憶用トランジスタ３５を複数個備えるＮＡＮＤ型フラッシュメモリー３８を得る。
なお、前述したＯＮＯＮＯＮ膜構造からなる本実施形態の電極間絶縁膜３１における１ｓｔ−ＳｉＯ2 膜３２の膜厚とバーズビーク形成挙動および電荷保持特性との関係は、第１実施形態において図１０を参照しつつ説明したＮＯＮＯＮＯ膜構造からなる電極間絶縁膜１２における３ｒｄ−ＳｉＯ2 膜１６の膜厚とバーズビーク形成挙動および電荷保持特性との関係と同様である。
以上説明したように、この第２実施形態においては、電極間絶縁膜３１が、１ｓｔ−ＳｉＯ2 膜３２／１ｓｔ−ＳｉＮ膜１３／２ｎｄ−ＳｉＯ2 膜３３ａ／２ｎｄ−ＳｉＮ膜３３ｂ／３ｒｄ−ＳｉＯ2 膜３３ｃ／３ｒｄ−ＳｉＮ膜１５の６層の積層絶縁膜からなるＯＮＯＮＯＮ膜構造に形成されている。それとともに、電極間絶縁膜３１においては、多結晶シリコン膜からなる浮遊ゲート６と直接接触する１ｓｔ−ＳｉＯ2 膜３２が、約０．３〜２．３ｎｍの膜厚からなる極薄膜形状に形成されている。すなわち、浮遊ゲート６の電極近傍に極薄膜のＳｉＯ2 膜３２が挟み込まれている。
このような構造によれば、前述した第１実施形態と同様の効果を得ることができる。すなわち、本実施形態によれば、制御ゲート１７の電極近傍において３ｒｄ−ＳｉＯ2 膜１６（電極間絶縁膜１２）へのバーズビークの形成の抑制を図った第１実施形態と同様に、浮遊ゲート６の電極近傍において１ｓｔ−ＳｉＯ2 膜３２（電極間絶縁膜３１）へのバーズビークの形成を抑制することができる。また、電極間絶縁膜３１の電気的特性や電気的信頼性などを向上させることができる。
したがって、この第２実施形態によれば、ＯＮＯＮＯＮ構造からなる電極間絶縁膜３１の膜質や電気的信頼性、および電気的特性などが改善されている。これにより、電極間絶縁膜３１を備える本実施形態のインターポリキャパシタ３４も、その電荷保持特性、デバイス特性、および電気的信頼性などが向上する。ひいては、複数個のインターポリキャパシタ３４を備えるＮＡＮＤ型フラッシュメモリー３８は、そのデバイス特性、電気的信頼性、性能、および品質などが向上する。
（第３の実施の形態）
次に、本発明に係る第３実施形態について図１３および図１４を参照しつつ説明する。図１３および図１４は、それぞれ本実施形態に係る不揮発性半導体記憶装置の製造工程を示す断面図である。なお、前述した第１および第２の各実施形態と同一部分には同一符号を付して、それらの詳しい説明を省略する。
本実施形態においては、前述した第１および第２の各実施形態の各電極間絶縁膜１２，３１と異なり、電極間絶縁膜を、シリコン窒化膜とシリコン酸化膜とを交互に７層に積層した構造に形成する。具体的には、電極間絶縁膜を、ＮＯＮＯＮ膜の上下両方にさらにもう１層ずつシリコン酸化膜を追加した、いわゆるＯＮＯＮＯＮＯ膜とする。すなわち、制御ゲートおよび浮遊ゲートとＮＯＮＯＮ膜との間にシリコン酸化膜をそれぞれ１層ずつ挿入して、各電極間絶縁膜１２，３１を組み合わせた構造からなる電極間絶縁膜を形成する。これにより、第１および第２の各実施形態と同様に、電極間絶縁膜へのバーズビークの形成を抑制して、その電気的特性、信頼性、性能、および品質などを向上させる。以下、具体的に説明する。
先ず、図１３（ａ）に示すように、シリコン基板３の表層部に素子分離構造および電荷蓄積層６のライン・アンド・スペース・パターンを形成する工程までは、第１実施形態において図３（ａ）〜図５（ｂ）を参照しつつ説明した工程と同様である。
続けて、図１３（ａ）および（ｂ）に示すように、素子分離構造および電荷蓄積層６のライン・アンド・スペース・パターンが形成されたシリコン基板３の上にＯＮＯＮＯＮＯ膜構造からなる電極間絶縁膜４１を設ける。具体的には、先ず、第２実施形態と同様の工程により、多結晶シリコン膜６の表層部（表面上）に、下層側の第５の絶縁膜としての１ｓｔ−ＳｉＯ2 膜３２、第２の絶縁膜としての１ｓｔ−ＳｉＮ膜１３、第３の絶縁膜３３としての１ｓｔ−ＳｉＯ2 膜３３ａ、２ｎｄ−ＳｉＮ膜３３ｂ、および２ｎｄ−ＳｉＯ2 膜３３ｃ、ならびに第４の絶縁膜としての３ｒｄ−ＳｉＮ膜１５の６層の積層絶縁膜を設ける。続けて、第２実施形態において１ｓｔ−ＳｉＯ2 膜３２を設けた場合と同様に、過酸化水素（Ｈ2Ｏ2 ）が添加された溶液またはオゾン（Ｏ3 ）が添加された溶液を用いて３ｒｄ−ＳｉＮ膜１５に表面処理を施す。これにより、３ｒｄ−ＳｉＮ膜１５の表層部（表面上）にシリコンおよび酸素を含む上層側の第５の絶縁膜としての４ｔｈ−ＳｉＯ2 膜４２を設ける。
これまでの工程により、図１３（ａ）および（ｂ）に示すように、一方の第５の絶縁膜としての１ｓｔ−ＳｉＯ2 膜３２、第２の絶縁膜としての１ｓｔ−ＳｉＮ膜１３、第３の絶縁膜３３としての２ｎｄ−ＳｉＯ2 膜３３ａ、２ｎｄ−ＳｉＮ膜３３ｂ、および３ｒｄ−ＳｉＯ2 膜３３ｃ、第４の絶縁膜としての３ｒｄ−ＳｉＮ膜１５、ならびに他方の第５の絶縁膜としての４ｔｈ−ＳｉＯ2 膜４２の７層の積層絶縁膜からなる、いわゆるＯ／Ｎ／ＯＮＯ／Ｎ／Ｏ膜構造を有する電極間絶縁膜４１が、浮遊ゲート６の表面および埋め込み絶縁膜１１の表面を覆ってシリコン基板３上に形成される。なお、多結晶シリコン膜からなる浮遊ゲート６および制御ゲート１７に直接接触する１ｓｔ−ＳｉＯ2 膜３２および４ｔｈ−ＳｉＯ2 膜４２は、第１実施形態の３ｒｄ−ＳｉＯ2 膜１６および第２実施形態の１ｓｔ−ＳｉＯ2 膜３２と同様に、それぞれの膜厚を約０．３〜２．３ｎｍに設定されて成膜される。
続けて、図１３（ａ）および（ｂ）に示すように、第１および第２の各実施形態と同様の工程により、浮遊ゲート６、電極間絶縁膜４１、および制御ゲート１７からなるインターポリキャパシタ４３をシリコン基板３上に形成する。続けて、図１３（ｂ）に示すように、各制御ゲート１７、各電極間絶縁膜４１、各浮遊ゲート６、および各トンネルゲート絶縁膜５のそれぞれの側壁部に後酸化膜としてのシリコン酸化膜（ＳｉＯ2 膜）２１を設ける。
次に、図１４に示すように、第１および第２の各実施形態と同様の工程により、トンネルゲート絶縁膜５、浮遊ゲート６、電極間絶縁膜４１、制御ゲート１７、シリコン窒化膜１９、シリコン酸化膜２１、ならびにソース領域２３ａおよびドレイン領域２３ｂからなる記憶用トランジスタ（メモリートランジスタ）４４をシリコン基板３の表層部に複数個設ける。それとともに、トンネルゲート絶縁膜５、選択ゲート２２、電極間絶縁膜４１、シリコン窒化膜１９、シリコン酸化膜２１、ならびにソース領域２３ａおよびドレイン領域２３ｂからなる選択用トランジスタ２５ｃをシリコン基板３の表層部に複数個設ける。これら各選択用トランジスタ２５ｃは、各記憶用トランジスタ４４とともにメモリーセル４５を構成する。続けて、ビット線２７やコンタクトプラグ２８などをシリコン基板３上に設けることにより、複数個のメモリーセル４５を備える本実施形態のＮＡＮＤ型フラッシュメモリー４７のメモリーセルアレイ部４６の主要部が形成される。
この後、図示を伴う具体的かつ詳細な説明は省略するが、所定の後工程を経ることにより、図１３（ａ）および図１４に示す所望の構造からなる本実施形態に係る浮遊ゲート型の書き換え可能な不揮発性半導体記憶装置（不揮発性メモリー）４７を得る。すなわち、電極間絶縁膜４１が、浮遊ゲート６側から制御ゲート１７側に向けて順番に、１ｓｔ−ＳｉＯ2 膜３２／１ｓｔ−ＳｉＮ膜１３／２ｎｄ−ＳｉＯ2 膜３３ａ／２ｎｄ−ＳｉＮ膜３３ｂ／３ｒｄ−ＳｉＯ2 膜３３ｃ／３ｒｄ−ＳｉＮ膜１５／４ｔｈ−ＳｉＯ2 膜４２の７層の積層絶縁膜からなるＯＮＯＮＯＮＯ膜構造に形成された記憶用トランジスタ４４を複数個備えるＮＡＮＤ型フラッシュメモリー４７を得る。
なお、前述したＯＮＯＮＯＮＯ膜構造からなる本実施形態の電極間絶縁膜４１における４ｔｈ−ＳｉＯ2 膜４２の膜厚とバーズビーク形成挙動および電荷保持特性との関係は、第１実施形態において図１０を参照しつつ説明したＮＯＮＯＮＯ膜構造からなる電極間絶縁膜１２における３ｒｄ−ＳｉＯ2 膜１６の膜厚とバーズビーク形成挙動および電荷保持特性との関係と同様である。それとともに、電極間絶縁膜４１における１ｓｔ−ＳｉＯ2 膜３２の膜厚とバーズビーク形成挙動および電荷保持特性との関係は、ＯＮＯＮＯＮ膜構造からなる第２実施形態の電極間絶縁膜３１における１ｓｔ−ＳｉＯ2 膜３２の膜厚とバーズビーク形成挙動および電荷保持特性との関係と同様である。
以上説明したように、この第３実施形態においては、電極間絶縁膜４１が、１ｓｔ−ＳｉＯ2 膜３２／１ｓｔ−ＳｉＮ膜１３／２ｎｄ−ＳｉＯ2 膜３３ａ／２ｎｄ−ＳｉＮ膜３３ｂ／３ｒｄ−ＳｉＯ2 膜３３ｃ／３ｒｄ−ＳｉＮ膜１５／４ｔｈ−ＳｉＯ2 膜４２の７層の積層絶縁膜からなるＯＮＯＮＯＮＯ膜構造に形成されている。それとともに、電極間絶縁膜４１のうち、多結晶シリコン膜からなる浮遊ゲート６と直接接触する１ｓｔ−ＳｉＯ2 膜３２および多結晶シリコン膜からなる制御ゲート１７と直接接触する４ｔｈ−ＳｉＯ2 膜４２が、それぞれ約０．３〜２．３ｎｍの膜厚からなる極薄膜形状に形成されている。すなわち、浮遊ゲート６および制御ゲート１７のそれぞれの電極近傍に極薄膜のＳｉＯ2 膜３２，４２が挟み込まれている。
このような構造によれば、前述した第１および第２の各実施形態のそれぞれの効果を併せて得ることができる。すなわち、本実施形態によれば、第１実施形態と同様に、制御ゲート１７の電極近傍において４ｔｈ−ＳｉＯ2 膜４２（電極間絶縁膜４１）へのバーズビークの形成を抑制することができる。それとともに、第２実施形態と同様に、浮遊ゲート６の電極近傍において１ｓｔ−ＳｉＯ2 膜３２（電極間絶縁膜４１）へのバーズビークの形成を抑制することができる。また、電極間絶縁膜４１のうち浮遊ゲート６との界面に挿入される１ｓｔ−ＳｉＯ2 膜３２および制御ゲート１７との界面に挿入される４ｔｈ−ＳｉＯ2 膜４２がともに極薄膜なので、ＮＯＮＯＮ膜構造と同様の良好な絶縁膜の端部形状を得ることができる。さらには、電極間絶縁膜４１の電気的特性や電気的信頼性などをさらに向上させることができる。
したがって、この第３実施形態によれば、ＯＮＯＮＯＮＯ膜構造からなる電極間絶縁膜４１の膜質や電気的信頼性、および電気的特性などがさらに改善されている。これにより、電極間絶縁膜４１を備える本実施形態のインターポリキャパシタ４３も、その電荷保持特性、デバイス特性、および電気的信頼性などが向上する。ひいては、複数個のインターポリキャパシタ４３を備えるＮＡＮＤ型フラッシュメモリー４７は、そのデバイス特性、電気的信頼性、性能、および品質などが向上する。
（第４の実施の形態）
次に、本発明に係る第４実施形態について図１５〜図１９を参照しつつ説明する。図１５および図１６は、それぞれ本実施形態に係る不揮発性半導体記憶装置の製造工程を示す断面図である。なお、前述した第１〜第３の各実施形態と同一部分には同一符号を付して、それらの詳しい説明を省略する。
本実施形態においては、前述した第１実施形態の電極間絶縁膜１２と同様に、電極間絶縁膜の構造をＮＯＮＯＮＯ膜とする。ただし、浮遊ゲートと直接接触する１ｓｔ−ＳｉＮ膜の膜質を改善することにより、第１実施形態の電極間絶縁膜１２に比べて、電極間絶縁膜へのバーズビークの形成をより抑制して、その電気的特性、信頼性、性能、および品質などをより向上させる。以下、具体的に説明する。
先ず、図１５（ａ）に示すように、シリコン基板３の表層部に素子分離構造および電荷蓄積層６のライン・アンド・スペース・パターンを形成する工程までは、第１実施形態において図３（ａ）〜図５（ｂ）を参照しつつ説明した工程と同様である。
続けて、図１５（ａ）および（ｂ）に示すように、素子分離構造および電荷蓄積層６のライン・アンド・スペース・パターンが形成されたシリコン基板３の上にＮＯＮＯＮＯ膜構造からなる電極間絶縁膜５１を設ける。具体的には、先ず、第１実施形態と同様の工程により、多結晶シリコン膜６の表層部（表面上）に、第２の絶縁膜としての１ｓｔ−ＳｉＮ膜を設ける。続けて、この１ｓｔ−ＳｉＮ膜中に不活性ガスを約１×１０17 atoms ／ｃｍ3 以上含ませる。この１ｓｔ−ＳｉＮの形成方法だが、ここでは、アルゴン（Ａｒ）および窒素（Ｎ）のプラズマ中から発せられた窒素ラジカルにより、多結晶シリコン膜６の表面を直接窒化処理する方法を採用する。また、ＳｉＮ膜中のＡｒ濃度は、Ａｒガスおよび窒素ガスの流量、ならびに窒化レートを変化させることにより適宜、適正な濃度に調節することができる。本実施形態では、１ｓｔ−ＳｉＮ膜中にＡｒガスを約３×１０18 atoms ／ｃｍ3 以上注入している。これにより、本実施形態の１ｓｔ−ＳｉＮ膜５２が多結晶シリコン膜６の表面上に成膜される。
続けて、図１５（ａ）および（ｂ）に示すように、第１実施形態と同様の工程により、１ｓｔ−ＳｉＮ膜５２の上に第３の絶縁膜１４としての１ｓｔ−ＳｉＯ2 膜１４ａ、２ｎｄ−ＳｉＮ膜１４ｂ、および２ｎｄ−ＳｉＯ2 膜１４ｃ、第４の絶縁膜としての３ｒｄ−ＳｉＮ膜１５、ならびに第５の絶縁膜としての３ｒｄ−ＳｉＯ2 膜１６の５層の積層絶縁膜を設ける。これまでの工程により、図１７に示すように、Ａｒが注入された１ｓｔ−ＳｉＮ膜５２、１ｓｔ−ＳｉＯ2 膜１４ａ、２ｎｄ−ＳｉＮ膜１４ｂ、２ｎｄ−ＳｉＯ2 膜１４ｃ、３ｒｄ−ＳｉＮ膜１５、および３ｒｄ−ＳｉＯ2 膜１６の６層の積層絶縁膜からなる、Ｎ／ＯＮＯ／Ｎ／Ｏ膜構造を有する電極間絶縁膜５１が、浮遊ゲート６の表面および埋め込み絶縁膜１１の表面を覆ってシリコン基板３上に形成される。なお、第１実施形態と同様に、３ｒｄ−ＳｉＯ2 膜１６は、その膜厚を約０．３〜２．３ｎｍに設定されて成膜される。
続けて、図１５（ａ）および（ｂ）に示すように、第１〜第３の各実施形態と同様の工程により、浮遊ゲート６、電極間絶縁膜５１、および制御ゲート１７からなるインターポリキャパシタ５３をシリコン基板３上に形成する。続けて、図１５（ｂ）に示すように、各制御ゲート１７、各電極間絶縁膜５１、各浮遊ゲート６、および各トンネルゲート絶縁膜５のそれぞれの側壁部に後酸化膜としてのシリコン酸化膜（ＳｉＯ2 膜）２１を設ける。
次に、図１６に示すように、第１〜第３の各実施形態と同様の工程により、トンネルゲート絶縁膜５、浮遊ゲート６、電極間絶縁膜５１、制御ゲート１７、シリコン窒化膜１９、シリコン酸化膜２１、ならびにソース領域２３ａおよびドレイン領域２３ｂからなる記憶用トランジスタ（メモリートランジスタ）５４をシリコン基板３の表層部に複数個設ける。それとともに、トンネルゲート絶縁膜５、選択ゲート２２、電極間絶縁膜５１、シリコン窒化膜１９、シリコン酸化膜２１、ならびにソース領域２３ａおよびドレイン領域２３ｂからなる選択用トランジスタ２５ｄをシリコン基板３の表層部に複数個設ける。これら各選択用トランジスタ２５ｄは、各記憶用トランジスタ５４とともにメモリーセル５５を構成する。続けて、ビット線２７やコンタクトプラグ２８などをシリコン基板３上に設けることにより、複数個のメモリーセル５５を備える本実施形態のＮＡＮＤ型フラッシュメモリー５７のメモリーセルアレイ部５６が形成される。
この後、図示を伴う具体的かつ詳細な説明は省略するが、所定の後工程を経ることにより、図１５（ａ）および図１６に示す所望の構造からなる本実施形態に係る浮遊ゲート型の書き換え可能な不揮発性半導体記憶装置（不揮発性メモリー）５７を得る。すなわち、電極間絶縁膜５１が、浮遊ゲート６側から制御ゲート１７側に向けて順番に、Ａｒが注入された１ｓｔ−ＳｉＮ膜５２／１ｓｔ−ＳｉＯ2 膜１４ａ／２ｎｄ−ＳｉＮ膜１４ｂ／２ｎｄ−ＳｉＯ2 膜１４ｃ／３ｒｄ−ＳｉＮ膜１５／３ｒｄ−ＳｉＯ2 膜１６の６層の積層絶縁膜からなるＮＯＮＯＮＯ膜構造に形成された記憶用トランジスタ５４を複数個備えるＮＡＮＤ型フラッシュメモリー５７を得る。
次に、本実施形態に係る電極間絶縁膜５１に対する本発明者等が行った実験等について、図１７〜図１９を参照しつつ説明する。
先ず、本発明者等は、１ｓｔ−ＳｉＮ膜について、一般的な製法で形成した多結晶シリコン膜からなる浮遊ゲートと１ｓｔ−ＳｉＮ膜との界面に生じる応力を調べてみた。比較例として、１ｓｔ−ＳｉＮ膜を、アンモニア（ＮＨ3 ）ガスの雰囲気下で熱処理を行う周知の方法によって形成した。一般に、アンモニア（ＮＨ3 ）ガスの雰囲気下で熱処理によって形成される通常のＳｉＮ膜やＣＶＤ−ＳｉＮは、膜応力が非常に大きいことが知られている。そして、その膜応力の大きさゆえに電極間絶縁膜のゲートとの界面特性が劣化して、電極間絶縁膜の電荷保持特性の劣化が誘発される。特に、ＮＨ3 ガス雰囲気下での熱処理によりＳｉＮ膜を形成する場合、シリコン（Ｓｉ）が窒化する過程においてＳｉＮ膜の体積膨張が起こる。この際、ゲートとなる多結晶シリコン膜は、そのＳｉＮ膜との界面付近に強い引っ張り応力を受ける。それとともに、ＳｉＮ膜は、その多結晶シリコン膜との界面付近に強い圧縮応力を受ける。これにより、電極間絶縁膜およびゲートは、それらの界面特性が著しく劣化するので、電荷保持特性も著しく劣化する。
図１７には、多結晶シリコン膜である浮遊ゲート６と１ｓｔ−ＳｉＮ膜５２との界面に生じる応力を、ラマン測定により評価した結果をグラフにして示す。この評価は、次に述べるサンプルを作成して行った。先ず、図示しないシリコン基板上に膜厚が約８ｎｍのシリコン酸化膜を形成した。続けて、このシリコン酸化膜の表面上に浮遊ゲート６を想定して膜厚が約５μｍの多結晶シリコン膜を形成した。この後、この多結晶シリコン膜の表面上に、１ｓｔ−ＳｉＮ膜５２を想定してＳｉＮ膜を形成した。ＳｉＮ膜は、アンモニア（ＮＨ3 ）ガスの雰囲気下において熱処理によって形成した。図１７のグラフの横軸は、浮遊ゲート６を想定した多結晶シリコンと、アンモニアガスの雰囲気下で熱処理によって形成したＳｉＮ膜との界面を深さ０とした場合における浮遊ゲート６側への深さを示し、その位置には図示しないレーザーが照射されている。また、図１７のグラフの左側の縦軸は、ラマンピークのシフト量Ｓｐを示す。また、図１７のグラフの右側の縦軸は、ラマンピークの半値幅を示す。なお、ラマンピークのシフト量Ｓｐは、図１７中破線の円で囲んで示すように、多結晶シリコンとＳｉＮ膜との界面から浮遊ゲート６の内部の深さ（位置）約４．０μｍの位置における値を基準値Ｎとして測定する。
図１７に示すグラフによれば、多結晶シリコンとＳｉＮとの界面に生じる応力のラマンピークのシフト量Ｓｐは、多結晶シリコンとＳｉＮとの界面に近づくにつれてマイナス側へシフトする。また、図１７に示すグラフは、多結晶シリコン内部の深さ約４．０μｍの位置と比較して、界面付近はストレスを受けていることを意味する。また、ラマンピークの半値幅も、界面に近づくにつれて増大し、ストレスによる分子振動の乱れを示唆した結果となっている。
次に、この分析手法を用いて、ＳｉＮ膜中のＡｒ濃度に対するラマン測定によるピークシフト量の依存性を調べた。そして、図１８には、その結果をグラフにして示す。図１８においてＳｉＮ膜は、Ａｒガスと窒素ガスとの混合ガスによるプラズマを用いたラジカル窒化処理によって形成した。Ａｒガスおよび窒素ガスの混合ガス比、ならびに窒化レートを変化させることにより、ＳｉＮ膜中のＡｒ濃度を適宜、適正な大きさに調整した。図１８に示すグラフによれば、ＳｉＮ膜中のＡｒ濃度が増加するにつれてピークシフト量の絶対値が小さくなる。すなわち、ＳｉＮ膜と多結晶シリコンとの界面応力が低減することが分かる。そして、図１８に示すグラフによれば、ＳｉＮ膜と多結晶シリコンとの界面応力を低減させるためには、ＳｉＮ膜中のＡｒ濃度（不活性ガス量）を約１×１０17 atoms ／ｃｍ3 以上に設定することが必要であること分かる。また、ＳｉＮ膜と多結晶シリコンとの界面応力を効率よく低減させて殆ど０とするためには、ＳｉＮ膜中のＡｒ濃度を約１×１０18 atoms ／ｃｍ3 以上に設定することが好ましいこと分かった。
次に、１ｓｔ−ＳｉＮ膜５２中のＡｒ濃度が１ｓｔ−ＳｉＮ膜５２の電気的特性に与える影響について調べた結果について、図１９を参照しつつ説明する。図１９は、１ｓｔ−ＳｉＮ膜５２中のＡｒ濃度に対する定電流ＴＤＤＢ測定時における電圧値のシフト量ΔＶｇｅの依存性を示すグラフである。電圧値のシフト量ΔＶｇｅは、電極間絶縁膜５１に約２Ｃ／ｃｍ2 の電荷を注入した後の電圧シフト量であり、１ｓｔ−ＳｉＮ膜５２と浮遊ゲート６との界面付近における電子トラップ量を表す指標となる。図１９より、１ｓｔ−ＳｉＮ膜５２中のＡｒ濃度が増加するにつれて、電圧値のシフト量ΔＶｇｅが小さくなり、１ｓｔ−ＳｉＮ膜５２と浮遊ゲート６との界面における電子トラップ量が低減することが分かる。さらに、１ｓｔ−ＳｉＮ膜５２と浮遊ゲート６との界面における電子トラップ量を低減させるためには、１ｓｔ−ＳｉＮ膜５２中のＡｒ濃度（不活性ガス量）を約１ｅ１７ atoms ／ｃｍ3 以上とすることが好ましいことが分かる。より好ましくは、１ｓｔ−ＳｉＮ膜５２中のＡｒ濃度（不活性ガス量）を約１×１０18 atoms ／ｃｍ3 以上にすると良いことが分かる。
なお、図１８に示すグラフから導かれる結果と図１９に示すグラフから導かれる結果との間には相関性があると考えられる。つまり、浮遊ゲート６と１ｓｔ−ＳｉＮ膜５２界面ストレスを低減することにより、界面での電子トラップ量が低減したものと推測される。本願では、これら新しく得られた知見に基づいて、１ｓｔ−ＳｉＮ膜５２中のＡｒ濃度を３×１０18 atoms ／ｃｍ3 とした。
以上説明したように、この第４実施形態によれば、前述した第１〜第３の各実施形態と同様の効果を得ることができる。前述したように、電極間絶縁膜へのバーズビークの形成を抑制するためには、電極間絶縁膜と浮遊ゲートとの界面や電極間絶縁膜と制御ゲートとの界面にＳｉＮ膜を形成するのが簡便で効果的である。ところが、電極間絶縁膜と浮遊ゲートとの界面や電極間絶縁膜と制御ゲートとの界面に只単にＳｉＮ膜を挿入する通常の技術では、その副作用により電極間絶縁膜やインターポリキャパシタの電荷保持特性等の電気的信頼性が劣化する。
これに対して本実施形態の電極間絶縁膜５１においては、前述したように、浮遊ゲート６と直接接触する１ｓｔ−ＳｉＮ膜５２中にＡｒを混入させている。これにより、電極間絶縁膜５１へのバーズビークの形成を抑制することができるとともに、その電荷保持特性などを向上させることができる。ひいては、電極間絶縁膜５１を備える本実施形態のインターポリキャパシタ５３も、その電荷保持特性、デバイス特性、および電気的信頼性などを向上させることができる。ひいては、複数個のインターポリキャパシタ５３を備えるＮＡＮＤ型フラッシュメモリー５７も、そのデバイス特性、電気的信頼性、性能、および品質などを向上させることができる。
（第５の実施の形態）
次に、本発明に係る第５実施形態について図２０および図２１を参照しつつ説明する。図２０および図２１は、それぞれ本実施形態に係る不揮発性半導体記憶装置の製造工程を示す断面図である。なお、前述した第１〜第４の各実施形態と同一部分には同一符号を付して、それらの詳しい説明を省略する。
本実施形態においては、前述した第１〜第４の各実施形態の各電極間絶縁膜１２，３１，４１，５１と異なり、電極間絶縁膜をＮＯＮＯＮ膜とする。その上で、第４の実施形態の電極間絶縁膜５１と同様に、浮遊ゲートと直接接触する１ｓｔ−ＳｉＮ膜の膜質を改善することにより、電極間絶縁膜の下部へのバーズビークの形成を抑制する。併せて、制御ゲートと接触する３ｒｄ−ＳｉＮ膜の膜質を改善することによっても、電極間絶縁膜の上部へのバーズビークの形成を抑制する。これらにより、電極間絶縁膜の電気的特性、信頼性、性能、および品質などをより向上させる。以下、具体的に説明する。
先ず、図２０（ａ）に示すように、シリコン基板３の表層部に素子分離構造および電荷蓄積層６のライン・アンド・スペース・パターンを形成する工程までは、第１実施形態において図３（ａ）〜図５（ｂ）を参照しつつ説明した工程と同様である。
続けて、図２０（ａ）および（ｂ）に示すように、素子分離構造および電荷蓄積層６のライン・アンド・スペース・パターンが形成されたシリコン基板３の上にＮＯＮＯＮ膜構造からなる電極間絶縁膜６１を設ける。具体的には、先ず、第１実施形態と同様の工程により、多結晶シリコン膜６の表層部（表面上）に、第２の絶縁膜としての１ｓｔ−ＳｉＮ膜を設ける。続けて、この１ｓｔ−ＳｉＮ膜中の水素（Ｈ2 ）濃度を約１×１０16 〜１×１０19 atoms ／ｃｍ3 に調整する。これにより、本実施形態の１ｓｔ−ＳｉＮ膜６２が多結晶シリコン膜６の表面上に成膜される。
続けて、図２０（ａ）および（ｂ）に示すように、第１実施形態と同様の工程により、１ｓｔ−ＳｉＮ膜６２の上に第３の絶縁膜１４としての１ｓｔ−ＳｉＯ2 膜１４ａ、２ｎｄ−ＳｉＮ膜１４ｂ、および２ｎｄ−ＳｉＯ2 膜１４ｃ、ならびに第４の絶縁膜としての３ｒｄ−ＳｉＮ膜の４層の積層絶縁膜を設ける。ただし、１ｓｔ−ＳｉＮ膜６２と同様に、３ｒｄ−ＳｉＮ膜中の水素（Ｈ2 ）濃度を約１×１０16 〜１×１０19 atoms ／ｃｍ3 に調整する。これにより、本実施形態の３ｒｄ−ＳｉＮ膜６３が２ｎｄ−ＳｉＯ2 膜１４ｃの表面上に成膜される。これまでの工程により、図２０（ａ）および（ｂ）に示すように、膜中のＨ2 濃度が調整された１ｓｔ−ＳｉＮ膜６２、１ｓｔ−ＳｉＯ2 膜１４ａ、２ｎｄ−ＳｉＮ膜１４ｂ、２ｎｄ−ＳｉＯ2 膜１４ｃ、および膜中のＨ2 濃度が調整された３ｒｄ−ＳｉＮ膜６３の５層の積層絶縁膜からなる、Ｎ／ＯＮＯ／Ｎ膜構造を有する電極間絶縁膜６１が、浮遊ゲート６の表面および埋め込み絶縁膜１１の表面を覆ってシリコン基板３上に形成される。
続けて、図２０（ａ）および（ｂ）に示すように、第１〜第４の各実施形態と同様の工程により、浮遊ゲート６、電極間絶縁膜６１、および制御ゲート１７からなるインターポリキャパシタ６４をシリコン基板３上に形成する。続けて、図２０（ｂ）に示すように、各制御ゲート１７、各電極間絶縁膜６１、各浮遊ゲート６、および各トンネルゲート絶縁膜５のそれぞれの側壁部に後酸化膜としてのシリコン酸化膜（ＳｉＯ2 膜）２１を設ける。
次に、図２１に示すように、第１〜第４の各実施形態と同様の工程により、トンネルゲート絶縁膜５、浮遊ゲート６、電極間絶縁膜６１、制御ゲート１７、シリコン窒化膜１９、シリコン酸化膜２１、ならびにソース領域２３ａおよびドレイン領域２３ｂからなる記憶用トランジスタ（メモリートランジスタ）６５をシリコン基板３の表層部に複数個設ける。それとともに、トンネルゲート絶縁膜５、選択ゲート２２、電極間絶縁膜６１、シリコン窒化膜１９、シリコン酸化膜２１、ならびにソース領域２３ａおよびドレイン領域２３ｂからなる選択用トランジスタ２５ｅをシリコン基板３の表層部に複数個設ける。これら各選択用トランジスタ２５ｅは、各記憶用トランジスタ６５とともにメモリーセル６６を構成する。続けて、ビット線２７やコンタクトプラグ２８などをシリコン基板３上に設けることにより、複数個のメモリーセル６６を備える本実施形態のＮＡＮＤ型フラッシュメモリー６８のメモリーセルアレイ部６７の主要部が形成される。
この後、図示を伴う具体的かつ詳細な説明は省略するが、所定の後工程を経ることにより、図２０（ａ）および図２１に示す所望の構造からなる本実施形態に係る浮遊ゲート型の書き換え可能な不揮発性半導体記憶装置（不揮発性メモリー）６８を得る。すなわち、電極間絶縁膜６１が、浮遊ゲート６側から制御ゲート１７側に向けて順番に、Ｈ2 濃度が調整された１ｓｔ−ＳｉＮ膜６２／１ｓｔ−ＳｉＯ2 膜１４ａ／２ｎｄ−ＳｉＮ膜１４ｂ／２ｎｄ−ＳｉＯ2 膜１４ｃ／Ｈ2 濃度が調整された３ｒｄ−ＳｉＮ膜６３の５層の積層絶縁膜からなるＮＯＮＯＮ膜構造に形成された記憶用トランジスタ６５を複数個備えるＮＡＮＤ型フラッシュメモリー６８を得る。
本発明者らが行った実験によれば、前述したＮＯＮＯＮ膜構造からなる電極間絶縁膜６１において、前述したように１ｓｔ−ＳｉＮ膜６２および３ｒｄ−ＳｉＮ膜６３のそれぞれの膜中のＨ2 濃度を適正な値に制御することによっても、前述したようにＡｒが注入された第４実施形態の１ｓｔ−ＳｉＮ膜５２と同様に、１ｓｔ−ＳｉＮ膜６２および３ｒｄ−ＳｉＮ膜６３の電荷保持特性等を向上させることができることが分かった。
図示を伴う具体的かつ詳細な説明は省略するが、本発明者らが行った実験によれば、ＳｉＮ膜中の水素濃度には適性な範囲があることが分かった。そして、ＳｉＮ膜中の水素濃度が少な過ぎると、定電流ＴＤＤＢ測定時における電圧値のシフト量ΔＶｇｅ値が上昇することが分かった。また、ＳｉＮ膜中の水素濃度が多過ぎると、ＳｉＮ膜のＳＩＬＣ特性が劣化することが分かった。ＳｉＮ膜中に水素が存在していると、ＳｉＮ膜中のダングリングボンドを効率よく低減することができる。ところが、ＳｉＮ膜中の水素が少な過ぎると、ＳｉＮ膜中のダングリングボンドを効率よく終端させることができず、ＳｉＮ膜中にトラップサイトを残した状態にしてしまう。この結果、ΔＶｇｅ値の上昇に至る。また、ＳｉＮ膜中に水素が多く入るということは、Ｓｉ−Ｈ結合が多く存在することを意味する。しかし、それら多数のＳｉ−Ｈ結合の中には、結合力の弱いＳｉ−Ｈ結合も存在する。この結果、膜中に水素が多く混入したＳｉＮ膜はＳＩＬＣ特性が劣化する。
本発明者らは、１ｓｔ−ＳｉＮ膜６２および３ｒｄ−ＳｉＮ膜６３のそれぞれの膜中のＨ2 濃度を約１×１０16 〜１×１０19 atoms ／ｃｍ3 に制御することにより、１ｓｔ−ＳｉＮ膜６２および３ｒｄ−ＳｉＮ膜６３の電荷保持特性や電気的信頼性等を向上させることができることを見出した。すなわち、バーズビークの形成が抑制されているのみならず、電荷保持特性や電気的信頼性等が向上されたＮＯＮＯＮ膜構造からなる電極間絶縁膜６１を得ることができることを見出した。
以上説明したように、この第５実施形態によれば、前述した第１〜第４の各実施形態と同様の効果を得ることができる。また、電極間絶縁膜６１を５層のＮＯＮＯＮ膜構造とすることにより、６層または７層構造の第１〜第４の各実施形態の各電極間絶縁膜１２，３１，４１，５１に比べてより薄膜化できる。
なお、本発明に係る不揮発性半導体記憶装置は、前述した第１〜第５の各実施形態には制約されない。本発明の趣旨を逸脱しない範囲で、それらの構成、あるいは製造工程などの一部を種々様々な設定に変更したり、あるいは各種設定を適宜、適当に組み合わせて用いたりして実施することができる。
例えば、第１実施形態の１ｓｔ−ＳｉＮ膜１３、第４実施形態の１ｓｔ−ＳｉＮ膜５２、および第５実施形態の１ｓｔ−ＳｉＮ膜６２は、必ずしもシリコン基板３の表面上に全面的に設ける必要はない。それら各１ｓｔ−ＳｉＮ膜１３，５２，６２は、多結晶シリコン膜からなる浮遊ゲート６の表層部をラジカル窒素雰囲気下で窒化することにより、浮遊ゲート６の表層部にのみ成膜しても構わない。また、浮遊ゲート６に直接接触する第１層目の電極間絶縁膜としては、必ずしもＳｉＮ膜を設ける必要はない。ＳｉＮ膜１３，５２，６２の代わりに、例えばシリコンおよび窒素のみならず、さらに酸素をも含むシリコン酸窒化膜（シリコンオキシナイトライド膜、ＳｉＯＮ膜）を第１層目の電極間絶縁膜として成膜しても構わない。
また、第１〜第５の各実施形態の１ｓｔ−ＳｉＮ膜１３，５２，６２、２ｎｄ−ＳｉＮ膜１４ｂ，３３ｂ、および３ｒｄ−ＳｉＮ膜１５，６３は、それぞれさらに酸素が含まれるＳｉＯＮ膜に置き換えても構わない。
また、第３の絶縁膜は、第１〜第５の各実施形態のＯＮＯ膜１４，３３には限定されない。すなわち、第３の絶縁膜は、ＯＮＯ膜１４，３３やＯＮＯ膜１４，３３のように異なる種類の絶縁膜が複数層に積層された積層絶縁膜には限定されない。第３の絶縁膜は、いわゆる高比誘電率膜（High-k 膜）のうち酸素を含む高比誘電率膜を用いた単層構造または積層構造で形成されても構わない。この場合、第３の絶縁膜は、さらに窒素およびシリコンの少なくとも一方を含んでいても構わない。さらに、第３の絶縁膜は、ＳｉＯＮ膜を用いて形成されても構わない。すなわち、第３の絶縁膜は、単層の高比誘電率酸化膜（High-k 酸化膜）、高比誘電率酸窒化膜（High-k 酸窒化膜）、ＳｉＯＮ膜、あるいはそれらを積層した積層絶縁膜を用いて形成されていてもよい。
具体的には、先ずここでは、ハフニウム（Ｈｆ）、ジルコニウム（Ｚｒ）、タンタル（Ｔａ）、イットリウム（Ｙ）、アルミニウム（Ａｌ）、およびランタン（Ｌａ）等の高比誘電率膜の主成分となる金属元素を含む膜を便宜上Ｈと記述することとする。ただし、この膜Ｈには、只単に前述した金属元素および酸素が含まれているのみならず、さらに窒素およびシリコンの少なくとも一方を含んでていもよい。同様に、酸素を含む膜および窒素を含む膜を、それぞれ便宜上Ｏ、Ｎと記述することとする。そして、このような記載方法を用いると、第３の絶縁膜は、膜Ｈをその上下から膜Ｏで挟んだＯＨＯ膜、膜Ｎをその上下から膜Ｈで挟んだＨＮＨ膜、あるいは膜Ｈと膜Ｏとを積層したＯＨ膜やＨＯ膜等により構成されても構わない。さらには、第３の絶縁膜は、ＳｉＯＮ膜と膜Ｈとを積層した絶縁膜を用いて形成しても構わない。
より具体的には、第１および第４の各実施形態の電極間絶縁膜１２，５１のように、ＮＯＮＯＮＯ構造における１ｓｔ−ＳｉＯ2 膜１４ａ／２ｎｄ−ＳｉＮ膜１４ｂ／２ｎｄ−ＳｉＯ2 膜１４ｃは、それぞれＨｆ、Ｚｒ、Ｔａ、Ｙ、Ａｌ、Ｌａ、およびＳｉのうちの少なくとも一つの元素ならびに酸素を含む高誘電体膜に置き換えても構わない。あるいは、ＮＯＮＯＮＯ構造における１ｓｔ−ＳｉＯ2 膜１４ａ／２ｎｄ−ＳｉＮ膜１４ｂ／２ｎｄ−ＳｉＯ2 膜１４ｃは、それぞれ少なくともＨｆ、Ｚｒ、Ｔａ、Ｙ、Ａｌ、Ｌａ、およびＳｉのうちの少なくとも一つの元素ならびに酸素を含む高誘電体薄膜と、ＳｉＯ2 膜、ＳｉＮ膜、およびＳｉＯＮ膜のうちの少なくとも一つからなる薄膜と、の積層構造に置き換えても構わない。
同様に、第２実施形態の電極間絶縁膜３１や第３実施形態の電極間絶縁膜４１のように、ＯＮＯＮＯＮ構造やＯＮＯＮＯＮＯ構造における２ｎｄ−ＳｉＯ2 膜３３ａ／２ｎｄ−ＳｉＮ膜３３ｂ／３ｒｄ−ＳｉＯ2 膜３３ｃは、それぞれＨｆ、Ｚｒ、Ｔａ、Ｙ、Ａｌ、Ｌａ、およびＳｉのうちの少なくとも一つの元素ならびに酸素を含む高誘電体膜に置き換えても構わない。あるいは、ＯＮＯＮＯＮ構造やＯＮＯＮＯＮＯ構造における２ｎｄ−ＳｉＯ2 膜３３ａ／２ｎｄ−ＳｉＮ膜３３ｂ／３ｒｄ−ＳｉＯ2 膜３３ｃは、それぞれ少なくともＨｆ、Ｚｒ、Ｔａ、Ｙ、Ａｌ、Ｌａ、およびＳｉのうちの少なくとも一つの元素ならびに酸素を含む高誘電体薄膜と、ＳｉＯ2 膜、ＳｉＮ膜、およびＳｉＯＮ膜のうちの少なくとも一つからなる薄膜と、の積層構造に置き換えても構わない。
すなわち、第３の絶縁膜１４，３３は、ＳｉＯ2 膜、ＳｉＮ膜、高誘電体金属酸化物薄膜等の金属酸化物薄膜、および高誘電体金属酸窒化物薄膜等の金属酸窒化物薄膜のうちの少なくとも１つの膜から構成されていればよい。そして、これら金属酸化物薄膜および金属酸窒化物薄膜には、Ｈｆ、Ｚｒ、Ｔａ、Ｙ、Ａｌ、Ｌａ、およびＳｉのうちの少なくとも一つの金属元素ならびに酸素が含まれていればよい。
また、第３の絶縁膜１４，３３は、必ずしもＳｉＯ2 膜１４ａ，１４ｃ，３３ａ，３３ｃおよびＳｉＮ膜１４ｂ，３３ｂから構成されている必要はない。例えば、ＳｉＯ2 膜１４ａ，１４ｃ，３３ａ，３３ｃの代わりに、ＨＴＯ膜を用いても構わない。また、ＳｉＮ膜１４ｂ，３３ｂの代わりに、ＤＣＳ（ＳｉＨ2Ｃｌ2 ）あるいはＨＣＤ（Ｓｉ2Ｃｌ6 ）とＮＨ3 ガスとを原料として用いる熱ＣＶＤ法により形成される膜を用いても構わない。さらには、ＳｉＮ膜１４ｂ，３３ｂの代わりに、ＳｉＮ膜に酸素が添加されたＳｉＯＮ膜を用いても構わない。
また、第１〜第４の各実施形態の３ｒｄ−ＳｉＮ膜１５や第５実施形態の３ｒｄ−ＳｉＮ膜６３は、必ずしもＣＶＤ法により設ける必要はない。それら各３ｒｄ−ＳｉＮ膜１５，６３は、例えば２ｎｄ−ＳｉＯ2 膜１４ｃ，３３ｃの極表面をラジカル窒素雰囲気下で窒化することにより設けても構わない。また、各３ｒｄ−ＳｉＮ膜１５，６３の代わりに、ＳｉＮ膜にさらに酸素が含まれたＳｉＯＮ膜を用いても構わない。さらに、第２実施形態の１ｓｔ−ＳｉＮ膜１３は、必ずしもＣＶＤ法により設ける必要はない。第２実施形態の１ｓｔ−ＳｉＮ膜１３は、例えば１ｓｔ−ＳｉＯ2 膜３２の極表面をラジカル窒素雰囲気下で窒化することにより設けても構わない。
また、第１および第４の各実施形態の３ｒｄ−ＳｉＯ2 膜１６、ならびに第２および第３の各実施形態の３ｒｄ−ＳｉＯ2 膜３３ｃは、必ずしもＣＶＤ法により設ける必要はない。それら各３ｒｄ−ＳｉＯ2 膜１６，３３ｃは、例えば３ｒｄ−ＳｉＮ膜１５や２ｎｄ−ＳｉＮ膜３３ｂを形成した後、それら各ＳｉＮ膜１５，３３ｂの表面に対して、過酸化水素（Ｈ2Ｏ2 ）が添加された溶液またはオゾン（Ｏ3 ）が添加された溶液を用いて表面処理を施すことにより成膜しても構わない。
さらに、第４実施形態では、１ｓｔ−ＳｉＮ膜５２中にＡｒを混入させたが、これには限定されない。１ｓｔ−ＳｉＮ膜５２中に混入させる元素は、不活性ガス（希ガス）に属する元素であれば良い。すなわち、１ｓｔ−ＳｉＮ膜５２中に混入させる元素は、ヘリウム（Ｈｅ）、ネオン（Ｎｅ）、アルゴン（Ａｒ）、クリプトン（Ｋｒ）、およびキセノン（Ｘｅ）のうちの少なくとも１つであれば良い。
第１実施形態に係る不揮発性半導体記憶装置のメモリーセルアレイ部の構造を簡略化して示す平面図。 図１に示す不揮発性半導体記憶装置のメモリーセルアレイ部の回路構成を簡略化して示す図。 図１に示す不揮発性半導体記憶装置の製造工程を図１中破断線Ａ−Ａ’に沿って示す断面図。 図１に示す不揮発性半導体記憶装置の製造工程を図１中破断線Ａ−Ａ’に沿って示す断面図。 図１に示す不揮発性半導体記憶装置の製造工程を図１中破断線Ａ−Ａ’に沿って示す断面図。 図１に示す不揮発性半導体記憶装置の製造工程を図１中破断線Ａ−Ａ’に沿って示す断面図。 図１に示す不揮発性半導体記憶装置の製造工程を図１中破断線Ａ−Ａ’または破断線Ｂ−Ｂ’に沿って示す断面図。 図１に示す不揮発性半導体記憶装置の製造工程を図１中破断線Ｂ−Ｂ’に沿って示す断面図。 図１に示す不揮発性半導体記憶装置の製造工程を図１中破断線Ｂ−Ｂ’に沿って示す断面図。 図１に示す不揮発性半導体記憶装置が備える電極間絶縁膜の最上層のシリコン酸化膜の膜厚に対するバーズビーク生成量および電荷保持特性の依存性をグラフにして示す図。 第２実施形態に係る不揮発性半導体記憶装置の製造工程を示す断面図。 第２実施形態に係る不揮発性半導体記憶装置の製造工程を示す断面図。 第３実施形態に係る不揮発性半導体記憶装置の製造工程を示す断面図。 第３実施形態に係る不揮発性半導体記憶装置の製造工程を示す断面図。 第４実施形態に係る不揮発性半導体記憶装置の製造工程を示す断面図。 第４実施形態に係る不揮発性半導体記憶装置の製造工程を示す断面図。 ラマン測定によるＳｉＮ膜に対するストレス評価例をグラフにして示す図。 図１６に示す不揮発性半導体記憶装置が備える電極間絶縁膜の最下層のシリコン窒化膜中のＡｒ濃度に対するラマン測定によるピークシフト量の関係をグラフにして示す図。 図１６に示す不揮発性半導体記憶装置が備える電極間絶縁膜の最下層のシリコン窒化膜中のＡｒ濃度に対する定電流ＴＤＤＢ測定時における電圧値シフト量の関係をグラフにして示す図。 第５実施形態に係る不揮発性半導体記憶装置の製造工程を示す断面図。 第５実施形態に係る不揮発性半導体記憶装置の製造工程を示す断面図。
符号の説明
１，３８，４７，５７，６８…ＮＡＮＤ型フラッシュメモリー（不揮発性半導体記憶装置）、３…シリコン基板（半導体基板）、５…ＳｉＯＮ膜（シリコン酸窒化膜、シリコンオキシナイトライド膜、第１のゲート絶縁膜、トンネル酸化膜、トンネルゲート絶縁膜、第１の絶縁膜）、６…浮遊ゲート（フローティングゲート、多結晶シリコン膜、多結晶シリコン膜、第１のゲート電極、電荷蓄積層）、１３…１ｓｔ−ＳｉＮ膜（第２の絶縁膜）、１４，３３…ＯＮＯ膜（第３の絶縁膜）、１４ａ…１ｓｔ−ＳｉＯ2 膜（第３の絶縁膜の第１層目）、１４ｂ，３３ｂ…２ｎｄ−ＳｉＮ膜（第３の絶縁膜の第２層目）、１４ｃ…２ｎｄ−ＳｉＯ2 膜（第３の絶縁膜の第３層目）、１５…３ｒｄ−ＳｉＮ膜（第４の絶縁膜）、１６…３ｒｄ−ＳｉＯ2 膜（第５の絶縁膜）、１７…制御ゲート（コントロールゲート、多結晶シリコン膜、多結晶シリコン膜、第２のゲート電極）、３２…１ｓｔ−ＳｉＯ2 膜（第５の絶縁膜）、３３ａ…２ｎｄ−ＳｉＯ2 膜（第３の絶縁膜の第１層目）、３３ｃ…３ｒｄ−ＳｉＯ2 膜（第３の絶縁膜の第３層目）、４２…４ｔｈ−ＳｉＯ2 膜（上層側の第５の絶縁膜）、５２…Ａｒが注入された１ｓｔ−ＳｉＮ膜（第２の絶縁膜）、６２…Ｈ2 濃度が調整された１ｓｔ−ＳｉＮ膜（第２の絶縁膜）、６３…Ｈ2 濃度が調整された３ｒｄ−ＳｉＮ膜（第４の絶縁膜）

Claims (5)

  1. 半導体基板の表面上に設けられた第１の絶縁膜と、
    この第１の絶縁膜上に設けられた電荷蓄積層と、
    この電荷蓄積層の上方に設けられているとともにシリコンおよび窒素を含む第２の絶縁膜と、
    この第２の絶縁膜上に設けられているとともに、酸素を含む単層の絶縁膜あるいは少なくとも最上層および最下層の各膜が酸素を含む複数層の積層絶縁膜からなり、かつ、前記単層絶縁膜および前記積層絶縁膜の比誘電率がシリコン酸化膜の比誘電率よりも大きい第３の絶縁膜と、
    この第３の絶縁膜上に設けられているとともにシリコンおよび窒素を含む第４の絶縁膜と、
    この第４の絶縁膜の上方に設けられた制御ゲートと、
    を具備してなり、前記電荷蓄積層と前記第２の絶縁膜との間および前記第４の絶縁膜と前記制御ゲートとの間の少なくとも一方の間にシリコンおよび酸素を含む第５の絶縁膜が設けられていることを特徴とする不揮発性半導体記憶装置。
  2. 前記第５の絶縁膜の膜厚が０．３〜２．３ｎｍであることを特徴とする請求項１に記載の不揮発性半導体記憶装置。
  3. 半導体基板の表面上に設けられた第１の絶縁膜と、
    この第１の絶縁膜上に設けられた電荷蓄積層と、
    この電荷蓄積層の上方に設けられているとともにシリコンおよび窒素を含む第２の絶縁膜と、
    この第２の絶縁膜上に設けられているとともに、酸素を含む単層の絶縁膜あるいは少なくとも最上層および最下層の各膜が酸素を含む複数層の積層絶縁膜からなり、かつ、前記単層絶縁膜および前記積層絶縁膜の比誘電率がシリコン酸化膜の比誘電率よりも大きい第３の絶縁膜と、
    この第３の絶縁膜上に設けられているとともにシリコンおよび窒素を含む第４の絶縁膜と、
    この第４の絶縁膜の上方に設けられた制御ゲートと、
    を具備してなり、前記第２の絶縁膜および前記第４の絶縁膜中に不活性ガスが１×１０17 atoms ／ｃｍ3 以上含まれているか、あるいは前記第２の絶縁膜および前記第４の絶縁膜中の水素濃度が１×１０16 〜１×１０19 atoms ／ｃｍ3 であるか、のいずれかであることを特徴とする不揮発性半導体記憶装置。
  4. 前記電荷蓄積層と前記第２の絶縁膜との間および前記第４の絶縁膜と前記制御ゲートとの間のいずれか一方の間にシリコンおよび酸素を含む第５の絶縁膜が設けられていることを特徴とする請求項３に記載の不揮発性半導体記憶装置。
  5. 前記第３の絶縁膜は、酸素を含む２層の絶縁膜の間にシリコン酸化膜よりも比誘電率の高い膜を挟んだ積層構造、あるいはハフニウム（Ｈｆ）、ジルコニウム（Ｚｒ）、タンタル（Ｔａ）、イットリウム（Ｙ）、アルミニウム（Ａｌ）、およびランタン（Ｌａ）のうちの少なくとも一つの元素ならびに酸素を含む絶縁膜を有する単層構造または積層構造からなることを特徴とする請求項１〜４のうちのいずれかに記載の不揮発性半導体記憶装置。
JP2006280410A 2006-10-13 2006-10-13 不揮発性半導体記憶装置 Pending JP2008098510A (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
JP2006280410A JP2008098510A (ja) 2006-10-13 2006-10-13 不揮発性半導体記憶装置
US11/870,793 US7414285B2 (en) 2006-10-13 2007-10-11 Nonvolatile semiconductor memory device
KR1020070103125A KR100906526B1 (ko) 2006-10-13 2007-10-12 불휘발성 반도체 기억 장치
US12/176,559 US7651914B2 (en) 2006-10-13 2008-07-21 Manufacturing method of a nonvolatile semiconductor memory device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2006280410A JP2008098510A (ja) 2006-10-13 2006-10-13 不揮発性半導体記憶装置

Publications (1)

Publication Number Publication Date
JP2008098510A true JP2008098510A (ja) 2008-04-24

Family

ID=39302355

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2006280410A Pending JP2008098510A (ja) 2006-10-13 2006-10-13 不揮発性半導体記憶装置

Country Status (3)

Country Link
US (2) US7414285B2 (ja)
JP (1) JP2008098510A (ja)
KR (1) KR100906526B1 (ja)

Cited By (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009283827A (ja) * 2008-05-26 2009-12-03 Toshiba Corp 半導体記憶装置およびその製造方法
JP2010045074A (ja) * 2008-08-08 2010-02-25 Toshiba Corp 不揮発性半導体記憶素子、不揮発性半導体装置及び不揮発性半導体素子の動作方法
JP2010080646A (ja) * 2008-09-25 2010-04-08 Toshiba Corp 不揮発性半導体記憶装置
JP2010103414A (ja) * 2008-10-27 2010-05-06 Toshiba Corp 不揮発性半導体記憶装置およびその製造方法
JP2010140996A (ja) * 2008-12-10 2010-06-24 Toshiba Corp 不揮発性半導体記憶装置及びその製造方法
JP2011014638A (ja) * 2009-06-30 2011-01-20 Toshiba Corp 不揮発性半導体記憶装置及びその製造方法
JP2013065777A (ja) * 2011-09-20 2013-04-11 Toshiba Corp 半導体装置および半導体装置の製造方法
US8742487B2 (en) 2007-12-14 2014-06-03 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory device provided with charge storage layer in memory cell
US9224874B2 (en) 2014-01-10 2015-12-29 Kabushiki Kaisha Toshiba Semiconductor storage device
JP2016072470A (ja) * 2014-09-30 2016-05-09 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
US9478670B2 (en) 2012-09-05 2016-10-25 Kabushiki Kaisha Toshiba Non-volatile semiconductor storage device
DE102019118171A1 (de) * 2019-07-04 2021-01-07 Endress+Hauser Conducta Gmbh+Co. Kg Verfahren zum Betreiben eines automatischen Analysegeräts und ein automatisches Analysegerät

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7994564B2 (en) * 2006-11-20 2011-08-09 Taiwan Semiconductor Manufacturing Company, Ltd. Non-volatile memory cells formed in back-end-of line processes
JP2010283127A (ja) * 2009-06-04 2010-12-16 Toshiba Corp 半導体装置およびその製造方法
JP2011049215A (ja) * 2009-08-25 2011-03-10 Toshiba Corp 半導体装置の製造方法
JP2012019020A (ja) * 2010-07-07 2012-01-26 Toshiba Corp 不揮発性記憶装置
JP2012114199A (ja) * 2010-11-24 2012-06-14 Toshiba Corp 半導体装置および半導体装置の製造方法
KR101906167B1 (ko) * 2011-10-27 2018-10-12 삼성전자주식회사 비휘발성 메모리 장치 및 그 제조 방법
US8994089B2 (en) * 2011-11-11 2015-03-31 Applied Materials, Inc. Interlayer polysilicon dielectric cap and method of forming thereof
US8704289B2 (en) * 2011-12-27 2014-04-22 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory device
JP5620426B2 (ja) * 2012-03-19 2014-11-05 株式会社東芝 不揮発性半導体記憶装置およびその製造方法

Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07135265A (ja) * 1993-11-11 1995-05-23 Sharp Corp 不揮発性半導体メモリの製造方法
JPH08153814A (ja) * 1994-09-29 1996-06-11 Nkk Corp 不揮発性半導体メモリ装置およびその製造方法
JPH09219459A (ja) * 1996-02-13 1997-08-19 Toshiba Corp 不揮発性半導体記憶装置およびその製造方法
JPH1117036A (ja) * 1997-06-26 1999-01-22 Sharp Corp 半導体記憶装置の製造方法
US5981404A (en) * 1996-11-22 1999-11-09 United Microelectronics Corp. Multilayer ONO structure
JPH11317464A (ja) * 1998-03-02 1999-11-16 Sony Corp 電気的書き換えが可能なメモリ素子及びその製造方法
JP2003258130A (ja) * 2002-03-04 2003-09-12 Hitachi Ltd 半導体装置の製造方法
JP2005045012A (ja) * 2003-07-22 2005-02-17 Matsushita Electric Ind Co Ltd 半導体装置の製造方法
JP2006186300A (ja) * 2004-12-24 2006-07-13 Hynix Semiconductor Inc フラッシュメモリ素子の製造方法

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5304829A (en) * 1989-01-17 1994-04-19 Kabushiki Kaisha Toshiba Nonvolatile semiconductor device
JPH07249697A (ja) 1994-03-11 1995-09-26 Toshiba Corp 不揮発性半導体メモリ装置
US6187633B1 (en) * 1998-10-09 2001-02-13 Chartered Semiconductor Manufacturing, Ltd. Method of manufacturing a gate structure for a semiconductor memory device with improved breakdown voltage and leakage rate
JP4342621B2 (ja) * 1998-12-09 2009-10-14 株式会社東芝 不揮発性半導体記憶装置
JP4734019B2 (ja) * 2005-04-26 2011-07-27 株式会社東芝 半導体記憶装置及びその製造方法

Patent Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07135265A (ja) * 1993-11-11 1995-05-23 Sharp Corp 不揮発性半導体メモリの製造方法
JPH08153814A (ja) * 1994-09-29 1996-06-11 Nkk Corp 不揮発性半導体メモリ装置およびその製造方法
JPH09219459A (ja) * 1996-02-13 1997-08-19 Toshiba Corp 不揮発性半導体記憶装置およびその製造方法
US5981404A (en) * 1996-11-22 1999-11-09 United Microelectronics Corp. Multilayer ONO structure
JPH1117036A (ja) * 1997-06-26 1999-01-22 Sharp Corp 半導体記憶装置の製造方法
JPH11317464A (ja) * 1998-03-02 1999-11-16 Sony Corp 電気的書き換えが可能なメモリ素子及びその製造方法
JP2003258130A (ja) * 2002-03-04 2003-09-12 Hitachi Ltd 半導体装置の製造方法
JP2005045012A (ja) * 2003-07-22 2005-02-17 Matsushita Electric Ind Co Ltd 半導体装置の製造方法
JP2006186300A (ja) * 2004-12-24 2006-07-13 Hynix Semiconductor Inc フラッシュメモリ素子の製造方法

Cited By (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8742487B2 (en) 2007-12-14 2014-06-03 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory device provided with charge storage layer in memory cell
US9450108B2 (en) 2007-12-14 2016-09-20 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory device provided with charge storage layer in memory cell
US9142685B2 (en) 2007-12-14 2015-09-22 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory device provided with charge storage layer in memory cell
JP2009283827A (ja) * 2008-05-26 2009-12-03 Toshiba Corp 半導体記憶装置およびその製造方法
US9252290B2 (en) 2008-08-08 2016-02-02 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory element, nonvolatile semiconductor memory, and method for operating nonvolatile semiconductor memory element
US9620653B2 (en) 2008-08-08 2017-04-11 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory element, nonvolatile semiconductor memory, and method for operating nonvolatile semiconductor memory element
US8704290B2 (en) 2008-08-08 2014-04-22 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory element, nonvolatile semiconductor memory, and method for operating nonvolatile semiconductor memory element
US8987809B2 (en) 2008-08-08 2015-03-24 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory element, nonvolatile semiconductor memory, and method for operating nonvolatile semiconductor memory element
US9012978B2 (en) 2008-08-08 2015-04-21 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory element, nonvolatile semiconductor memory, and method for operating nonvolatile semiconductor memory element
JP2010045074A (ja) * 2008-08-08 2010-02-25 Toshiba Corp 不揮発性半導体記憶素子、不揮発性半導体装置及び不揮発性半導体素子の動作方法
US9246014B2 (en) 2008-08-08 2016-01-26 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory element, nonvolatile semiconductor memory, and method for operating nonvolatile semiconductor memory element
JP2010080646A (ja) * 2008-09-25 2010-04-08 Toshiba Corp 不揮発性半導体記憶装置
JP2010103414A (ja) * 2008-10-27 2010-05-06 Toshiba Corp 不揮発性半導体記憶装置およびその製造方法
JP2010140996A (ja) * 2008-12-10 2010-06-24 Toshiba Corp 不揮発性半導体記憶装置及びその製造方法
JP2011014638A (ja) * 2009-06-30 2011-01-20 Toshiba Corp 不揮発性半導体記憶装置及びその製造方法
US8791521B2 (en) 2011-09-20 2014-07-29 Kabushiki Kaisha Toshiba Semiconductor device and method of manufacturing the same
JP2013065777A (ja) * 2011-09-20 2013-04-11 Toshiba Corp 半導体装置および半導体装置の製造方法
US9478670B2 (en) 2012-09-05 2016-10-25 Kabushiki Kaisha Toshiba Non-volatile semiconductor storage device
US9224874B2 (en) 2014-01-10 2015-12-29 Kabushiki Kaisha Toshiba Semiconductor storage device
JP2016072470A (ja) * 2014-09-30 2016-05-09 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
DE102019118171A1 (de) * 2019-07-04 2021-01-07 Endress+Hauser Conducta Gmbh+Co. Kg Verfahren zum Betreiben eines automatischen Analysegeräts und ein automatisches Analysegerät

Also Published As

Publication number Publication date
KR20080033888A (ko) 2008-04-17
US7414285B2 (en) 2008-08-19
US20090011586A1 (en) 2009-01-08
US7651914B2 (en) 2010-01-26
KR100906526B1 (ko) 2009-07-07
US20080087937A1 (en) 2008-04-17

Similar Documents

Publication Publication Date Title
KR100906526B1 (ko) 불휘발성 반도체 기억 장치
KR100904569B1 (ko) 비휘발성 반도체 메모리 및 그 제조 방법
US9450108B2 (en) Nonvolatile semiconductor memory device provided with charge storage layer in memory cell
JP5361328B2 (ja) 不揮発性半導体記憶装置の製造方法
US8710581B2 (en) Nonvolatile semiconductor memory device and method of manufacturing the same
US20100006923A1 (en) Semiconductor device and method for manufacturing the same
JP2004281662A (ja) 半導体記憶装置及びその製造方法
KR20110114970A (ko) 플래시 메모리 소자의 제조 방법
JP2008182104A (ja) 不揮発性半導体記憶装置及びその製造方法
JP2009170781A (ja) 不揮発性半導体記憶装置およびその製造方法
US8450787B2 (en) Nonvolatile semiconductor memory and method of manufacturing the same
JP4907999B2 (ja) 半導体装置の製造方法
JP5291984B2 (ja) 不揮発性半導体記憶装置及びその製造方法
US20090256192A1 (en) Nonvolatile semiconductor memory device and method of manufacturing the same
JP5010222B2 (ja) 不揮発性半導体記憶装置
KR20120021157A (ko) 반도체 기억 장치 및 반도체 기억 장치의 제조 방법
JP2009147135A (ja) 不揮発性半導体記憶装置およびその製造方法
JP2010027967A (ja) 不揮発性半導体記憶装置の製造方法
US8604536B2 (en) Semiconductor device and method of manufacturing the same
JP2007317801A (ja) 不揮発性半導体記憶装置およびその製造方法
JP2009170719A (ja) 不揮発性半導体記憶装置およびその製造方法
KR101017506B1 (ko) 반도체 메모리 소자 및 이의 제조 방법
JP2010034234A (ja) 半導体装置
JP2009049441A (ja) 半導体集積回路装置の製造方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20090319

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20110414

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20110510

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20110708

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20120321