CN102237366B - 具有连续电荷储存介电堆栈的非挥发存储阵列 - Google Patents

Abstract

本发明揭露具有一非挥发存储单元阵列的集成电路，此集成电路具有一介电堆栈层于基板之上，及布植区域于该基板的该介电堆栈层之下。该介电堆栈层在一平面区域上是连续的，且包含此非挥发存储单元阵列储存非挥发数据于由该多条字符线与该多条位线所存取的该介电堆栈层位置上。

Description

具有连续电荷储存介电堆栈的非挥发存储阵列

技术领域

本发明是关于非挥发存储器，例如电荷捕捉非挥发存储器，特别是关于能隙工程多晶硅-氧化硅-氮化硅-氧化硅-氧化硅(BE-SONOS)非挥发存储器。

背景技术

一种制造一具有与非门行非挥发存储集成电路的常用工艺是，蚀刻介于一与非门行相邻存储单元之间的介电堆栈材料。因为介电堆栈材料被蚀刻去掉，后续布植接面于相邻存储单元之间的基板内就变得十分容易。

一个通常的认知是电荷会横向迁移进入此介电堆栈的氮化硅电荷捕捉层。如此的横向迁移会劣化由储存在此氮化硅电荷捕捉层所代表的资料。因此，需要一种工艺步骤，其可以蚀刻去掉介于与非门行和与非门行相邻存储单元之间的介电堆栈。如此蚀刻可以防止此氮化硅电荷捕捉层的电荷横向迁移。

布植通过介电堆栈材料需要此布植离子的较大布植能量，而较大的布植能量已知会对此布植离子穿过的中间材料产生伤害。伤害的介电堆栈材料会影响储存电荷于此介电堆栈中的非挥发存储器的可靠性。因此，对此额外的理由，需要一种工艺步骤，其可以在布植离子于相邻存储单元之间的接面前，蚀刻去掉介电堆栈。

发明内容

本发明的一目的为提供一种集成电路装置，包括一具有一非挥发存储单元阵列的集成电路。此集成电路包括一基板、多条字符线存取该非挥发存储单元阵列、多条位线存取该非挥发存储单元阵列、一介电堆栈层位于该基板之上以及布植区域于该基板的该介电堆栈层之下。

此非挥发存储单元阵列储存非挥发数据于由该多条字符线与该多条位线所存取的该介电堆栈层位置上。该介电堆栈层在一平面区域上是连续的且包括所述位置。

布植区域于该基板的该介电堆栈层之下，该布植区域是介于所述介电堆栈层位置之间。

在某些实施例中，该接面具有接面深度小于100纳米，其中在该接面的接面深度处具有与一背景浓度(如基板或是井区)相当的浓度。

此技术对非挥发存储器的耐力具有显着及不可预期的改善。

在某些实施例中，该该非挥发存储单元阵列可以承受至少十万次程序化-擦除循环，使得该非挥发存储单元阵列历经十万次程序化-擦除循环之后，该非挥发存储单元阵列一程序化状态的一临界电压的变异是不大于0.3V。

在某些实施例中，该该非挥发存储单元阵列可以承受至少十万次程序化-擦除循环，使得该非挥发存储单元阵列历经十万次程序化-擦除循环之后，该非挥发存储单元阵列的一自我提升干扰区间至少为4V。

此非挥发存储体的耐力的不可预期的改善并非依靠一直观的机制。耐力劣化最重要的机制是因为接口状态产生(Nit)。接口状态产生是因为介于硅基板与此介电堆栈′坚的一接口受到伤害，其产生悬荡键结。这些悬荡键结经常是与氢离子的移动相关。举例而言，因为硅-氢之间的建捷并非一个很强的键结，这些与氢离子连接的悬荡键结会在相对低温就断掉，且氢会向外扩散出薄膜。然而，对一连续的介电堆栈，此氮层可以做为一氢的密封层。氢会保留在薄膜中，以帮助保持住与氢离子连接的悬荡键结。

在某些实施例中，该介电堆栈层连续的部分阻挡自该基板向外扩散的氢。

在某些实施例中，该非挥发存储单元阵列成多个与非门行。

在某些实施例中，介电堆栈层包含一隧穿介电层、一电荷捕捉介电层及一阻挡介电层。隧穿介电层与该多条字符线的一字符线和该基板的一通道表面的一种连接，电荷捕捉介电层介于该隧穿介电层与该多条字符线的该字符线和该基板的该通道表面的另一种之间，而阻挡介电层位于该电荷捕捉介电层与该多条字符线的该字符线和该基板的该通道表面的该另一种之间。

举例而言，此隧穿介电层与一字符线接触，此电荷捕捉层介于隧穿介电层与通道表面之间，而阻挡介电层位于该电荷捕捉介电层与通道表面之间；或是此隧穿介电层与此基板的通道表面接触，此电荷捕捉层介于隧穿介电层与字符线之间，而阻挡介电层位于该电荷捕捉介电层与字符线之间。

在一实施例中，此捕捉层是一可靠的氮化硅，其具有非常深的陷阱以储存电荷，如此电荷不会横向的移动。

在某些实施例中，隧穿介电层包括一第一氧化硅层具有一小于等于15埃的厚度、一氮化硅层具有一小于等于30埃的厚度、及一第二氧化硅层具有一小于等于35埃的厚度。

本发明的另一目的为提供一种形成一存储集成电路的方法，该方法包括：

提供该存储集成电路的一基板；

形成一介电堆栈层于该基板之上：

形成多条字符线于该介电堆栈层之上；以及

布植通过该介电堆栈层以形成接面，使得所述接面形成于该介电堆栈层一连续的部分之下，

其中该存储集成电路具有一非挥发存储单元阵列储存非挥发数据于该介电堆栈层位置上，所述位置安排成由多条位线所存取的行及由该多条字符线所存取的列，其中该介电堆栈层该连续的部分延伸在一平面区域上，该平面区域包括由该多条字符线与该多条位线所存取的该非挥发存储单元阵列的所述位置。

此处描述许多不同的实施例。

在一实施例中，具有一至少为20keV的布植能量。

在一实施例中，具有一小于10E14cm^-2的布植剂量。

附图说明

本发明是由权利要求范围所界定。这些和其它目的，特征，和实施例，会在下列实施方式的章节中搭配附图被描述，其中：

图1显示一非挥发存储器与非门(NAND)行的剖面图，其具有电荷捕捉介电堆栈材料在此与非门(NAND)行相邻存储单元之间被蚀刻开来。

图2显示一非挥发存储器与非门(NAND)行的剖面图，其具有连续的电荷捕捉介电堆栈材料在此与非门(NAND)行相邻存储单元之间。

图3显示一非挥发存储器多重与非门(NAND)行的剖面图，其是在一延伸进入而穿出页面的位线方向观察且具有连续的电荷捕捉介电堆栈材料在此与非门(NAND)行相邻存储单元之间。

图4显示一非挥发存储器多重与非门(NAND)行的剖面图，其是在一延伸进入而穿出页面的字符线方向观察且具有连续的电荷捕捉介电堆栈材料在此与非门(NAND)行相邻存储单元之间。

图5显示穿过此介于非挥发存储器与非门(NAND)行相邻存储单元之间连续的电荷捕捉介电堆栈材料的浅接面布植的示意图。

图6显示具有电荷捕捉介电堆栈材料在多重与非门相邻存储单元之间被蚀刻开来的程序化临界电压及擦除临界电压与程序化-擦除循环数目的关系图。

图7显示具有连续的电荷捕捉介电堆栈材料在多重与非门相邻存储单元之间的程序化临界电压及擦除临界电压与程序化-擦除循环数目的关系图。

图8显示一非挥发存储器相邻两个与非门(NAND)行的简化电路示意图，如此具有连续的电荷捕捉介电堆栈材料在此与非门(NAND)行及介于相邻存储单元之间，根据此自我提升方法进行一选取存储单元的程序化。

图9显示根据图8以改善与非门(NAND)存储器的一临界电压偏移(选取被程序化的存储单元，及与此被选取的存储单元的相邻存储单元)与一程序化操作的字符线通过电压的关系图，其结果显示此自我提升Vpass分布区间。

图10显示根据图8以改善与非门(NAND)存储器的一临界电压偏移(选取被程序化的新存储单元、选取被程序化的超过100,000次循环存储单元、及与此被选取的新存储单元相邻的新存储单元、及与此被选取的超过100,000次循环存储单元相邻的新存储单元)与一程序化操作的字符线程序化电压的关系图。

图11显示一改良与非门(NAND)阵列中一能隙工程多晶硅-氧化硅-氮化硅-氧化硅-氧化硅(BE-SONOS)存储单元的简要示意图。

图12为低电场下一BE-SONOS存储晶体管的多层隧穿介电堆栈的能阶示意图。

图13为高电场下一BE-SONOS存储晶体管的多层隧穿介电堆栈进行电洞隧穿的能阶示意图。

图14为类似于图11的一能隙工程(BE-SONOS)存储单元的栅极堆栈简化示意图，显示根据一实施例进行一擦除操作时的电场及隧穿电流。

图15A到图15D显示一个如图11中的能隙工程(BE-SONOS)存储单元阻挡介电层中的传导带图式，其中图15A是单一氧化硅层、图15B是单一氧化铝层、图15C是氧化硅/氧化铝层堆栈的第一范例、而图15D是氧化硅/氧化铝层堆栈的第二范例，其具有较厚的氧化铝厚度。

图16为包含此处所描述的使用具有改良与非门(NAND)行的存储阵列的集成电路的简化方块图。

具体实施方式

图1显示一非挥发存储器与非门(NAND)行的剖面图，其具有电荷捕捉介电堆栈材料在此与非门(NAND)行相邻存储单元之间被蚀刻开来。

此被蚀刻的介电堆栈材料，(例如ONO)提供在剩下的介电堆栈材料之间较容易的布植。举例而言，进行淡掺杂N⁺布植。

图2显示一非挥发存储器与非门(NAND)行的剖面图，其具有连续的电荷捕捉介电堆栈材料在此与非门(NAND)行相邻存储单元之间。

虽然蚀刻不会切开介电堆栈，接面布植可穿过此介电堆栈而形成浅接面。

图3显示一非挥发存储器多重与非门(NAND)行的剖面图，其是在一延伸进入而穿出页面的位线方向观察且具有连续的电荷捕捉介电堆栈材料在此与非门(NAND)行相邻存储单元之间。

此剖面图显示连续的电荷捕捉介电堆栈材料在位线方向上，而此连续的电荷捕捉介电堆栈材料是平面的。如图所示，此名词“平面的”并不是表示完美的平面，而是通常对半导体工艺(如蚀刻、成长及沉积)而言是二维的。

图4显示一非挥发存储器多重与非门(NAND)行的剖面图，其是在一延伸进入而穿出页面的字符线方向观察且具有连续的电荷捕捉介电堆栈材料在此与非门(NAND)行相邻存储单元之间。

此剖面图显示连续的电荷捕捉介电堆栈材料在字位线方向上。

图5显示穿过此介于非挥发存储器与非门(NAND)行相邻存储单元之间连续的电荷捕捉介电堆栈材料的浅接面布植的示意图。

此浅接面布植的通常条件为以下，此浅接面布植的能量必须够高(如：大于20keV)以穿过此介电堆栈材料(例如ONONO)。此外，最好是一个较浅的接面，因为其可以提供较佳的短通道效应。此淡掺杂接面的剂量是小于1E14cm^-2。

在此例示范例中，布植的杂质是砷，能量是30keV，剂量是小于3E13cm^-2。

如此一个非常淡掺杂的接面可以避免伤害此ONO薄膜。此淡掺杂的接面对与非门(NAND)存储器而言是理想的，其不需要一个高的读取电流。对CMOS逻辑而言，此淡掺杂的接面则不是那幺理想，必须再掺杂浓一点。

一般而言，此浅接面的深度是小于通道长度。举例而言，对于一个30纳米的与非门(NAND)快闪装置，此接面的深度是小于30纳米。同时，此接面也是淡掺杂的使得短通道效应可以被改善(对与非门快闪装置，也需要良好的自我提升特性)。

图6显示具有电荷捕捉介电堆栈材料在多重与非门相邻存储单元之间被蚀刻开来的程序化临界电压及擦除临界电压与程序化-擦除循环数目的关系图。

图7显示具有连续的电荷捕捉介电堆栈材料在多重与非门相邻存储单元之间的程序化临界电压及擦除临界电压与程序化-擦除循环数目的关系图。

图6与图7的比较显示此技术实施例的优点。在图6中，四个与非门(NAND)存储单元样本其在相邻存储单元间的电荷捕捉介电堆栈材料被蚀刻去掉，此擦除状态的临界电压在程序化及擦除循环的数目1至10000次区间内，自大约1V提升至2.7-3.7V的范围；而程序化状态的临界电压在程序化及擦除循环的数目1至10000次区间内，自5.1-5.4V的范围提升至大约6.0-6.7V的范围。在图6中，在程序化及擦除循环的数目1至10000次区间内，临界电压是大幅提升，对擦除状态而言大约提升中等的2.2V而对程序化状态而言大约提升中等的1.1V。

相对而言，在图7中，四个与非门(NAND)存储单元样本其在相邻存储单元间的电荷捕捉介电堆栈材料是连续的，此擦除状态的临界电压在程序化及擦除循环的数目1至10000次区间内，自大约0.6-1.4V改变至约0.8-1.6的范围；而程序化状态的临界电压在程序化及擦除循环的数目1至10000次区间内，自约4.9-5.1V的范围改变至大约4.8-5.2V的范围。在图7中，虽然程序化及擦除循环的数目自1次增加至10000次，程序化及擦除状态的临界电压大致维持一定值。

因此，根据图6与图7的比较显示此多重与非门(NAND)存储单元技术在相邻存储单元间具有连续的电荷捕捉介电堆栈材料时，在程序化及擦除循环的数目1至10000次区间内具有更稳定的临界电压行为。

图8显示一非挥发存储器相邻两个与非门(NAND)行的简化电路示意图，如此具有连续的电荷捕捉介电堆栈材料在此与非门(NAND)行及介于相邻存储单元之间，根据此自我提升方法进行一选取存储单元的程序化。

此源极选取线(SSL)晶体管是开启的，而整体选取线(GSL)晶体管是关闭的。即将被程序化的存储单元其位线电压被设定为0V，而即将被程序化抑制的存储单元其位线电压被设定为Vss。一个0V的位线电压会将此相关单元的与非门(NAND)串行的通道与地连接。当程序化电压被施加至所选取存储单元的栅极时，介于栅极与通道之间的大电位差导致F-N电子隧穿至浮动栅极，而程序化此存储单元。在程序化抑制的存储单元，此Vss位线初始预充电相关的通道。当此相关单元的与非门(NAND)串行的字符线被升压时(选取字符线至程序化电压而非选取字符线至通过电压)，通过控制栅极、浮动栅极、通道及基板的串联电容被耦合且通道电位自我提升。

图9显示根据图8以改善与非门(NAND)存储器的一临界电压偏移(选取被程序化的存储单元，及与此被选取的存储单元的相邻存储单元)与一程序化操作的字符线通过电压的关系图，其结果显示此自我提升Vpass分布区间。

此自我提升的Vpass分布区间是介于选取被程序化的存储单元的临界电压偏移与此被选取的存储单元的相邻存储单元之间的一最大差值。

存储单元A是对应选取被程序化的存储单元。存储单元B是对应另一存储单元其具有与存储单元A相同的字符线，且其是在接收程序化抑制位线电压的相邻的与非门(NAND)行。存储单元C是对应另一存储单元其是与存储单元A在相同的与非门(NAND)行，且其具有一字符线接收一通过电压。而存储单元D是对应另一存储单元其既不分享与存储单元A相同的与非门(NAND)行，也不分享相同的一字符线。

增加Vpass显示抑制VPGM干扰，但是增加Vpass干扰。类似地，减少Vpass显示增加VPGM干扰，但是抑制Vpass干扰。Vpass-10V是最佳的条件。此没有干扰的存储区间是超过4V。

图10显示根据图8以改善与非门(NAND)存储器的一临界电压偏移(选取被程序化的新存储单元、选取被程序化的超过100,000次循环存储单元、及与此被选取的新存储单元相邻的新存储单元、及与此被选取的超过100,000次循环存储单元相邻的新存储单元)与一程序化操作的字符线程序化电压的关系图。

此A、B、C、D的存储单元标示是与图9相同。超过100,000次循环存储单元仍显示出成功的自我提升干扰区间。

此处所描述的存储单元是使用多晶硅-氧化硅-氮化硅-氧化硅-氧化硅(SONOS)型态的存储单元。存储单元也可以是能隙工程多晶硅-氧化硅-氮化硅-氧化硅-氧化硅(BE-SONOS)装置。BE-SONOS技术已经被证实可以提供绝佳的表现，克服了许多传统SONOS型态存储单元的擦除速度、耐久力及电荷保持等问题。

关于能隙工程硅-氧化硅-氮化硅-氧化硅-硅(BE-SONOS)装置的进一步信息，可以参阅2008年7月30日所申请的名称为“High-KCappedBlockingDielectricBandgapEngineeringSONOSandMONOS”申请号12/182318的美国专利申请案。

图11显示一改良与非门(NAND)阵列中一能隙工程多晶硅-氧化硅-氮化硅-氧化硅-氧化硅(BE-SONOS)存储单元的简要示意图。

图中所示为使用一多层堆栈阻挡介电层及一能隙工程介电隧穿层的与非门(NAND)阵列中的一个电荷捕捉存储单元。此存储单元包括一通道10、一源极11与一汲极12于邻接此通道的半导体主体内。一栅极于18电荷储存结构之上，其包含多层堆栈介电材料的阻挡介电层、电荷捕捉层及隧穿层，其是作为电荷储存结构。

作为一代表性实施例中的栅极18，包括p+多晶硅。但也可以使用N+多晶硅。其它实施例中，栅极18可使用金属、金属化合物或前二者的组合，像是铂、氮化钽、金属硅化物、铝或其它金属或金属化合物栅极材料(如钛、氮化钛、钽、钌、铱、二氧化钌、二氧化铱、钨、氮化钨及其它物材料)。于某些实施例中，较佳是使用功函数大于4电子伏特的材料，更佳是使用功函数大于4.5电子伏特的材料。各种可应用在栅极终端的高功函数材料可参见美国专利第6,912,163号。所述材料通常是使用溅镀或物理气相沉积技术来沉积，且可利用活性离子蚀刻来进行图案化。

在图11所示的实施例中，介电隧穿层包含复合材料，包括称为电洞隧穿层的一第一层13，其为二氧化硅层于通道10的表面10a，是利用如现场蒸汽产生(in-situsteamgeneration，ISSG)的方法形成，并选择性地利用沉积后一氧化氮退火或于沉积过程中加入一氧化氮的方式来进行氮化。第一层13中的二氧化硅的厚度是小于20埃，最好是15埃或更小。在一代表性实施例中为10埃或是12埃厚。

第二层(称为能带补偿层)14的氮化硅层是位于第一层13之上，且其是利用像是低压化学气相沉积LPCVD的技术，于680℃下使用二氯硅烷(dichlorosilane，DCS)与氨的前驱物来形成。于其它工艺中，能带补偿层包括氮氧化硅，其是利用类似的工艺及一氧化二氮前驱物来形成。氮化硅层14的厚度是小于30埃，且较佳为25埃或更小。

第二二氧化硅层15(称为隔离层)是位于氮化硅层14上，且其是利用像是LPCVD高温氧化物HTO沉积的方式形成。第二二氧化硅层15是小于35埃，且较佳为25埃或更小。第一处的价带能阶是可使电场足以诱发电洞隧穿通过该第一处与半导体本体接口间的薄区域，且其亦足以提升第一处后的价带能阶，以有效消除第一处后的经处理的隧穿介电层内的电洞隧穿现象。此种结构，具有”倒U”形状的价带，除了可达成电场辅助的高速电洞隧穿外，其亦可在电场不存在或为了其它操作目的(像是从存储单元读取资料或程序化邻近的存储单元)而仅诱发小电场的情形下，有效的预防电荷流失通过经工程隧穿阻障结构。

于一代表性的装置中，经工程隧穿介电层包含一超薄氧化硅层O1(例如小于等于18埃)、超薄氮化硅层N1(例如小于等于30埃)以及超薄氧化硅层O2(例如小于等于35埃)所组成，且其可在和半导体本体的接口起算的一个15埃或更小的补偿下，增加约2.6电子伏特的价带能阶。由一低价带能阶区域(高电洞隧穿阻障)与高传导带能阶，O2层可将N1层与电荷捕捉层分开一第二补偿(例如从接口起算约30埃至45埃)。由于第二处距离接口较远，足以诱发电洞隧穿的电场可提高第二处后的价带能阶，以使其有效地消除电洞隧穿阻障。因此，O2层并不会严重干扰电场辅助的电洞隧穿，同时又可增进经工程隧穿介电层在低电场时阻绝电荷流失的能力。

此处所描述的存储单元包括栅极通常是多晶硅，例如n+多晶硅，或是例如是铝的金属。在替代实施例中，栅极可以包含功函数大于n+多晶硅的材料，例如p+多晶硅、铂、氮化钽、及其它具有合适的功函数、导电性和工艺兼容的材料。

关于介电隧穿层结构的详细说明请同时配合参考图12和图13。

于本实施例中，一电荷捕捉层16包括厚度大于等于50埃的氮化硅，举例来说，厚度约70埃的氮化硅，且其是利用如LPCVD方式形成。本发明也可使用其它电荷捕捉材料与结构，包括像是氮氧化硅(Si_xO_yN_z)、高含硅量的氮化物、高含硅量的氧化物，包括内嵌纳米粒子的捕捉层等等。2006年11月23号公开，名称为“NovelLowPowerNon-VolatileMemoryandGateStack”，发明人为Bhattacharyya的美国专利申请公开号第US2006/0261401A1号揭露了多种可使用的电荷捕捉材料。

在此实施例中的阻挡介电层包含一堆栈，其包括一缓冲层17A及一高介电常数覆盖层17B。此处的高介电常数是指介电常数大于7，像是以下这些材料均具有此特性：三氧化二铝、二氧化铪、二氧化锆、三氧化二镧、氧硅化铝、氧硅化铪、氧硅化锆等。

缓冲层是氧化硅，可以使用将氮化硅进行湿式转换的湿炉管氧化工艺。在其它实施例中则可以使用高温氧化物(HTO)或是LPCVD沉积方式形成的氧化硅。一氧化铝覆盖介电层可先进行原子气相沉积，之后并配合在约900℃下进行60秒快速热退火以强化形成的薄膜。

由采用前述工艺，得以形成缺陷极少的氧化硅层以及由高介电常数和高传导带补偿材料(如氧化铝)的覆盖层，二者一同提供具有良好电荷维持特性与低擦除饱和电压的阻挡介电层。因此，不但可降低等效氧化层厚度(EOT)，还可降低操作电压。

在一代表性实施例中，第一层13中的二氧化硅的厚度是为13埃；能带补偿层14的氮化硅层厚度是为20埃；隔离层15的二氧化硅层层厚度是为25埃；电荷捕捉层16的氮化硅层厚度是为70埃；及阻挡介电层17A、17B可以是厚度介于5到90埃之间的氧化硅，和具有厚度介于5到90埃之间的氧化铝作为一覆盖层。栅极材料可以是p+多晶硅(其功函数为5.1电子伏特)。为了改善保持特性，氧化硅的厚度最好是大于30埃。

此外，对于氧化硅(介电常数为3.9)与氧化铝(介电常数约为8)的结合，发现阻挡介电层顶层17B的厚度与底层17B的厚度比值可以小于2。一般来说，顶层17B的厚度可以小于两者之间介电常数的比值(8/3.9)乘上底层17A的厚度。因此，本实施例的阻挡介电层包括一与电荷捕捉介电层接触的第一层17A以及一和通道表面与门极的另一种接触的第二层17B，其中第一层17A具有一介电常数κ1，第二层17B具有一大于κ1的介电常数κ2，且第二层的厚度是小于该第一层的厚度乘以κ2/κ1。对于氧化铝作为顶覆盖层，其介电常数约为8而电子阻障高度或传导带补偿为大于3电子伏特以获得擦除饱和V_FB＜-2V。由于氧化铝的阻障高度通常与二氧化硅约略相等，具有N+多晶硅栅极的氧化铝的电子阻障高度或传导带补偿为约3.1电子伏特。

在此处所描述的存储单元范例中，为了在低于20伏特获得一合理的操作速度(程序化及擦除)，此介于栅极与通道之间的多层堆栈的整体等效氧化层厚度(EOT)(例如，高介电系数层-O-N-O-N-O，及高介电系数层-O-N-O高介电系数层-O-N-O)应小于160埃。此能隙工程(BE)ONO隧穿阻障层或是单一氧化硅隧穿氧化层的等效氧化层厚度(EOT)通常在40到55埃范围之间，最好是在45到50埃范围之间，及氮化硅电荷捕捉层的等效氧化层厚度(EOT)通常在25到40埃范围之间，最好是在30到35埃范围之间。因此，此处所描述的存储单元其多层堆栈(例如氧化硅缓冲层和氧化铝)的整体等效氧化层厚度(EOT)是小于95埃，最好是在75到85埃范围之间。

图12为介电隧穿结构的传导带与价带的能阶示意图，其中该介电隧穿结构包括图11所示的一能隙工程多晶硅-氧化硅-氮化硅-氧化硅-氧化硅(BE-SONOS)存储单元，其包含在低电场下的能带补偿技术。

图中所示为介电隧穿结构的传导带与价带的能阶示意图，其中该介电隧穿结构包括图11所示的层13-15的堆栈，图中可看出一“U形”传导带与一“倒U形”价带。由图右侧开始，半导体本体的能隙乃于区域30，电洞隧穿层的价带与传导带乃于区域31，补偿层的能隙乃于区域32，隔离层的价带与传导带乃于区域33，而电荷捕捉层的价带与传导带乃于区域34。由于区域31、32、33内隧穿介电层的传导带相较于能陷的能阶而言较高，故捕捉于电荷捕捉区34的电子(以一个圆圈内包着负号来表示)并无法隧穿至通道内的传导带。电子隧穿的机率与隧穿介电层内“U形”传导带下的区域相关联，也与具有能陷的能阶的一条至通道的水平线上的区域相关联。因此，在低电场的条件下，电子隧穿现象不太可能发生。相同地，区域30内通道的价带中的电洞则受到区域31、32、33全部厚度以及通道接口处高电洞隧穿阻障高度的阻挡，以致其无法隧穿至电荷捕捉层(区域34)。电洞隧穿的机率与隧穿介电层内「反U形」价带上的区域相关联，也与具有通道的能阶的一条至电荷捕捉层的水平线下的区域相关联。因此，在低电场的条件下，电洞隧穿现象不太可能发生。在一代表性实施例中，其中电洞隧穿层包括二氧化硅，约4.5电子伏特的电洞隧穿阻障高度可防止电洞隧穿。氮化硅内的价带(1.9电子伏特)仍低于通道内的价带，因此，隧穿介电结构的区域31、32、33内的价带仍远低于通道区域30内的价带。据此，本发明一实施例所描述的隧穿层具有能带补偿特征，包括位于半导体本体接口处的薄区域(区域31)内相对较大的电洞隧穿阻障高度，以及距通道表面不到2纳米处的第一位置的价带能阶的增加37。此外，由提供具有相对高隧穿阻障高度材料的薄层(区域33)，能带补偿特征也包括与通道分开的第二位置的价带能阶的减少38，形成反U形的价带形状。相类似地，由选择相同的材料，传导带是具有一U形的形状。

图13为介电隧穿结构的能带意图，其中该介电隧穿结构包括图11所示的一能隙工程多晶硅-氧化硅-氮化硅-氧化硅-氧化硅(BE-SONOS)存储单元，其包含在低电场下的能带补偿技术。

图中显示为了诱发电洞隧穿(于图12中，O1层的厚度约为15埃)，于隧穿区域31中施加约-12百万伏特/公分的电场下介电隧穿结构的能带图。于电场中，价带由通道表面处向上倾斜。因此，在离通道表面一补偿距离处，隧穿介电结构内的价带于价带能阶中明显的增加，同时在图中可见其增加到高过通道区域的价带内的能带能量。因此，当区域内(于图12中的阴影区域)的价带能阶与隧穿堆栈内倾斜的反U形价带上的价带能阶之间的面积减少时，电洞隧穿的机率将大幅增加。于高电场下，能带补偿可有效地由隧穿介电层处消除区域32内的补偿层与区域33内的隔离层的阻障效应。因此，在相对小电场(例如E小于14百万伏特/公分)下，隧穿介电层可以产生较大的电洞隧穿电流。

隔离层(区域33)将补偿层(区域32)与电荷捕捉层(区域34)隔离开，对于电子与电洞在低电场下，此可增加有效阻障能力，并增进电荷维持。

于本实施例中，补偿层(区域32)的厚度必须够薄，以致其具有可忽略的电荷捕捉效能。此外，补偿层为介电层而不具导电性。因此，对于使用氮化硅的实施例，补偿层的厚度较佳是小于30埃，而更佳是为25埃或更小。

对于采用二氧化硅的实施例来说，电洞隧穿区域31的厚度应小于20埃，且较佳是小于15埃。举例来说，于一较佳实施例中，电洞隧穿区域31为13埃或10埃的二氧化硅，且其是经过如前所述的氮化处理，以得到超薄氮氧化硅。

本发明的实施例中，隧穿介电层可使用氧化硅、氮氧化硅及氮化硅的组合材料，且其中各层之间并无明显的过渡状态，只要该种组合材料可提供前述的反U形价带。而在离有效电洞隧穿所需的通道表面该补偿距离处，隧穿介电层的价带能阶具有变化。此外，其它材料的组合也可应用于能带补偿技术中。

对于依靠电洞隧穿的SONOS型存储器的隧穿介电层来说，其重点在于提高“电洞隧穿”的效能而非电子隧穿，且目前此问题也已有了解决方案。举例来说，对于利用厚度够薄的二氧化硅来提供较大的电洞隧穿的隧穿介电结构而言，其厚度将会因为太薄而无法有效阻障电子隧穿引起的电荷流失。而由工程适当的处理则可增进电子隧穿的效能。据此，利用能隙工程将可提升利用电子隧穿而进行的程序化以及利用电洞隧穿而进行的擦除操作。

在某些替代实施例中，此多层隧穿堆栈可以用传统MONOS装置中的单一隧穿氧化层或是其它的隧穿结构取代。业界已熟知虽然传统的MONOS装置(隧穿氧化层厚度大于3纳米)具有良好的资料保持能力，但是因为氧化硅顶氧化层并不能很好地抑制栅极注射，所以其擦除饱和阶级对NAND应用来说是太高的。

因此，MANOS/TANOS根据上述原因被提出，这些结构使用氧化铝(介电常数约为8)来取代氧化硅(介电常数为3.9)。其擦除饱和阶级被大幅地降低，因此，MANOS装置具有较MONOS装置为低的擦除饱和阶级与较大的存储区间。但是，使用单一层高介电常数介电层或许会造成新的可靠性问题。这是因为高介电常数介电层较传统的氧化硅顶氧化层会有更高的漏电流。因此，使用单一层高介电常数介电层并不能提供资料保持可靠性。

如同此处所描述的，一层额外的高介电常数介电层覆盖于MONOS的氧化硅顶氧化层之上。这种新的结构因为此缓冲层具有较低的漏电流即可以在捕捉层(氮化硅)与缓冲层(氧化硅)之间的接口形成深的陷阱，而具有良好的资料保持能力及读取分布特性。此外，此上层高介电常数介电层可以因为其高介电常数而抑制栅极注射，因此本发明可以提供适合做为NAND快闪应用的较低擦除饱和阶级及较大的存储区间。

图14为类似于图11的一能隙工程(BE-SONOS)存储单元的栅极堆栈简化示意图，显示根据一实施例进行一擦除操作时的电场及隧穿电流。

此例示附图显示栅极堆栈于一擦除程序时的动态电场。此栅极堆栈包含一电洞隧穿层43、能带补偿层44、以及一隔离层45，其组合是作为此装置的介电隧穿层。一电荷捕捉层46在此显示于介电隧穿层之上。一阻挡介电层包含一多层堆栈的缓冲层47A及覆盖层47B以将栅极48与电荷捕捉层46分隔。在擦除程序时，电场会由施加于存储单元的通道和栅极的偏压V_W和V_G诱发，导致一穿过介电隧穿层43、44和45的电场E_TUN50以及一穿过阻挡介电层47A和47B的电场E_B51。此穿过介电隧穿层的电场E_TUN50大小足以诱发电洞隧穿电流52至电荷捕捉层46中。而因为其较高的介电常数比3.9/k，造成穿过阻挡介电层的覆盖层47B的电场E_B51大小相对于穿过阻挡介电层的氧化硅缓冲层47A的大小被等比例减少了，其中3.9是二氧化硅的介电常数而k则是覆盖层47B的介电常数。因此，因为栅极48的电子亲和性，相对较低的电场E_B51及阻挡介电层47A/47B的厚度，电子隧穿电流53被有效的阻挡，允许较大的存储区间而不会有擦除饱和效应。在此所教示的存储装置可以在擦除时施加至栅极和半导体主体偏压足够低的情况下，产生相对小电场(例如E小于14百万伏特/公分)穿越隧穿介电层，而在阻挡介电层具有一相对应的较低电场。

图15A到图15D显示一个如图11中的能隙工程(BE-SONOS)存储单元阻挡介电层中的传导带附图，其中图15A是单一氧化硅层、图15B是单一氧化铝层、图15C是氧化硅/氧化铝层堆栈的第一范例、而图15D是氧化硅/氧化铝层堆栈的第二范例，其具有较厚的氧化铝厚度。

由这些图标中可以理解电子自栅极注入的隧穿机率。这些材料中的电场大小是由传导带的斜率表示。因此，在图15C和图15D中标示为O3的二氧化硅缓冲层的对应区域，与氧化铝覆盖层的对应区域相较具有一较大的斜率。在栅极接口的传导带补偿是由此传导带的阶梯高度所反映。对图15A所示的能障工程SONOS装置而言，因为电场是较大的关系所以即使通过一个相对大的传导带补偿其隧穿机率是相对高的。对图15B所示的实施例其具有一氧化铝阻挡介电层，因为由相对高的介电常数(例如大于7)导致的低传导带斜率的关系，且因为传导带补偿仍维持在相对高(例如大于3eV)的情况下，所以其隧穿机率是相对小的。图15C和图15D建议只要氧化铝顶层的厚度大于一最小值的话，此具有氧化硅缓冲层及氧化铝顶层的多层堆栈的栅极注入隧穿机率是差不多的。因此，图15C中具有较薄氧化铝的实施例的隧穿机率是与图15D中具有较厚氧化铝的实施例几乎相同的。

图16为包含此处所描述的使用具有改良与非门(NAND)行的存储阵列的集成电路的简化方块图。一集成电路1650包括此处所描述的使用具有改良与非门(NAND)行的存储阵列1600。一字符线(或列)和区块选择解码器1601是耦接至，且与其电性通讯，多条字符线1602及串行选择线，并沿着存储阵列1600的列方向排列。一位线(或行)解码器和驱动器1603是耦接至，且与其电性通讯，复数字符线1604，其是沿着存储单元阵列1600的行方向排列以自读取数据，或是写入数据至，存储单元阵列1600的存储单元中。地址是通过总线1605提供至字符线和区块选择解码器1601及位线解码器1603。方块1606中的感应放大器与资料输入结构，包含作为读取、程序化和擦除模式的电流源，是通过总线1607耦接至位线解码器1603。资料是由集成电路1650上的输入/输出端口通过资料输入线1611传送至方块1606的资料输入结构。资料是由方块1606中的感应放大器，通过资料输出线1615，传送至集成电路1650上的输入/输出端口或其它集成电路1650内或外的资料目的地。

虽然本发明是已参照实施例来加以描述，然本发明创作并未受限于其详细描述内容。替换方式及修改样式是已于先前描述中所建议，且其它替换方式及修改样式将为熟习此项技术的人士所思及。特别是，所有具有实质上相同于本发明的构件结合而达成与本发明实质上相同结果的，皆不脱离本发明的精神范畴。因此，所有此等替换方式及修改样式是意欲落在本发明于所附的权利要求范围及其均等物所界定的范畴之中。

Claims (11)

1.一种集成电路装置，包括：

一集成电路包括一非挥发存储单元阵列，该集成电路包含：

一基板；

多条字符线存取该非挥发存储单元阵列；

多条位线存取该非挥发存储单元阵列；

一介电堆栈层位于该基板之上，该非挥发存储单元阵列储存非挥发数据于由该多条字符线与该多条位线所存取的该介电堆栈层位置上，该介电堆栈层是全平面的，且在一平面区域上是连续的，该平面区域包括由该多条字符线与该多条位线所存取的所述位置；以及

布植区域于该基板的该介电堆栈层之下，该布植区域仅介于所述多条字符线位置之间；其中，该布植区域具有接面深度小于通道长度，在该布植区域的接面深度处具有与一背景浓度相同的浓度；该布植具有一小于10E14cm^-2的布植剂量；

其中，该非挥发存储单元阵列中的存储单元是多晶硅-氧化硅-氮化硅-氧化硅-氧化硅(SONOS)型态的存储单元，或者是能隙工程多晶硅-氧化硅-氮化硅-氧化硅-氧化硅(BE-SONOS)装置；

该介电堆栈层包含：

一隧穿介电层，该隧穿介电层连接于该多条字符线中的一字符线和该基板的一通道表面其中之一，该隧穿介电层包含：

一第一氧化硅层，该第一氧化硅层作为电洞隧穿层，具有一小于等于15埃的厚度；

一氮化硅层，该氮化硅层作为能带补偿层形成于电洞隧穿层之上，具有一小于等于30埃的厚度；以及

一第二氧化硅层，该第二氧化硅层作为隔离层形成于能带补偿层之上，具有一小于等于35埃的厚度；

一电荷捕捉介电层，该电荷捕捉介电层形成于隧穿介电层之上，介于该隧穿介电层与该多条字符线中的该条字符线和该基板的该通道表面其中之另一之间；以及

一阻挡介电层，包括缓冲层及覆盖层，缓冲层形成于电荷捕捉介电层之上，覆盖层形成于缓冲层之上，该阻挡介电层位于该电荷捕捉介电层与该多条字符线中的该条字符线和该基板的该通道表面的该其中之另一之间；

其中，该介电堆栈层之上还有一栅极，在擦除程序时，电场会由施加于存储单元的通道的偏压V_W和施加于该栅极的偏压V_G诱发，导致一穿过该介电隧穿层的电场E_TUN以及一穿过该阻挡介电层的电场E_B；此穿过介电隧穿层的电场E_TUN大小足以诱发电洞隧穿电流至电荷捕捉介电层中。

2.如权利要求1所述的集成电路装置，其中该非挥发存储单元阵列可以承受至少十万次程序化-擦除循环，使得该非挥发存储单元阵列历经十万次程序化-擦除循环之后，该非挥发存储单元阵列一程序化状态的一临界电压的变异不大于0.3V。

3.如权利要求1所述的集成电路装置，其中该非挥发存储单元阵列可以承受至少十万次程序化-擦除循环，使得该非挥发存储单元阵列历经十万次程序化-擦除循环之后，该非挥发存储单元阵列的一自我提升干扰区间至少为4V。

4.如权利要求1所述的集成电路装置，其中该非挥发存储单元阵列安排成多个与非门行。

5.如权利要求1所述的集成电路装置，其中该介电堆栈层连续的部分阻挡自该基板向外扩散的氢。

6.一种形成一存储集成电路的方法，该方法包括：

提供该存储集成电路的一基板；

形成一介电堆栈层于该基板之上，该介电堆栈层是全平面的，且在一平面区域上是连续的：

形成多条字符线于该介电堆栈层之上；以及

布植通过该介电堆栈层以形成接面于形成多条字符线的步骤之后，使得所述接面是形成于该介电堆栈层一连续的部分之下与仅介于所述多条字符线位置之间；其中，该布植区域具有接面深度小于通道长度，在该布植区域的接面深度处具有与一背景浓度相同的浓度；该布植具有一小于10E14cm^-2的布植剂量；

其中该存储集成电路具有一非挥发存储单元阵列储存非挥发数据于该介电堆栈层位置上，所述位置安排成由多条位线所存取的行及由该多条字符线所存取的列，其中该介电堆栈层该连续的部分延伸在一平面区域上，该平面区域包括由该多条字符线与该多条位线所存取的该非挥发存储单元阵列的所述位置，该非挥发存储单元阵列中的存储单元是多晶硅-氧化硅-氮化硅-氧化硅-氧化硅(SONOS)型态的存储单元，或者是能隙工程多晶硅-氧化硅-氮化硅-氧化硅-氧化硅(BE-SONOS)装置；

该形成该介电堆栈层包含：

形成一隧穿介电层，该隧穿介电层连接于该多条字符线的一字符线和该基板的一通道表面其中之一，该隧穿介电层包含：

形成一第一氧化硅层，该第一氧化硅层作为电洞隧穿层，具有一小于等于15埃的厚度；

形成一氮化硅层，该氮化硅层作为能带补偿层形成于电洞隧穿层之上，具有一小于等于30埃的厚度；以及

形成一第二氧化硅层，该第二氧化硅层作为隔离层形成于能带补偿层之上，具有一小于等于35埃的厚度；

形成一电荷捕捉介电层，该电荷捕捉介电层形成于隧穿介电层之上，介于该隧穿介电层与该多条字符线中的该条字符线和该基板的该通道表面其中之另一之间；以及

形成一阻挡介电层，该阻挡介电层包括缓冲层及覆盖层，缓冲层形成于电荷捕捉介电层之上，覆盖层形成于缓冲层之上；该阻挡介电层位于该电荷捕捉介电层与该多条字符线中的该条字符线和该基板的该通道表面的该其中之另一之间；

其中，该介电堆栈层之上还形成有一栅极，在擦除程序时，电场会由施加于存储单元的通道的偏压V_W和施加于该栅极的偏压V_G诱发，导致一穿过该介电隧穿层的电场E_TUN以及一穿过该阻挡介电层的电场E_B；此穿过介电隧穿层的电场E_TUN大小足以诱发电洞隧穿电流至电荷捕捉介电层中。

7.如权利要求6所述的形成一存储集成电路的方法，其中该非挥发存储单元阵列可以承受至少十万次程序化-擦除循环，使得该非挥发存储单元阵列历经十万次程序化-擦除循环之后，该非挥发存储单元阵列一程序化状态的一临界电压的变异不大于0.3V。

8.如权利要求6所述的形成一存储集成电路的方法，其中该非挥发存储单元阵列可以承受至少十万次程序化-擦除循环，使得该非挥发存储单元阵列历经十万次程序化-擦除循环之后，该非挥发存储单元阵列的一自我提升干扰区间至少为4V。

9.如权利要求6所述的形成一存储集成电路的方法，其中该布植具有一至少为20keV的布植能量。

10.如权利要求6所述的形成一存储集成电路的方法，其中该非挥发存储单元阵列安排成多个与非门行。

11.如权利要求6所述的形成一存储集成电路的方法，其中该介电堆栈层连续的部分阻挡自该基板向外扩散的氢。