CN107996001A - 用于存储器结构中的控制栅电极的含钴导电层 - Google Patents

用于存储器结构中的控制栅电极的含钴导电层 Download PDF

Info

Publication number
CN107996001A
CN107996001A CN201680050611.4A CN201680050611A CN107996001A CN 107996001 A CN107996001 A CN 107996001A CN 201680050611 A CN201680050611 A CN 201680050611A CN 107996001 A CN107996001 A CN 107996001A
Authority
CN
China
Prior art keywords
layer
cobalt
dorsal part
containing materials
conductive
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201680050611.4A
Other languages
English (en)
Other versions
CN107996001B (zh
Inventor
S.佩里
R.S.马卡拉
S.科卡
R.沙朗帕尼
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
SanDisk Technologies LLC
Original Assignee
SanDisk Technologies LLC
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by SanDisk Technologies LLC filed Critical SanDisk Technologies LLC
Publication of CN107996001A publication Critical patent/CN107996001A/zh
Application granted granted Critical
Publication of CN107996001B publication Critical patent/CN107996001B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0207—Geometrical layout of the components, e.g. computer aided design; custom LSI, semi-custom LSI, standard cell technique
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H10B43/35—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region with cell select transistors, e.g. NAND

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Engineering & Computer Science (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)
  • Manufacturing & Machinery (AREA)

Abstract

绝缘层和牺牲材料层的交替堆叠体可以形成在基板之上。穿过交替堆叠体形成存储器堆叠体结构和背侧沟槽。通过对绝缘层有选择性地从背侧沟槽移除牺牲材料层来形成背侧凹陷。沉积含钴材料，使得含钴材料至少在相应的背侧凹陷中的含钴材料部分的相邻对之间连续地延伸。在升高的温度下进行退火，以使含钴材料的垂直延伸部分迁移到背侧凹陷中，从而形成被限制在背侧凹陷内的垂直分开的含钴材料部分。绝缘层的侧壁可以是圆化的或者锥形的，以促进含钴材料的迁移。

Description

用于存储器结构中的控制栅电极的含钴导电层
相关申请的交叉引用
本申请要求于2015年9月21日提交的序列号为14/859,710的美国非临时申请的优先权，前述申请的整体内容通过引用并入本文。
技术领域
本公开总体上涉及半导体器件领域，并且特别地涉及诸如垂直NAND串和其他三维器件的三维存储器结构及其制造方法。
背景技术
在T.Endoh等的题为“Novel Ultra High Density Memory With A Stacked-Surrounding Gate Transistor(S-SGT)Structured Cell”，IEDM Proc.(2001)33-36的文章中公开了每单元具有一个位的三维垂直NAND串。
发明内容
根据本公开的方面，提供了制造三维存储器器件的方法。包括绝缘层和牺牲材料层的交替堆叠体形成在基板之上。形成延伸穿过交替堆叠体的存储器堆叠体结构。穿过交替堆叠体形成背侧沟槽。通过穿过背侧沟槽移除牺牲材料层，将背侧凹陷形成在存储器堆叠体结构的周围。将导电材料沉积在背侧凹陷和背侧沟槽中，其中沉积的导电材料的垂直延伸部分覆盖背侧沟槽的在垂直背侧凹陷的相邻对之间的侧壁的部分。进行退火，以将导电材料分开为相互物理分离的导电部分。
根据本公开的另一个方面，提供了三维存储器器件，其包括绝缘层和导电层的交替堆叠体并且交替堆叠体位于基板之上，并且存储器堆叠体结构延伸穿过交替堆叠体。绝缘层具有背向存储器堆叠体结构的凸面侧壁。导电层中的每一个至少包括含钴材料部分，并且含钴材料部分具有背向存储器堆叠体结构的凸面侧壁。
附图说明
图1是根据本公开的实施例的在形成绝缘层和牺牲材料层的交替堆叠体以及延伸穿过交替堆叠体的存储器开口之后的示例性结构的垂直截面图。
图2A-2H是根据本公开的实施例的在用于形成存储器堆叠体结构的各种工艺步骤期间的示例性结构内的存储器开口的顺序垂直截面图。
图3是根据本公开的实施例的在形成存储器堆叠体结构之后的示例性结构的垂直截面图。
图4是根据本公开的实施例的在形成阶梯式表面和倒退阶梯式电介质材料部分之后的示例性结构的垂直截面图。
图5是根据本公开的实施例的在形成电介质柱结构之后的示例性结构的垂直截面图。
图6A是根据本公开的实施例的在形成背侧沟槽之后的示例性结构的垂直截面图。
图6B是图6A的示例性结构的透视俯视图。垂直平面A-A’是图6A的垂直截面图的平面。
图7是根据本公开的实施例的在形成背侧凹陷之后的示例性结构的垂直截面图。
图8A-8G是根据本公开的第一实施例的在形成第一示例性导电层期间的图7中的放大区域M的顺序垂直截面图。
图9A-9D是根据本公开的第二实施例的在形成第二示例性导电层期间的图7中的放大区域M的顺序垂直截面图。
图10A-10F是根据本公开的第三实施例的在形成第三示例性导电层期间的图7中的放大区域M的顺序垂直截面图。
图11A-11F是根据本公开的第四实施例的在形成第四示例性导电层期间的图7中的放大区域M的顺序垂直截面图。
图12是根据本公开的实施例的在形成导电线之后的示例性结构的垂直横截面图。
图13A是根据本公开的实施例的在形成各种接触通孔结构之后的示例性结构的垂直截面图。图13B是图13A的示例性结构的透视俯视图。垂直平面A-A’是图13A的垂直截面图的平面。
图14A和14C是本公开的实施例的示例性结构的电子显微镜显微照片。图14B和14D分别是图14A和14C的结构在500℃退火五分钟之后的电子显微镜显微照片。
具体实施方式
如上所述，本公开涉及诸如垂直NAND串和其他三维器件的三维存储器结构以及其制造方法，其各个方面在以下描述。本公开的实施例可以用于形成包含多级存储器结构的各种结构，其非限制性示例包含半导体器件，诸如包括多个NAND存储器串的三维单片存储器阵列器件。附图未按比例绘制。除非明确地描述或清楚地指示了没有元件的重复，否则在示出了元件的单个实例的情况下，可以重复元件的多个实例。诸如“第一”、“第二”和“第三”的序数仅用于标识相似的元件，并且在本公开的说明书和权利要求书中可以采用不同的序数。如本文所使用的，位于第二元件“上”的第一元件可以位于第二元件的表面的外侧上或者位于第二元件的内侧上。如本文所使用的，如果在第一元件的表面和第二元件的表面之间存在物理接触，则第一元件“直接”位于第二元件“上”。
如本文所使用的，“层”是指包含具有实质上均匀厚度的区域的材料部分。层可以在下面的或上面的结构的整体之上延伸，或者可以具有比下面的或上面的结构的范围更小的范围。此外，层可以是均质或者非均质的连续结构的区域，其厚度小于连续结构的厚度。例如，层可以位于水平平面的任意对之间，该水平平面在连续结构的顶表面和底表面之间或者在连续结构的顶表面和底表面处。层可以水平地、垂直地和/或沿着锥形表面延伸。基板可以是层，可以在其中包含一个或多个层，和/或可以在其上、在其上方和/或在其下方具有一个或多个层。
如本文所使用的，“场效应晶体管”是指具有电流以由外部电场调制的电流密度的流过半导体沟道的任何半导体器件。如本文所使用的，“有源区域”是指场效应晶体管的源极区域或者场效应晶体管的漏极区域。“顶部有源区域”是指场效应晶体管的位于场效应晶体管的另一个有源区的上方的有源区域。“底部有源区域”是指场效应晶体管的位于场效应晶体管的另一个有源区域的下方的有源区域。单片三维存储器阵列是其中在没有介入基板的情况下在诸如半导体晶片的单个基板上方形成多个存储器级的存储器阵列。术语“单片”是指阵列的每个级的层直接沉积在阵列的每个下面的级的层上。与此相反，二维阵列可以分开形成，并且然后封装在一起以形成非单片存储器器件。例如，如题为“Three-dimensional Structure Memory”、专利号为5,915,167的美国专利中所描述的，已经通过在分开的基板上形成存储器级并且垂直地堆叠存储器级而构造了非单片堆叠存储器。基板在接合前可以减薄或者从存储器级移除，但是由于存储器级最初形成在分开的基板上，因此这样的存储器不是真正的单片三维存储器阵列。本公开的各种三维存储器器件包含单片三维NAND串存储器器件，并且可以采用本文所描述的各种实施例来制造。参考图1，示出了根据本公开的实施例的示例性结构，其可以用于例如制造含有垂直NAND存储器器件的器件结构。示例性结构包含基板，其可以是半导体基板(例如，诸如单晶硅晶片的半导体基板)。基板可以包含半导体基板层10。半导体基板层10是半导体材料层，并且可以包含至少一种单质半导体材料(例如，硅，诸如单晶硅)、至少一种III-V族化合物半导体材料、至少一种II-VI族化合物半导体材料、至少一种有机半导体材料或者在本领域已知的其他半导体材料。
如本文所使用的，“半导体材料”是指具有在从1.0×10-6S/cm到1.0×105S/cm的范围内的电导率的材料，并且一经用电掺杂剂适当地掺杂，能够产生具有在从1.0S/cm到1.0×105S/cm的范围内的电导率的掺杂材料。如本文所使用的，“电掺杂剂”是指将空穴添加到能带结构内的价带的p型掺杂剂，或者是将电子添加到能带结构内的导带的n型掺杂剂。如本文所使用的，“导电材料”是指具有大于1.0×105S/cm的电导率的材料。如本文所使用的，“绝缘材料”或“电介质材料”是指具有小于1.0×10-6S/cm的电导率的材料。“电导率”的所有测量在标准条件下进行。半导体基板层10可以包含至少一个掺杂阱(未明确示出)，掺杂阱中具有实质上均匀的掺杂剂浓度。
示例性结构可以具有用于构建不同类型的器件的多个区域。这样的区域可以包含例如器件区域100、接触区域300和外围器件区域200。在一个实施例中，半导体基板层10可以在器件区域100中包含至少一个掺杂阱。如本文所使用的，“掺杂阱”是指半导体材料的部分，该部分通体具有相同导电型(其可以是p型或者n型)和实质上相同水平的掺杂剂浓度的掺杂。掺杂阱可以是与半导体基板层10是相同的，或者可以是半导体基板层10的部分。掺杂阱的导电型在本文中称为第一导电型，其可以是p型或者n型。掺杂阱的掺杂剂浓度水平在本文中称为第一掺杂剂浓度水平。在一个实施例中，第一掺杂剂浓度水平可以在从1.0×1015/cm3到1.0×1018/cm3的范围内，虽然还可以采用更小和更大的掺杂剂浓度水平。如本文所使用的，掺杂剂浓度水平是指对于给定区域的平均掺杂剂浓度。
外围器件210可以形成在半导体基板层10的位于外围器件区域200内的部分中或者上。外围器件可以包含用于操作要在器件区域100中形成的存储器器件的各种器件，并且可以包含例如存储器器件的各种部件的驱动电路。外围器件210可以包含例如场效应晶体管和/或无源部件，诸如电阻器、电容器、电感器、二极管等。
可选地，栅极电介质层12可以形成在半导体基板层10的上方。栅极电介质层12可以用作第一源极选择栅电极的栅极电介质。栅极电介质层12可以包含，例如硅氧化物和/或电介质金属氧化物(诸如HfO2、ZrO2、LaO2等)。栅极电介质层12的厚度可以是在从3nm到30nm的范围内，虽然还可以采用更小和更大的厚度。
多个第一材料层(其可以是绝缘层32)和第二材料层(其被称为间隔体材料层)的交替堆叠体形成在基板的顶表面之上，其可以例如在栅极电介质层12的顶表面上。如本文所使用的，“材料层”是指在其整体通体包含材料的层。如本文所使用的，“间隔体材料层”是指位于两个其他材料层之间(即在上面的材料层和下面的材料层之间)的材料层。间隔体材料层可以形成为导电层，或者可以在随后的工艺步骤中以导电层取代。
如本文所使用的，第一元件和第二元件的交替堆叠体是指第一元件的实例和第二元件的实例在其中交替的结构。第一元件的不是交替的多元件的端部元件的每个实例在两侧与第二元件的两个实例邻接，且第二元件不是交替的多元件的端部元件的每个实例在两端与第一元件的两个实例邻接。第一元件在其间可以具有相同的厚度，或者可以具有不同的厚度。第二元件在其间可以具有相同的厚度，或者可以具有不同的厚度。交替的多个第一材料层和第二材料层可以以第一材料层的实例或者以第二材料层的实例开始，并且可以以第一材料层的实例或者以第二材料层的实例终止。在一个实施例中，第一元件的实例和第二元件的实例可以形成在交替的多元件内周期性地重复的单元。
每个第一材料层包含第一材料，并且每个第二材料层包含不同于第一材料的第二材料。在一个实施例中，每个第一材料层可以是绝缘层32，并且每个第二材料层可以是牺牲材料层42。在这种情况下，堆叠体可以包含交替的多个绝缘层32和牺牲材料层42，并且构成包括绝缘层32和牺牲材料层42的交替层的原型堆叠体。如本文所使用的，“原型”结构或者“处理中”的结构是指瞬态结构，该瞬态结构随后在其中至少一个部件的形状或成分上被修饰。
交替的多元件的堆叠体在本文中称为交替堆叠体(32，42)。在一个实施例中，交替堆叠体(32，42)可以包含由第一材料构成的绝缘层32以及由不同于绝缘层32的材料的第二材料构成的牺牲材料层42。绝缘层32的第一材料可以是至少一种绝缘材料。就此而言，每个绝缘层32可以是绝缘材料层。可以用于绝缘层32的绝缘材料包含但不限于硅氧化物(包含掺杂的和未掺杂的硅酸盐玻璃)、硅氮化物、硅氮氧化物、有机硅酸盐玻璃(OSG)、旋涂电介质材料、通常已知为高介电常数(高k)电介质氧化物(例如氧化铝、氧化铪等)的电介质金属氧化物及其硅酸盐、电介质金属氮氧化物及其硅酸盐、以及有机绝缘材料。在一个实施例中，绝缘层32的第一材料可以是硅氧化物。
牺牲材料层42的第二材料是可以对绝缘层32的第一材料有选择性地被移除的牺牲材料。如本文所使用的，如果移除工艺移除第一材料的速率至少两倍于移除第二材料的速率，则第一材料的移除是“对”第二材料“有选择性”的。第一材料的移除的速率对第二材料的移除的速率的比率在本文中称为第一材料的移除工艺关于第二材料的“选择度”。
牺牲材料层42可以包括绝缘材料、半导体材料或者导电材料。牺牲材料层42的第二材料可以随后被用导电电极取代，导电电极可以例如起到垂直NAND器件的控制栅电极的功能。第二材料的非限制性示例包含硅氮化物、非晶半导体材料(诸如非晶硅)和多晶半导体材料(诸如多晶硅)。在一个实施例中，牺牲材料层42可以是包括硅氮化物的或者包含硅和锗中的至少一个的半导体材料的间隔体材料层。
在一个实施例中，绝缘层32可以包含硅氧化物，并且牺牲材料层可以包含硅氮化物牺牲材料层。可以例如通过化学气相沉积(CVD)来沉积绝缘层32的第一材料。例如，如果硅氧化物用于绝缘层32，则原硅酸四乙酯(tetraethyl orthosilicate，TEOS)可以用作CVD工艺的前驱体材料。可以例如通过CVD或者原子层沉积(ALD)来沉积牺牲材料层42的第二材料。
牺牲材料层42可以适当地图案化，使得由牺牲材料层42的取代而随后形成的导电材料部分可以起到导电电极(诸如随后形成的单片三维NAND串存储器器件的控制栅电极)的功能。牺牲材料层42可以包括具有实质上平行于基板的顶表面延伸的条形的部分。
绝缘层32和牺牲材料层42的厚度可以在从20nm到50nm的范围内，虽然也可以对每个绝缘层32和对每个牺牲材料层42采用更小或更大的厚度。绝缘层32和牺牲材料层(例如，控制栅电极或者牺牲材料层)42的对的重复的数目可以在从2到1024的范围内，并且典型地是从8到256，虽然还可以采用更大数目的重复。堆叠体中顶部的和底部的栅电极可以起到选择栅电极的功能。在一个实施例中，交替堆叠体(32，42)中的每个牺牲材料层42可以具有在每个相应的牺牲材料层42内实质上不变的均匀的厚度。
可选地，绝缘帽层70可以形成在交替堆叠体(32，42)之上。绝缘帽层70包含不同于牺牲材料层42的材料的电介质材料。在一个实施例中，绝缘帽层70可以包含可以用于如上所述的绝缘层32的电介质材料。绝缘帽层70可以具有比绝缘层32中的每一个更大的厚度。绝缘帽层70可以例如通过化学气相沉积来沉积。在一个实施例中，绝缘帽层70可以是硅氧化物层。
至少包含光致抗蚀剂层的光刻材料堆叠体(未示出)可以形成在绝缘帽层70和交替堆叠体(32，42)之上，并且可以被光刻地图案化，以在其中形成开口。可以通过采用图案化的光刻材料堆叠体作为蚀刻掩模的至少一个各向异性蚀刻来穿过绝缘帽层70并且穿过交替堆叠体(32，42)的整体来转移光刻材料堆叠体中的图案。刻蚀交替堆叠体(32，42)的在图案化的光刻材料堆叠体中的开口下面的部分，以形成存储器开口49。换言之，图案化的光刻材料堆叠体中的图案的穿过交替堆叠体(32，42)的转移形成了延伸穿过交替堆叠体(32，42)的第一存储器开口。可以将用于蚀刻穿过交替堆叠体(32，42)的材料的各向异性蚀刻工艺的化学过程交替，以优化交替堆叠体(32，42)中的第一和第二材料的蚀刻。各向异性蚀刻可以是例如一系列反应离子蚀刻。可选地，栅极电介质层12可以用作交替堆叠体(32，42)和基板之间的蚀刻停止层。第一存储器开口的侧壁可以是实质上垂直的，或者可以是锥形的。可以例如通过灰化来随后移除图案化的光刻材料堆叠体。
存储器堆叠体结构可以形成在存储器开口中的每一个中。图2A-2H示出了在形成示例性存储器堆叠体结构期间的存储器开口的顺序垂直横截面图。可以在图1中示出的示例性结构中的存储器开口49中的每一个内进行示例性存储器堆叠体结构的形成。
参考图2A，示出了存储器开口49。存储器开口49延伸穿过绝缘帽层70、交替堆叠体(32，42)和栅极电介质层12，并且可选地延伸到半导体基板层10的上部部分中。每个存储器开口49的底表面相对于半导体基板层10的顶表面的凹陷深度可以在从0nm到30nm的范围内，虽然还可以采用更大的凹陷深度。可选地，牺牲材料层42可以部分地横向凹陷，以例如通过各向同性蚀刻来形成横向凹陷(未示出)。
参考图2B，可以由半导体材料的选择性外延来在每个存储器开口49的底部处可选地形成外延沟道部分11。在选择性外延工艺期间，反应气体和蚀刻剂气体可以同时地或者交替地流入工艺室中。示例性结构的半导体表面和电介质表面为半导体材料提供了不同的成核速率。通过将半导体材料的蚀刻速率(由蚀刻剂气体的流量确定)设定为大于电介质表面上的半导体材料的成核速率并且小于半导体表面上的半导体材料的成核速率，半导体材料可以从物理暴露的半导体表面(即，从在每个存储器开口49的底部处的半导体基板层10的物理暴露表面)生长。沉积的半导体材料的每个部分构成外延沟道部分11，其包括与半导体基板层10的单晶半导体材料(例如，单晶硅)外延对准的单晶半导体材料(例如，单晶硅)。每个外延沟道部分11起到垂直场效应晶体管的沟道的部分的功能。外延沟道部分11的顶表面可以在牺牲材料层42的对之间。换言之，每个外延沟道部分11的外围可以与绝缘层32的侧壁物理接触。腔49’存在于每个存储器开口49中的外延沟道部分11之上。
参考图2C，包含至少一个阻挡电介质层(501L，503L)、连续存储器材料层504、隧穿电介质层506L和可选的第一半导体沟道层601L的一系列的层可以随后沉积在存储器开口49中。至少一个阻挡电介质层(501L，503L)可以包含例如第一阻挡电介质层501L和第二阻挡电介质层503L。
在说明性示例中，第一阻挡电介质层501L可以由共形沉积方法来沉积在每个存储器开口49的侧壁上。第一阻挡电介质层501L包含电介质材料，其可以是电介质金属氧化物。如本文所使用的，电介质金属氧化物是指包含至少一种金属元素和至少氧的电介质材料。电介质金属氧化物可以基本由至少一种金属元素和氧组成，或者可以基本由至少一种金属元素、氧和诸如氮的至少一种非金属元素组成。在一个实施例中，第一阻挡电介质层501L可以包含具有大于7.9的介电常数(即具有比硅氮化物的介电常数更大的介电常数)的电介质金属氧化物。
电介质金属氧化物的非限制性示例包含铝氧化物(Al2O3)、铪氧化物(HfO2)、镧氧化物(LaO2)、钇氧化物(Y2O3)、钽氧化物(Ta2O5)、其硅酸盐、其氮掺杂化合物、其合金及其堆叠体。可以通过例如学气相沉积(CVD)、原子层沉积(ALD)、脉冲激光沉积(PLD)、液体源雾化化学沉积或其组合来沉积第一阻挡电介质层501L。第一阻挡电介质层501L的厚度可以在从1nm到20nm的范围内，虽然还可以采用更小和更大的厚度。第一阻挡电介质层501L可以随后起到电介质材料部分的功能，电介质材料部分阻挡所储存的电荷到控制栅电极的泄露。在一个实施例中，第一阻挡电介质层501L包含铝氧化物。
第二阻挡电介质层503L可以形成在第一阻挡电介质层501L上。第二阻挡电介质层503L可以包含与第一阻挡电介质层501L的电介质材料不同的电介质材料。在一个实施例中，第二阻挡电介质层503L可以包含硅氧化物、与第一阻挡电介质层501L具有不同成分的电介质金属氧化物、硅氮氧化物、硅氮化物或其组合。在一个实施例中，第二阻挡电介质层503L可以包含硅氧化物。可以通过共形沉积方法(诸如低压化学气相沉积、原子层沉积或者其组合)形成第二阻挡电介质层503L。第二阻挡电介质层503L的厚度可以在从1nm到20nm的范围内，虽然还可以采用更小和更大的厚度。替代地，第一阻挡电介质层501L和/或第二阻挡电介质层503L可以省略，并且可以在将随后形成的存储器膜的表面上形成背侧凹陷之后形成阻挡电介质层。
连续存储器材料层504、隧穿电介质层506L和可选的第一半导体沟道层601L可以顺序地形成。在一个实施例中，连续存储器材料层504L可以是包含电介质电荷捕获材料的电荷捕获材料，其可以是例如硅氮化物。替代地，连续存储器材料层504可以包含导电材料，诸如例如通过在横向凹陷内被形成到牺牲材料层42中而图案化为多个电隔离部分(例如，浮置栅极)的掺杂多晶硅或者金属材料。在一个实施例中，连续存储器材料层504包含硅氮化物层。
连续存储器材料层504可以形成为均质成分的单个存储器材料层，或者可以包含多个存储器材料层的堆叠体。多个存储器材料层(如果采用)可以包括多个间隔开的浮置栅极材料层，浮置栅极材料层含有导电材料(例如，诸如钨、钼、钽、钛、铂、钌及其合金的金属，或诸如钨硅化物、钼硅化物、钽硅化物、钛硅化物、镍硅化物、钴硅化物的金属硅化物或其组合)和/或半导体材料(例如，包含至少一种单质半导体元素或至少一种化合物半导体材料的多晶或非晶半导体材料)。替代地或附加地，连续存储器材料层504可以包括绝缘电荷捕获材料，诸如一个或多个硅氮化物段。替代地，连续存储器材料层504可以包括导电纳米颗粒，诸如金属纳米颗粒，其可以是例如钌纳米颗粒。可以例如通过化学气相沉积(CVD)、原子层沉积(ALD)、物理气相沉积(PVD)、或用于在其中储存电荷的任意适当沉积技术来沉积连续存储器材料层504。连续存储器材料层504的厚度可以在从2nm到20nm的范围内，虽然还可以采用更小和更大的厚度。
隧穿电介质层506L包含电介质材料，可以在适当的电偏压条件下穿过电介质材料进行电荷隧穿。可以根据要形成的单片三维NAND串存储器器件的操作的模式，通过热载流子注入或者由福勒-诺得海姆(Fowler-Nordheim)隧穿诱导的电荷转移来进行电荷隧穿。隧穿电介质层506L可以包含硅氧化物、硅氮化物、硅氮氧化物、电介质金属氧化物(如铝氧化物和铪氧化物)、电介质金属氧氮化物、电介质金属硅酸盐、其合金、和/或其组合。在一个实施例中，隧穿电介质层506L可以包含第一硅氧化物层、硅氮氧化物层和第二硅氧化物层的堆叠体，其通常已知为ONO堆叠体。在一个实施例中，隧穿电介质层506L可以包含实质上不含碳的硅氧化物层或者实质上不含碳的硅氮氧化物层。隧穿电介质层506L的厚度可以在从2nm到20nm的范围内，虽然还可以采用更小和更大的厚度。
可选的第一半导体沟道层601L包含半导体材料，诸如至少一种单质半导体材料、至少一种III-V族化合物半导体材料、至少一种II-VI族化合物半导体材料、至少一种有机半导体材料或者在本领域已知的其他半导体材料。在一个实施例中，第一半导体沟道层601L包含非晶硅或者多晶硅。可以通过共形沉积方法(诸如低压化学气相沉积(LPCVD))来形成第一半导体沟道层601L。第一半导体沟道层601L的厚度可以在从2nm到10nm的范围内，虽然还可以采用更小和更大的厚度。腔49’形成在每个存储器开口49的未填充沉积的材料层(501L、503L、504L、506L、601L)的体积中。
参考图2D，采用至少一种各向异性蚀刻工艺，顺序地各向异性地蚀刻可选的第一半导体沟道层601L、隧穿电介质层506L、连续存储器材料层504、至少一个阻挡电介质层(501L，503L)。可以通过至少一个各向异性蚀刻工艺来移除第一半导体沟道层601L、隧穿电介质层506L、连续存储器材料层504以及至少一个阻挡电介质层(501L，503L)的位于绝缘帽层70的顶表面的上方的部分。另外，可以移除第一半导体沟道层601L、隧穿电介质层506L、连续存储器材料层504以及至少一个阻挡电介质层(501L，503L)的在每个腔49’的底部处的水平部分，以在其剩余部分中形成开口。可以通过各向异性蚀刻工艺来蚀刻第一半导体沟道层601L、隧穿电介质层506L、连续存储器材料层504以及至少一个阻挡电介质层(501L，503L)中的每一个。
第一半导体沟道层601L的每个剩余部分构成第一半导体沟道部分601。隧穿电介质层506L的每个剩余部分构成隧穿电介质506。连续存储器材料层504的每个剩余部分在本文中称为存储器材料层504。存储器材料层504可以包括电荷捕获材料或者浮置栅极材料。在一个实施例中，每个存储器材料层504可以包含一经编程而储存电荷的电荷储存区域的垂直堆叠体。在一个实施例中，存储器材料层504可以是电荷储存层，电荷储存层中相邻于牺牲材料层42的每个部分构成电荷储存区域。第二阻挡电介质层503L的每个剩余部分在本文中称为第二阻挡电介质503。第一阻挡电介质层501L的每个剩余部分在本文中称为第一阻挡电介质501。
可以在穿过第一半导体沟道部分601、隧穿电介质层506、存储器材料层504和至少一个阻挡电介质(501，503)的开口的下面物理暴露外延沟道部分11的表面(或者在不采用外延沟道部分11的情况下的半导体基板层10的表面)。可选地，每个腔49’的底部处物理暴露的半导体表面可以垂直地凹陷，使得在腔49’的下面凹陷的半导体表面从外延沟道部分11(或者在不采用外延沟道部分11的情况下的半导体基板层10)的最顶部表面垂直地偏移凹陷距离。隧穿电介质506位于存储器材料层504之上。存储器开口49中的至少一个阻挡电介质(501，503)、存储器材料层504和隧穿电介质506的集合构成存储器膜50，其包含多个电荷储存区域(如被实现为存储器材料层504)，多个电荷储存区域通过至少一个阻挡电介质(501，503)和隧穿电介质506而与围绕的材料相绝缘。
在一个实施例中，第一半导体沟道部分601、隧穿电介质506、存储器材料层504、第二阻挡电介质503和第一阻挡电介质501可以具有垂直重合的侧壁。如本文所使用的，如果存在包含第一表面和第二表面两者的垂直平面，则第一表面是与第二表面“垂直重合的”。这样的垂直平面可能或可能不具有水平的曲率，但是沿着垂直方向不包含任何曲率，即直上直下地延伸。
参考图2E，可以直接在外延沟道部分11的半导体表面上(或者如果省略部分11则直接在半导体基板层10的半导体表面上)并且直接在第一半导体沟道部分601上沉积第二半导体沟道层602L。第二半导体沟道层602L包含半导体材料，诸如至少一种单质半导体材料、至少一种III-V族化合物半导体材料、至少一种II-VI族化合物半导体材料、至少一种有机半导体材料或者在本领域已知的其他半导体材料。在一个实施例中，第二半导体沟道层602L包含非晶硅或者多晶硅。可以通过共形沉积方法(诸如低压化学气相沉积(LPCVD))形成第二半导体沟道层602L。第二半导体沟道层602L的厚度可以在从2nm到10nm的范围内，虽然还可以采用更小和更大的厚度。第二半导体沟道层602L可以部分填充每个存储器开口中的腔49’，或者可以完全填充每个存储器开口中的腔。
第一半导体沟道部分601和第二半导体沟道部分602L的材料集体地被称为半导体沟道材料。换言之，半导体沟道材料是第一半导体沟道部分601和第二半导体沟道层602L中的全部半导体材料的集合。
参考图2F，在每个存储器开口中的腔49’未被第二半导体沟道层602L完全填充的情况下，可以在腔49’中沉积电介质芯层62L，以填充每个存储器开口内的腔49’的剩余部分。电介质芯层62L包含诸如硅氧化物或者有机硅酸盐玻璃的电介质材料。可以通过共形沉积方法(诸如低压化学气相沉积(LPCVD))或者通过自平坦化沉积工艺(诸如旋涂)来沉积电介质芯层62L。
参考图2G，可以例如通过凹陷蚀刻来从绝缘帽层70的顶表面上方移除电介质芯层62L的水平部分。电介质芯层62L的每个剩余部分构成电介质芯62。另外，第二半导体沟道层602L的位于绝缘帽层70的顶表面的上方的水平部分可以通过平坦化工艺移除，平坦化工艺可以采用凹陷蚀刻或者化学机械平坦化(CMP)。第二半导体沟道层602L的在存储器开口内的每个剩余部分构成第二半导体沟道部分602。
第一半导体沟道部分601和第二半导体沟道部分602的每个相邻对可以集体地形成半导体沟道60，当包含半导体沟道60的垂直NAND器件导通时，电流可以流过半导体沟道60。隧穿电介质506嵌入在存储器材料层504内，并且横向地围绕半导体沟道60的部分。第一阻挡电介质501、第二阻挡电介质503、存储器材料层504和隧穿电介质506的每个相邻集合集体地构成存储器膜50，其能够以宏观保留时间储存电荷。在一些实施例中，第一阻挡电介质501和/或第二阻挡电介质503在该步骤处可以不存在于存储器膜50中，并且可以在形成背侧凹陷之后后续形成阻挡电介质。如本文所使用的，宏观保留时间是指适合于永久性存储器器件的存储器器件的操作的保持时间，诸如超过24小时的保持时间。
参考图2H，例如通过凹陷蚀刻到位于绝缘帽层70的顶表面和绝缘帽层70的底表面之间的深度，来使每个电介质芯62的顶表面在每个存储器开口内进一步凹陷。可以通过在电介质芯62的上方在每个凹陷区域内沉积掺杂半导体材料来形成漏极区域63。掺杂半导体材料可以是例如掺杂多晶硅。可以例如通过化学机械平坦化(CMP)或者凹陷蚀刻来从绝缘帽层70的顶表面的上方移除沉积的半导体材料的超出部分，以形成漏极区域63。
示例性存储器堆叠体结构55可以嵌入到图1中所示的示例性结构中。图3示出了整合图2H的示例性存储器堆叠体结构的多个实例的示例性结构。每个示例性存储器堆叠体结构55包含半导体沟道(601，602)；横向围绕半导体沟道(601，602)的隧穿电介质层506；以及横向围绕隧穿电介质层506的电荷储存区域的垂直堆叠体(如实现为存储器材料层504)。示例性结构包含半导体器件，其包括包含位于半导体基板之上(例如，在半导体基板层10之上)的交替的多个材料层(例如，牺牲材料层42)和绝缘层32的堆叠体，以及延伸穿过堆叠体(32，42)的存储器开口。半导体器件还包括第一阻挡电介质501，第一阻挡电介质501从堆叠体的最底层(例如，最底部牺牲材料层42)垂直地延伸到堆叠体的最顶层(例如，最顶部牺牲材料层42)，并且接触存储器开口的侧壁和半导体基板的水平表面。尽管采用存储器堆叠体结构的示出的配置描述本公开，但是本公开的方法可以应用于包含多晶的半导体沟道的替代的存储器堆叠体结构。
参考图4，可选的第一接触级电介质层71可以形成在半导体基板层10之上。作为可选的结构，可以或者可以不形成第一接触级电介质层71。在形成第一接触级电介质层的情况下，第一接触级电介质层71包含电介质材料，诸如硅氧化物、硅氮化物、硅氮氧化物、多孔或无孔的有机硅酸盐玻璃(OSG)、或其组合。如果使用有机硅酸盐玻璃，则有机硅酸盐玻璃可以或可以不掺杂氮。第一接触级电介质层71可以形成在包含绝缘帽层70的顶表面和漏极区域63的顶表面的水平平面之上。可以通过化学气相沉积、原子层沉积(ALD)、旋涂、或其组合来沉积第一接触级电介质层71。第一接触级电介质层71的厚度可以在从10nm到300nm的范围内，虽然还可以采用更小和更大的厚度。
在一个实施例中，第一接触级电介质层71可以形成为通体具有均匀厚度的电介质材料层。第一接触级电介质层71可以形成为单个电介质材料层，或者可以形成为多个电介质材料层的堆叠体。替代地，第一接触级电介质层71的形成可以与至少一个线级的电介质层(未示出)的形成合并。尽管采用其中第一接触级电介质层71是与随后沉积的可选的第二接触级电介质层或者至少一个线级的电介质层分开的结构的实施例来描述本公开，本文中明确地预期了其中将第一接触级电介质层71和至少一个线级的电介质层在相同的工艺步骤形成和/或形成为相同的材料层的实施例。
在一个实施例中，第一接触级电介质层71、绝缘帽层70、以及交替堆叠体(32，42)可以例如通过掩模蚀刻工艺从外围器件区域200移除。此外，可以通过图案化交替堆叠体(32，42)的部分而在接触区域300内形成阶梯式腔。如本文所使用的，“阶梯式腔”是指具有阶梯式表面的腔。如本文所使用的，“阶梯式表面”是指包含至少两个水平表面和至少两个垂直表面的表面的集合，其使得每个水平表面邻接于从水平表面的第一边缘向上延伸的第一垂直表面，并且邻接于从水平表面的第二边缘向下延伸的第二垂直表面。“阶梯”是指在邻接表面的集合的高度上的垂直改变。
阶梯式腔可以具有各种阶梯式表面，使得阶梯式腔的水平截面形状作为距半导体基板层10的顶表面的垂直距离的函数逐步改变。在一个实施例中，可以通过重复进行工艺步骤的集合来形成阶梯式腔。工艺步骤的集合可以包含，例如第一类型的蚀刻工艺和第二类型的蚀刻工艺，第一类型的蚀刻工艺将腔的深度垂直地增加一个或多个级，第二类型的蚀刻工艺横向地扩大在随后的第一类型的蚀刻工艺中将被垂直地蚀刻的面积。如本文所使用的，包含交替堆叠体的结构的“级”定义为结构内的第一材料层和第二材料层的对的相对位置。在形成所有阶梯式表面之后，可以例如通过灰化来移除用于形成阶梯式表面的掩模材料层。多个光致抗蚀剂层和/或多个蚀刻工艺可以用于形成阶梯式表面。
在阶梯式腔中并且在外围器件区域200中的外围器件210之上沉积诸如硅氧化物的电介质材料。可以通过化学机械平坦化(CMP)来从第一接触级电介质层71的顶表面的上方移除所沉积的电介质材料的超出部分。沉积的电介质材料的在接触区域300中填充阶梯式腔并且在外围器件区域200中在半导体基板层10上面的剩余部分构成倒退阶梯式电介质材料部分65。如本文所使用的，“倒退阶梯式”元件是指具有阶梯式表面和作为距其上存在元件的基板的顶表面的垂直距离的函数而单调地增加的水平截面积的元件。如果硅氧化物用作电介质材料，则倒退阶梯式电介质材料部分65的硅氧化物可以或者可以不掺杂有诸如B、P和/或F的掺杂剂。倒退阶梯式电介质材料部分65的顶表面可以与第一接触级电介质层71的顶表面共面。
外围器件210之上的区域和阶梯式腔之上的区域可以被用相同的电介质材料同时地填充，或者可以在不同的工艺步骤中被用相同的电介质材料或者不同的电介质材料填充。可以在用电介质材料填充接触区域300的阶梯式表面之上的腔之前、同时或者之后，用电介质材料填充外围器件210之上的腔。尽管采用其中外围器件区域200中的腔和接触区域300中的阶梯式腔被同时填充的实施例来描述本公开，本文中明确预期了其中在不同工艺步骤中填充外围器件区域200中的腔和接触区域300中的阶梯式腔的实施例。
参考图5，可以可选地穿过倒退阶梯式电介质材料部分65和/或穿过第一接触级电介质层71和/或穿过交替堆叠体(32，42)来形成电介质支撑柱7P。在一个实施例中，电介质支撑柱7P可以形成在接触区域300中，其位于器件区域100附近。可以例如通过形成延伸穿过倒退阶梯式电介质材料部分65和/或穿过交替堆叠体(32，42)并且至少延伸到半导体基板层10的顶表面的开口，并且通过用对要用于移除牺牲材料层42的蚀刻化学过程有抵抗力的电介质材料填充开口，来形成电介质支撑柱7P。
在一个实施例中，电介质支撑柱7P可以包含硅氧化物和/或诸如铝氧化物的电介质金属氧化物。在一个实施例中，电介质材料的与电介质支撑柱7P的沉积同时地沉积在第一接触级电介质层71之上的部分可以作为第二接触级电介质层73存在于第一接触级电介质层71之上。电介质支撑柱7P和第二接触级电介质层73中的每一个是可选的结构。就此而言，第二接触级电介质层73可以或可以不存在于绝缘帽层70和倒退阶梯式电介质材料部分65之上。第一接触级电介质层71和第二接触级电介质层73在本文中集体地称为至少一个接触级电介质层(71，73)。在一个实施例中，至少一个接触级电介质层(71，73)可以包含第一和第二接触级电介质层两者(71，73)，并且可选地包含可以随后形成的任何附加的通孔级电介质层。在另一个实施例中，至少一个接触级电介质层(71，73)可以仅包含第一接触级电介质层71或第二接触级电介质层73，并且可选地包含可以随后形成的任何附加的通孔级电介质层。替代地，可以省略第一和第二接触级电介质层(71，73)的形成，并且可以随后(即在形成第一源极接触通孔结构之后)形成至少一个通孔级电介质层。
第二接触级电介质层73和电介质支撑柱7P可以形成为整体构造的单个连续结构，即在其间没有任何材料界面。在另一个实施例中，可以例如通过化学机械平坦化或凹陷蚀刻来移除电介质材料的与电介质支撑柱7P的沉积同时地沉积在第一接触级电介质层71之上的部分。在这种情况下，第二接触级电介质层73不存在，并且可以物理暴露第一接触级电介质层71的顶表面。
参考图6A和图6B，光致抗蚀剂层(未示出)可以施加在至少一个接触级电介质层(71，73)之上，并且可以被光刻地图案化，以在存储器区块之间的区域内形成开口。在一个实施例中，存储器区块可以沿着第一水平方向hd1(例如，位线方向)相互横向地间隔，并且光致抗蚀剂层中的每个开口沿着第一水平方向hd1的尺寸可以小于存储器堆叠体结构55的相邻的群集(cluster)(即，集合)之间的沿着第二水平方向hd2(例如，字线方向)的间隔。另外，光致抗蚀剂层中的每个开口的沿第二水平方向hd2(其平行于存储器堆叠体结构55的每个群集的长度方向)的尺寸可以大于存储器堆叠体结构55的每个群集沿第一水平方向的范围。
可以通过穿过至少一个接触级电介质层(71，73)、倒退阶梯式电介质材料部分65以及交替堆叠体(32，42)而转移光致抗蚀剂层中的开口的图案，来将背侧沟槽79形成在存储器堆叠体结构55的群集的每个相邻对之间。可以在每个背侧沟槽79的底部处物理暴露半导体基板层10的顶表面。在一个实施例中，每个背侧沟槽79可以沿着第二水平方向hd2延伸，使得存储器堆叠体结构55的群集沿着第一水平方向hd1横向地间隔。存储器堆叠体结构55的每个群集连同交替堆叠体(32，42)的围绕群集的部分构成存储器区块。每个存储器区块由背侧沟槽79相互横向地间隔。
在一个实施例中，在形成背侧沟槽79之后，可以通过注入第二导电型(其与第一导电型相反)的掺杂剂，来在半导体基板层10的在背侧沟槽79下面的部分中或者上形成源极区域61。例如，如果第一导电型是p型，则第二导电型是n型，反之亦然。
参考图7，可以例如采用蚀刻工艺将相对于绝缘层32的第一材料选择性地蚀刻牺牲材料层42的第二材料的蚀刻剂引入到背侧沟槽79中。背侧凹陷43形成在从之移除了牺牲材料层42的体积中。牺牲材料层42的第二材料的移除可以相对绝缘层32的第一材料、电介质支撑柱7P的材料、倒退阶梯式电介质材料部分65的材料、半导体基板层10的半导体材料和第一存储器膜50的最外层的材料是有选择性的。在一个实施例中，牺牲材料层42可以包含硅硅化物，并且绝缘层32、电介质支撑柱7P、倒退阶梯式电介质材料部分65的材料可以选自硅氧化物和电介质金属氧化物。在另一个实施例中，牺牲材料层42可以包含诸如多晶硅的半导体材料，并且绝缘层32、电介质支撑柱7P、倒退阶梯式电介质材料部分65的材料可以选自硅氧化物、硅氮化物和电介质金属氧化物。在这种情况下，可以修饰背侧沟槽79的深度，使得背侧沟槽79的最底部表面位于栅极电介质层12内，即，以避免半导体基板层10的顶表面的物理暴露。
相对第一材料和第一存储器膜50的最外层有选择性地移除第二材料的蚀刻工艺可以是采用湿法蚀刻溶液的湿法蚀刻工艺，或者可以是气相(干法)蚀刻工艺，气相蚀刻工艺中蚀刻剂以气相引入到背侧沟槽79中。例如，如果牺牲材料层42包含硅氮化物，则蚀刻工艺可以是湿法蚀刻工艺，其中示例性结构浸入到包含磷酸的湿法蚀刻槽内，磷酸相对于硅氧化物、硅和本领域中采用的各种其他材料有选择性地蚀刻硅氮化物。电介质支撑柱7P、倒退阶梯式电介质材料部分65和存储器堆叠体结构55提供了结构的支撑，而背侧凹陷43存在于先前被牺牲材料层42所占据的体积内。
每个背侧凹陷43可以是横向延伸的腔，其具有大于腔的垂直范围的横向尺寸。换言之，每个背侧凹陷43的横向尺寸可以大于背侧凹陷43的高度。多个背侧凹陷43可以形成在从之移除了牺牲材料层42的第二材料的体积中。与背侧凹陷43相比，其中形成存储器堆叠体结构55的第一存储器开口在本文中称为前侧凹陷或前侧腔。在一个实施例中，器件区域100包括其具有基板上方(例如，在半导体基板层10的上方)设置的多个器件级的单片三维NAND串的阵列。在这种情况下，每个背侧凹陷43可以限定用于接收单片三维NAND串的阵列的相应的字线的空间。
多个背侧凹陷43中的每一个可以实质上平行于半导体基板层10的顶表面延伸。可以由下面的绝缘层32的顶表面和上面的绝缘层32的底表面垂直地界定背侧凹陷43。在一个实施例中，每个背侧凹陷43可以具有通体均匀的高度。可选地，背侧阻挡电介质层可以形成在背侧凹陷中。
随后，可以通过半导体材料到电介质材料的热转化和/或等离子体转化而将外延沟道部分11和源极区域61的物理暴露的表面部分转化为电介质材料部分。例如，热转化和/或等离子体转化可以用于将每个外延沟道部分11的表面部分转化为电介质间隔体116，并且将每个源极区域61的表面部分转化为牺牲电介质部分616。在一个实施例中，每个电介质间隔体116可以与环面(torus)拓扑同胚，即大致环形。如本文所使用的，如果元件的形状可以在不破坏孔或者形成新孔的情况下连续拉伸为环面形状，则元件与环面拓扑同胚。电介质间隔体116包含含有与外延沟道部分11相同的半导体元素并且附加地包含诸如氧和/或氮的至少一种非金属元素的电介质材料，使得电介质间隔体116的材料是电介质材料。在一个实施例中，电介质间隔体116可以包含外延沟道部分11的半导体材料的电介质氧化物、电介质氮化物或电介质氮氧化物。同样地，每个牺牲电介质部分616包含含有与源极区域61相同的半导体元素并且附加地包含诸如氧和/或氮的至少一种非金属元素的电介质材料，使得牺牲电介质部分616的材料是电介质材料。在一个实施例中，牺牲电介质部分616可以包含源极区域61的半导体材料的电介质氧化物、电介质氮化物或电介质氮氧化物。
可以可选地形成背侧阻挡电介质层(未示出)。背侧阻挡电介质层(如果存在)包括电介质材料，电介质材料起到要随后在背侧凹陷43中形成的控制栅极的控制栅极电介质的功能。在每个存储器堆叠体结构55内存在至少一个阻挡电介质的情况下，背侧阻挡电介质层是可选的。在每个存储器堆叠体结构55中不存在阻挡电介质的情况下，背侧阻挡电介质层是存在的。
参考图8A，示出了图6A的放大区域M的镜像图像的垂直截面图，其是在牺牲材料层42的移除之前。
参考图8B，可以通过图7的选择性蚀刻工艺来移除牺牲材料层42，以形成背侧凹陷43。
参考图8C，背侧阻挡电介质层52可以可选地沉积在绝缘层32的物理暴露的表面上。背侧阻挡电介质层52可以包含电介质金属氧化物材料，其可以是高k电介质材料。在一个实施例中，背侧阻挡电介质层52可以包含铝氧化物。可以通过诸如原子层沉积(ALD)的共形沉积工艺来沉积背侧阻挡电介质层52。背侧阻挡电介质层52的厚度可以在从1nm到6nm的范围内，虽然还可以采用更小和更大的厚度。
可以随后在背侧凹陷43中并且在背侧沟槽79的侧壁之上沉积导电金属化合物层462。在一个实施例中，导电金属化合物层462可以是包含诸如TiN、TaN或者WN的导电金属氮化物的导电金属氮化物层，或者可以是包含诸如TiC、TaC或者WC的导电金属碳化物的导电金属碳化物层。导电金属化合物层462可以包含起到屏障材料层的功能的金属材料(即起到杂质原子或气体的扩散屏障的功能的材料层)和/或粘合促进剂(adhesion promoter)层(即促进后续层与背侧阻挡电介质层52或者与绝缘层32(在不采用背侧阻挡电介质层52的情况下)的粘合的材料层)。可以通过共形沉积工艺(诸如化学气相沉积(CVD)或原子层沉积)来沉积导电金属化合物层462。导电金属化合物层462的厚度可以在从1nm到6nm的范围内，虽然还可以采用更小和更大的厚度。背侧腔43’(即，未填充体积)存在于每个背侧凹陷43内。
参考图8D，金属层464可以可选地形成在导电金属化合物层462的表面上。金属层464包含导电金属，其可以是单质金属(诸如W、Ru、Ti或者Ta)或者至少两种单质金属的合金。金属层464优选地包含除了钴之外的金属。在一个实施例中，金属层464可以是钨层。可以通过共形沉积工艺(诸如化学气相沉积(CVD)或原子层沉积)来形成金属层464。金属层464的厚度可以在从1nm到20nm的范围内，虽然还可以采用更小和更大的厚度。背侧腔43’可以存在于背侧沟槽43的每个体积内。
参考图8E，可以从背侧沟槽79的侧壁并从背侧凹陷43的接近于背侧沟槽79的区域各向异性地蚀刻金属层464的部分。可以选择各向异性蚀刻工艺的持续时间和各向异性，使得金属层464的部分保留在接近于存储器膜50的端部处的每个背侧凹陷43中。金属层464的每个剩余部分构成金属部分46W，其优选地包含除了钴之外的至少一种单质金属。在一个实施例中，金属部分46W可以基本由至少一种单质金属组成。在一个实施例中，金属部分46W可以基本由诸如W、Ru、Ti或者Ta的单一单质金属组成。
在每个背侧凹陷43内并直接在导电金属化合物层462上形成金属部分46W。
随后地或者同时地，蚀刻导电金属化合物层462，以将其从背侧沟槽79移除而在背侧凹陷43中保留。在一个实施例中，可以在形成金属部分46W之后，采用与蚀刻金属层462的各向异性蚀刻工艺不同的各向异性蚀刻工艺，来进行导电金属化合物层462的各向异性蚀刻。在这种情况下，蚀刻导电金属化合物层462的各向异性蚀刻工艺可以对金属部分46W的材料是有选择性的。在另一个实施例中，可以在形成金属部分46W的同时，通过采用同时蚀刻金属层464和金属化合物层462的材料的蚀刻化学过程，来进行导电金属化合物层462的各向异性蚀刻。
在一个实施例中，蚀刻金属层464的材料的各向异性蚀刻工艺可以对背侧阻挡电介质层52的电介质材料是有选择性的。在一个实施例中，导电金属化合物层462的剩余部分的水平表面可以在背侧凹陷43中物理暴露。导电金属化合物层462的每个剩余部分在本文中称为导电金属化合物衬垫504。在一个实施例中，每个导电金属化合物衬垫46B的最外部的部分可以从背侧沟槽79中的背侧阻挡电介质层52的侧壁横向地凹陷，或者在不采用背侧阻挡电介质层52的情况下从背侧沟槽79中的绝缘层32的侧壁横向地凹陷。每个导电金属化合物衬垫46B可以比在相同凹陷43中的金属部分46W在背侧凹陷43中朝向背侧沟槽79延伸得更远，使得导电金属化合物衬垫46B暴露在背侧凹陷43中。
参考图8F，在背侧凹陷43和背侧沟槽79中沉积导电材料，导电材料可以在随后的退火期间被分开为分开的部分并且具有与衬垫48B和金属部分46W的成分不同的成分。优选地，导电材料是含钴材料。替代地，可以使用其他导电材料，其他导电材料展示比与下面的材料的粘合(adhesion)更强的内聚力(cohesion)(例如，以便使导电材料在退火期间移动/迁移和重结晶)，并且在其熔点温度的约三分之一处开始移动/迁移。
具体而言，在背侧腔43’中并在背侧沟槽79的侧壁之上沉积含钴材料。在一个实施例中，含钴材料可以直接沉积在导电金属化合物衬垫46B的水平表面上，其是导电金属化合物层462和金属部分46W的剩余部分。沉积的含钴材料形成含钴材料层466。优选地，层466是连续的或者部分连续的材料层。换言之，层466可以对背侧沟槽79的整个高度是连续的(即，没有中断)。替代地，层466在背侧沟槽79中可以是部分连续的，使得即使层466的在沟槽79中的垂直部分含有一个或多个中断(即，不连续)，层466在沟槽79中的部分还是连接层466的位于凹陷43中的一些(例如，两个或更多个)部分。换言之，沉积的含钴材料层466的在沟槽79中的垂直延伸部分可以连续邻接于位于背侧凹陷43的每个垂直相邻对内的两个或更多个含钴材料层466部分。层466可以具有任意适当的厚度。在一个实施例中，层466具有小于100nm的厚度，诸如10到50nm，包含30到40nm。
在一个实施例中，含钴材料可以具有其中至少20at％(并且优选地超过50at％，诸如75-100at％，诸如80-99at％)的原子是钴原子的成分。含钴材料可以是单质钴(即，基本由钴原子构成的材料(例如，100at％Co))或者含钴金属合金，钴金属合金中钴的原子浓度是至少20at％(并且优选地超过50at％)。可以通过采用含钴材料前驱体气体的化学气相沉积(CVD)工艺或者原子层沉积(ALD)工艺来沉积含钴材料。在一个实施例中，含钴的前驱体气体可以无氟，即不含有氟。钴的化学气相沉积或者原子层沉积采用钴前驱体，钴前驱体可以容易地气化，以在表面上留下高纯度的钴而不引起表面损伤。在一个实施例中，具有相对较高的蒸气压和良好热稳定性的有机金属化合物可以用作钴前驱体气体，以在不需要氢的情况下沉积钴。在非限制性示例中，双(环戊二烯基)钴、双(乙基环戊二烯基)钴、双(乙基环戊二烯基)钴或双(五甲基环戊二烯基)钴可以用作CVD或ALD工艺中的钴前驱体气体。替代地，不同的前驱体气体(诸如Co2(CO)8)也可以用于钴沉积。
含钴材料可以通过CVD工艺或ALD工艺来共形地沉积。沉积的含钴材料的垂直延伸部分覆盖背侧沟槽79的侧壁的主要百分比(即，超过50％的百分比)，并且可以覆盖背侧沟槽79的侧壁的整体。特别地，沉积的含钴材料的垂直延伸部分可以覆盖背侧沟槽79的侧壁的在背侧凹陷43的每个垂直相邻对之间的部分。随着沉积，沉积的含钴材料的垂直延伸部分可以连续邻接于位于背侧凹陷43的每个垂直相邻对内的含钴材料部分。在一个实施例中，沉积的含钴材料可以是非晶的或者微晶的。沉积的含钴材料的晶粒大小可以受背侧凹陷43中的背侧腔43’的尺寸限制。在一个实施例中，如所沉积的沉积的含钴材料可以具有比背侧凹陷43的平均高度更小的平均晶粒大小。
参考图8G，在升高的温度下将示例性结构(其具有与沉积的含钴材料层466的垂直表面物理接触的垂直电介质表面(诸如背侧阻挡电介质层52或者绝缘层32的侧壁))退火，以诱导沉积的含钴材料的晶粒大小的生长。在一个实施例中，可以在从450摄氏度到800摄氏度的温度范围内进行退火。在一个实施例中，可以选择退火的温度，以使退火的含钴材料的晶粒大小最大化，并且将连续的层466分开为位于凹陷43中的离散区域。在一个实施例中，退火的温度可以在从475摄氏度到700摄氏度的范围内，和/或可以在从500摄氏度到600摄氏度的范围内，和/或可以在从500摄氏度到550摄氏度的范围内，虽然还可以采用更低以及更高的温度。退火可以进行至少3分钟，诸如5到60分钟，例如5到10分钟。还可以使用其他持续时间。
在升高的温度下进行退火，其被认为使得含钴材料层466的垂直延伸部分迁移到背侧凹陷中，从而形成被限制在背侧凹陷内的垂直分开的含钴材料部分。因此，退火使得背侧凹陷43中的含钴材料部分在退火期间或者在退火之后变得相互物理分离，以形成垂直分开的控制栅极(例如，字线)。未被含钴材料覆盖的表面在退火期间变得在背侧沟槽中物理暴露。在不希望受到特定理论的限制的情况下，本发明人认为退火使得背侧凹陷43中的含钴材料部分由于以下原因中的一个或多个而变得相互物理分离。
在一个非限制性的理论中，导电金属化合物衬垫46B和金属部分46W被认为是提供了比背侧阻挡电介质层52(其可以是电介质金属氧化物层，例如铝氧化物层)或绝缘层32(其可以是硅氧化物层)的电介质材料更大的对含钴材料层466的粘合力。据认为，由于高接触角(其使得铝氧化物行为像疏水表面)，钴不能很好地润湿铝氧化物。由于钴和导电材料(诸如钛氮化物和/或钨)之间比钴和铝氧化物之间的更高的粘合力，以及由于相邻的钴原子之间的强内聚力(cohesive force)，钴材料被认为在退火期间被向内拉入到背侧凹陷43中以聚集成岛。从层32和/或52的暴露在背侧沟槽79中的尖锐角部移除层466的部分。因此，据认为，钴(或者具有相似的迁移和粘合性质的另一种适当的导电材料)将被从具有不良润湿的铝氧化物52被拉向具有更好润湿的表面(诸如，钛氮化物、钨或者另一适当的表面)。
在如图8F所示的一个实施例中，以相对低的共形度沉积层466，并且可以完全填充背侧凹陷43中的腔43’。在该实施例中，根据一个非限制性理论，由于沉积的材料的群集或者晶粒之间的纳米尺度间隔(腔)，如所沉积的含钴材料层466可以具有比块体钴更小的密度。退火可以重结晶钴材料，并且减少位于凹陷43中的含钴材料的晶粒之间的空白空间的总体积。退火因此可以诱导背侧凹陷中的含钴材料的密度的增加以及含钴材料的表观体积的缩小。在退火工艺期间含钴材料的体积收缩(其导致致密化)结合含钴材料对金属材料比对电介质材料更强的粘合力，可以使得含钴材料从背侧沟槽79的侧壁移开(例如，从背侧阻挡电介质层52的侧壁移开)到背侧凹陷43中，以增加先前填充的凹陷43中的钴材料的密度。
在图10D和图11D中示出并且在以下描述的另一个实施例中，层466沉积为薄共形层，其不完全填充背侧腔43’。这允许层466的垂直部分迁移到背侧凹陷43中的腔43’中并且填充背侧凹陷43中的腔43’。应该注意到，层466还可以沉积为图8A-8G和9A-9D中示出的第一和第二实施例中的薄共形层。可选地，绝缘层32(即，向背侧沟槽79突出绝缘鳍)的曲率增加，以形成背向存储器堆叠体结构(即，面向沟槽79)的凸面侧壁或者表面，以促进在退火期间钴的毛细作用，以利用表面张力。在绝缘层32鳍的凸面部分处增加表面张力，这被认为更容易地在凹陷43内侧拉动钴材料。在退火期间，钴重结晶。然而，据认为，由于钴和钛氮化物之间的强粘合力以及由于薄共形层466的低厚度，钴被向内拉到凹陷43，并且在凹陷中团聚以形成分开的控制栅极/字线。
虽然层466优选地是含钴层，但在实施例中，层466可以包括展示了如上所述的性质的另一种材料或者金属合金。通过退火来分开控制栅极/字线消除了为控制栅极分开和隔离所需的蚀刻步骤。
可以通过在升高的温度下进行的退火工艺，使含钴材料的垂直延伸部分迁移到背侧凹陷43中。含钴材料的形成在背侧凹陷43内的每个连续部分在本文中称为含钴材料部分46C。含钴材料部分46C的对(其位于背侧凹陷43的垂直相邻对中并且在退火之前通过含钴材料的垂直延伸部分而相互物理邻接)在退火期间变得相互物理分离。未被含钴材料覆盖的表面在退火期间变得在背侧沟槽79中物理暴露。未被含钴材料覆盖的表面可以是例如背侧阻挡电介质层52的侧壁表面，其可以是铝氧化物的表面。在一个实施例中，含钴材料不润湿电介质表面，诸如背侧阻挡电介质层52的表面。在这种情况下，含钴材料可以被从背侧阻挡电介质层52的表面拉开，以形成面向背侧沟槽79的凸面表面。在一个实施例中，位于背侧凹陷43内的含钴材料部分46C可以在退火期间形成凸面侧壁表面。每个第一示例性导电线46可以包含导电金属化合物衬垫46B、可选的金属部分46W和含钴材料部分46C。部分46C的每个凸面侧壁可以以锐角邻接相应的上面的水平表面和相应的下面的水平表面(其可以是导电金属化合物衬垫46B的表面或者背侧阻挡电介质层52的表面)。
图9A-9D示出了用于形成第二示例性导电层的工艺步骤，该第二示例性导电层是第一示例性导电层的替代结构，其中省略金属部分46W。参考图9A，可以通过在背侧凹陷43中和在背侧沟槽79的外围部分中沉积牺牲材料层47L，来由图8C的结构形成第二示例性导电层。牺牲材料层47L包括能够对导电金属化合物层有选择性地被移除的材料。例如，牺牲材料层47L可以包含半导体材料(诸如多晶硅)或者电介质材料(诸如硅氧化物、硅氮化物或者有机硅酸盐玻璃)。牺牲材料层47L可以填充背侧凹陷内的背侧腔43’。牺牲材料层47L不完全填充背侧沟槽79。
参考图9B，通过蚀刻来部分地蚀刻牺牲材料层47L，蚀刻可以是各向同性蚀刻或者各向异性蚀刻。蚀刻工艺通过横向凹陷牺牲材料层47L，并且留下牺牲材料层47L在每个背侧凹陷43内的部分，来部分地移除牺牲材料层47L。
在一个实施例中，可以选择蚀刻的持续时间，使得背侧阻挡电介质层52的侧壁物理暴露在绝缘层32的每个级处，并且牺牲材料层47L的剩余部分的侧壁从包含背侧阻挡电介质层52的侧壁的垂直平面横向地凹陷不多于背侧凹陷43的平均高度。在一个实施例中，牺牲材料层47L的剩余部分的侧壁和包含背侧阻挡电介质层52的外侧壁的垂直平面之间的横向凹陷距离可以在从1nm到60nm的范围内，虽然还可以采用更小或更大的横向凹陷距离。
蚀刻导电金属化合物层462，而牺牲材料层47L的部分在背侧凹陷43中保留。可以采用各向同性蚀刻工艺或者各向异性蚀刻工艺，并且导电金属化合物层462的物理暴露的部分可以通过各向同性蚀刻或者各向异性蚀刻来蚀刻。通过蚀刻工艺来从背侧阻挡电介质层52的垂直外侧壁的上方移除导电金属化合物层462的垂直延伸部分。在一个实施例中，蚀刻导电金属化合物层462的材料的蚀刻工艺可以对背侧阻挡电介质层52的电介质材料是有选择性的。导电金属化合物层462的每个剩余部分构成导电金属化合物部分46B。每个导电金属化合物部分46B可以在空间上被限制在背侧凹陷43的体积内，在沟槽79中暴露层52。随后，可以对导电金属化合物46B和背侧阻挡电介质层52有选择性地从背侧凹陷43移除牺牲材料层47L的剩余部分。在说明性示例中，如果牺牲材料层47L包含多晶硅，则采用至少一种氟碳气体和/或至少一种氢氟烃气体的反应离子蚀刻可以用于对金属材料和电介质材料有选择性地蚀刻多晶硅。在移除牺牲材料层47L的整体之后，背侧腔43’存在于每个背侧凹陷内。在一个实施例中，可以从背侧阻挡电介质层52的侧壁，(或者在不采用背侧阻挡电介质层的情况下从绝缘层32的侧壁)将每个导电金属化合物衬垫46B的最外部分横向地凹陷。
参考图9C，可以进行图8F的工艺步骤，以在背侧凹陷43和背侧沟槽79中沉积含钴材料。含钴材料层466可以以与图8F的工艺步骤中相同的方式来形成。
参考图9D，可以进行图8G的工艺步骤，以将含钴材料的在背侧沟槽79的侧壁之上的垂直延伸部分迁移到背侧凹陷43中。可以采用与在图8G的工艺步骤中相同的退火工艺。含钴材料的形成在背侧凹陷43内的每个连续部分在本文中称为含钴材料部分46C。含钴材料部分46C的对(其位于背侧凹陷43的垂直相邻对中并且在退火之前通过含钴材料的垂直延伸部分而相互物理邻接)在退火期间变得相互物理分离。未被含钴材料覆盖的表面在退火期间变得在背侧沟槽79中物理暴露。未被含钴材料覆盖的表面可以是例如背侧阻挡电介质层52的侧壁表面，其可以是铝氧化物的表面。在一个实施例中，含钴材料不润湿电介质表面，诸如背侧阻挡电介质层52的表面。在这种情况下，含钴材料可以从背侧阻挡电介质层52的表面拉开，以形成凸面表面。在一个实施例中，位于背侧凹陷43内的含钴材料部分46C可以在退火期间形成凸面侧壁表面。每个第二示例性导电线46可以包含导电金属化合物衬垫46B和含钴材料部分46C。部分46C的每个凸面侧壁可以以锐角邻接相应的上面的水平表面和相应的下面的水平表面(其可以是导电金属化合物衬垫46B的表面或者背侧阻挡电介质层52的表面)。
图10A-10F示出了用于形成第三实例性导电层的工艺步骤，第三实例性导电层是第一和第二示例性导电层的替代结构，其中绝缘层32在沟槽中的鳍的凸面表面使层466分开为离散部分增强。参考图10A，示出了图6A的放大区域M的垂直截面图，其是在牺牲材料层42的移除之前。
参考图10B，可以通过图7的选择性蚀刻工艺来移除牺牲材料层42，以形成背侧凹陷43。可以将绝缘层32的角部圆化，以提供接近背侧沟槽79的凸面表面32。因此，作为相对绝缘层32的第一材料有选择性地移除牺牲材料层42的第二材料的选择性蚀刻的结果，可以并行地(collaterally)发生绝缘层32的角部圆化。换言之，用于对绝缘层32有选择性地移除牺牲材料层42的蚀刻工艺的有限选择性可以诱导绝缘层32上的角部圆化。
附加地或者替代地，可以在形成背侧凹陷43的期间或者之后修饰绝缘层32的外围部分，以形成圆化侧壁。在这种情况下，圆化侧壁的非垂直表面在随后的退火工艺期间可以促进含钴材料的迁移。可以通过绝缘层32的各向同性蚀刻工艺、各向异性蚀刻工艺、热退火或其组合来进行绝缘层32的外围部分的修饰。
参考图10C，可以随后在背侧凹陷43中并且在背侧沟槽79的侧壁之上沉积导电金属化合物层462，背侧沟槽79的侧壁是绝缘层32的圆化侧壁32A。在一个实施例中，导电金属化合物层462可以具有与图8C的导电金属化合物层462相同的成分，和/或相同的厚度。可以通过共形沉积工艺(诸如化学气相沉积(CVD)或原子层沉积)来沉积导电金属化合物层462。背侧腔43’(即，未填充体积)存在于每个背侧凹陷43内。
参考图10D，含钴材料沉积在背侧凹陷43和背侧沟槽79中。具体而言，含钴材料沉积在背侧腔43’中，并且沉积在背侧沟槽79的侧壁之上。在一个实施例中，含钴材料可以直接沉积在导电金属化合物层462上。沉积的含钴材料形成含钴材料层466，其是连续的材料层。在该实施例中，层466可以是薄连续层，其不完全填充背侧凹陷43中的腔。在该实施例中，可以可选地省略背侧阻挡电介质层52，并且可以在存储器膜之前将前侧阻挡电介质(为了清楚而未示出)沉积到存储器开口中。在该实施例中，不必在沉积层466之前将层462从沟槽79移除。
含钴材料层466可以具有与图8F的含钴材料层466相同的成分和/或相同的厚度(如在接触沟槽79的侧壁之上所测量的)。可以采用与用于形成图8F的含钴材料层466的工艺步骤相同的工艺步骤来形成含钴材料层466。
可以通过CVD工艺或ALD工艺来共形地沉积含钴材料。沉积的含钴材料在背侧沟槽79的侧壁之上的垂直延伸部分(其可以是具有非垂直侧壁的分面的(faceted)部分)覆盖背侧沟槽79的侧壁的主要百分比(即，超过50％的百分比)，并且可以覆盖背侧沟槽79的侧壁的整体。特别地，沉积的含钴材料的垂直延伸部分可以覆盖背侧沟槽79的侧壁在背侧凹陷43的每个垂直相邻对之间的部分。如所沉积的，沉积的含钴材料的垂直延伸部分可以连续邻接于位于背侧凹陷43的每个垂直相邻对内的含钴材料部分。在一个实施例中，沉积的含钴材料可以是非晶的或者微晶的。
参考图10E，将示例性结构(其具有与沉积的含钴材料的非水平的(例如，垂直的或者圆化的)表面物理接触的非水平的表面(例如，弯曲凸面电介质表面，诸如背侧阻挡电介质层52或者圆化的绝缘层32的侧壁))在升高的温度下退火，以诱导沉积的含钴材料的晶粒大小的生长。在一个实施例中，可以在能够用于图8G的工艺步骤处采用的退火工艺的任何温度下进行退火。
如上所述，据认为，面向沟槽79的凸面表面在退火期间和之后促进钴的毛细管作用，以利用表面张力。表面张力在绝缘层32的鳍的凸出部分处增加，这被认为更容易地拉动凹陷43内侧的钴材料。据认为，钴和钛氮化物之间的强粘合力连同含钴材料层466的表面张力使得钴被向内拉到凹陷43，并且在凹陷43中团聚以形成分开的控制栅极/字线。因此，退火工艺使得含钴材料从导电金属化合物层462的位于绝缘层鳍的凸面表面32A之上的凸面表面移开，并且因此从背侧沟槽79的侧壁移动到背侧凹陷43中。以箭头示出了含钴材料在退火期间的迁移方向。
因此，可以通过在升高的温度下进行的退火工艺，将含钴材料的垂直延伸部分迁移到背侧凹陷43中，如以上关于图8G所描述的。含钴材料的形成在背侧凹陷43内的每个连续部分在本文中称为含钴材料部分46C。含钴材料部分46C的对(其位于背侧凹陷43的垂直相邻对中并且在退火之前通过含钴材料的垂直延伸部分而相互物理邻接)在退火期间变得相互物理分离。未被含钴材料覆盖的表面在退火期间变得在背侧沟槽79中物理暴露。未被含钴材料覆盖的表面可以是例如导电金属化合物层462的凸面表面。换言之，含钴材料可以被从导电金属化合物层462的凸面表面拉开，以形成其自身的凸面表面。在一个实施例中，位于背侧凹陷46内的含钴材料部分46C可以在退火期间形成凸面侧壁表面。
参考图10F，在含钴材料的沉积和退火之后(即在形成含钴材料部分46C之后)各向异性地蚀刻导电金属化合物层462。导电金属化合物层462的垂直延伸部分(其在各向异性蚀刻工艺期间物理暴露)被从背侧沟槽79的侧壁(其包括绝缘层32的凸面侧壁)移除。导电金属化合物层462的每个剩余部分构成导电金属化合物衬垫46B。每个第三示例性导电线46可以包含导电金属化合物衬垫46B和含钴材料部分46C。部分46C的每个凸面侧壁可以以锐角来邻接相应的上面的水平表面和相应的下面的水平表面(其可以是导电金属化合物衬垫46B的表面或者绝缘层32的表面)。
图11A-11F示出了用于形成第四示例性导电层的工艺步骤，第四示例性导电层是第一至第三示例性导电层的替代结构。除了绝缘层32鳍的凸面表面32B具有平坦的表面而不是圆化的表面之外，该实施例的结构相似于先前实施例的那些结构。参考图11A，示出了图6A的放大区域M的垂直截面图，其是在牺牲材料层42的移除之前。
参考图11B，可以通过图7的选择性蚀刻工艺来移除牺牲材料层42，以形成背侧凹陷43。绝缘层32的角部可以变得被分面，以提供接近背侧沟槽79的锥形表面32B。如本文所使用的，锥形表面是指非水平且非垂直的实质上平坦的表面。绝缘层32的锥形表面可以在有图10B中示出的角部圆化的情况下发生，或者在没有图10B中示出的角部圆化的情况下发生。作为相对绝缘层32的第一材料有选择性地移除牺牲材料层42的第二材料的选择性蚀刻的结果，绝缘层32的表面的分面可以并行地发生，以形成面向沟槽79的锋利的尖端。
附加地或者替代地，可以在形成背侧凹陷43的期间或者之后修饰绝缘层32的外围部分，以形成锥形侧壁。在这种情况下，锥形侧壁的非垂直表面在随后的退火工艺期间可以促进含钴材料的迁移。可以通过各向同性蚀刻工艺、各向异性蚀刻工艺、绝缘层32的热退火或其组合来进行绝缘层32的外围部分的修饰。
参考图11C，可以随后在背侧凹陷43中并且在背侧沟槽79的侧壁之上沉积导电金属化合物层462，背侧凹陷43和背侧沟槽79的侧壁是绝缘层32的锥形侧壁32B。在一个实施例中，导电金属化合物层462可以具有与图8C的导电金属化合物层462相同的成分，和/或相同的厚度。可以通过共形沉积工艺(诸如化学气相沉积(CVD)或原子层沉积)来沉积导电金属化合物层462。背侧腔43’(即，未填充体积)存在于每个背侧凹陷43内。
参考图11D，含钴材料沉积在背侧凹陷43和背侧沟槽79中。具体而言，含钴材料沉积在背侧腔43’中，并且沉积在背侧沟槽79的侧壁之上。含钴材料可以直接沉积在导电金属化合物层462上。沉积的含钴材料形成含钴材料层466，其是连续的材料层。层466还可以是薄的共形层，其部分填充凹陷43。
含钴材料层466可以具有与图8F的含钴材料层466相同的成分和/或相同的厚度(如在接触沟槽79的侧壁之上所测量的)。可以采用与用于形成图8F的含钴材料层466的工艺步骤相同的工艺步骤来形成含钴材料层466。
含钴材料可以通过CVD工艺或ALD工艺来共形地沉积。沉积的含钴材料的在背侧沟槽79的侧壁之上的垂直延伸部分(其可以是具有非垂直侧壁的锥形部分)覆盖背侧沟槽79的侧壁的主要百分比(即，超过50％的百分比)，并且可以覆盖背侧沟槽79的侧壁的整体。特别地，沉积的含钴材料的垂直延伸部分可以覆盖背侧沟槽79的侧壁的在背侧凹陷43的每个垂直相邻对之间的部分。如所沉积的，沉积的含钴材料的垂直延伸部分可以连续邻接于位于背侧凹陷43的每个垂直相邻对内的含钴材料部分。在一个实施例中，沉积的含钴材料可以是非晶的或者微晶的。
参考图11E，将示例性结构(其具有与沉积的含钴材料的非水平的(例如，垂直的或锥形的)表面物理接触的非水平的表面(例如，锥形电介质表面32B，诸如背侧阻挡电介质层52或者绝缘层32的侧壁))在升高的温度下退火，以诱导沉积的含钴材料的晶粒大小的生长。在一个实施例中，可以在能够用于在图8G的工艺步骤处所采用的退火工艺的任何温度下进行退火。
含钴材料的垂直延伸部分可以通过在升高的温度下进行的退火工艺而迁移到背侧凹陷43中，如上所述。含钴材料的形成在背侧凹陷43内的每个连续部分在本文中称为含钴材料部分46C。含钴材料部分46C的对(其位于背侧凹陷43的垂直相邻对中并且在退火之前通过含钴材料的垂直延伸部分(在绝缘层32的分面的表面之上)而相互物理邻接)在退火期间变得相互物理分离。未被含钴材料覆盖的表面在退火期间变得在背侧沟槽79中物理暴露。未被含钴材料覆盖的表面可以是例如导电金属化合物层462的分面的表面。换言之，含钴材料可以被从导电金属化合物层462的分面的表面拉开，以形成凸面表面。在一个实施例中，位于背侧凹陷46内的含钴材料部分46C可以在退火期间形成凸面侧壁表面。
参考图11F，在含钴材料的沉积和退火之后(即在形成含钴材料部分46C之后)，各向异性地蚀刻导电金属化合物层462。导电金属化合物层462的垂直延伸部分(其在各向异性蚀刻工艺期间物理暴露)被从背侧沟槽79的侧壁(其包括绝缘层32的凸面侧壁)移除。导电金属化合物层462的每个剩余部分构成导电金属化合物衬垫46B。每个第四示例性导电线46可以包含导电金属化合物衬垫46B和含钴材料部分46C。部分46C的每个凸面侧壁可以以锐角来邻接相应的上面的水平表面和相应的下面的水平表面(其可以是导电金属化合物衬垫46B的表面或者绝缘层32的表面)。
参考图12，示出了在形成多个导电层46之后的示例性结构，多个导电层46可以是图8G中示出的第一示例性导电层46的集合、图9D中示出的第二示例性导电层46的集合、图10F中示出的第三示例性导电层46的集合、以及图11F中示出的第四示例性导电层46的集合。
每个导电层46可以起到多个控制栅电极和电连接(即电短路)多个控制栅电极的字线的组合的功能。对于包含存储器堆叠体结构55的垂直存储器器件，每个导电层46内的多个控制栅电极可以包含位于相同级的控制栅电极。换言之，每个导电层46可以是字线，该字线起到多个垂直存储器器件的公共控制栅电极的功能。
参考图13A和图13B，可以通过沉积连续电介质材料层并各向异性蚀刻其水平部分，将绝缘间隔体74形成在每个背侧沟槽79的侧壁上。每个绝缘间隔体74包含电介质材料，其可以包括例如硅氧化物、硅氮化物、电介质金属氧化物、电介质金属氮氧化物或其组合。每个绝缘间隔体74的厚度(如在其的底部部分处所测量的)可以在从1nm到50nm的范围内，虽然还可以采用更小和更大的厚度。在一个实施例中，绝缘间隔体74的厚度可以在从3nm到10nm的范围内。
光致抗蚀剂层(未示出)可以被施加在示例性结构的最顶层(其可以是例如电介质柱材料层73)之上以及在由绝缘间隔体74所横向围绕的腔中，并且被光刻地图案化，以在器件区域100、外围器件区域200和接触区域3000中形成各种开口。可以选择各种开口的位置和形状，以对应于各种器件的要由接触通孔结构电接触的电节点。在一个实施例中，可以用单个光致抗蚀剂层来图案化与要形成的接触通孔腔对应的所有开口，并且可以通过采用图案化的光致抗蚀剂层作为蚀刻掩模的至少一个各向异性蚀刻工艺同时地形成所有接触通孔腔。在另一个实施例中，可以与多个各向异性蚀刻工艺组合地使用多个光致抗蚀剂层，以用光致抗蚀剂层中的开口的不同图案来形成接触通孔腔的不同集合。可以在相应的各向异性蚀刻工艺之后移除(多个)光致抗蚀剂层，相应的各向异性蚀刻工艺将相应的光致抗蚀剂层中的开口的图案穿过下面的电介质材料层转移到相应的导电线结构的顶表面。
在说明性示例中，漏极接触通孔腔可以形成在器件区域100中的每个存储器堆叠体结构55之上，使得漏极区域63的顶表面物理暴露在每个漏极接触通孔腔的底部处。字线接触通孔腔可以形成到交替堆叠体(32，46)的阶梯式表面，使得导电层46的顶表面物理暴露在接触区域300中的每个字线接触通孔腔的底部处。器件接触通孔腔可以形成到外围器件210的要与外围器件区域中的接触通孔结构接触的每个电节点。
各种通孔腔可以填充有至少一种导电材料，其可以是导电金属衬垫材料(诸如TiN、TaN或WN)和金属填充材料(诸如W、Cu或Al)的组合。可以通过平坦化工艺(其可以包含例如化学机械平坦化(CMP)和/或凹陷蚀刻)来从至少一个接触级电介质层(71，73)的上方移除至少一种导电材料的超出部分。漏极接触通孔结构88可以形成在相应的漏极区域63上。字线接触通孔结构84可以形成在相应的导电层46上。外围器件接触通孔结构8P可以形成在外围器件210的相应的节点上。背侧接触通孔结构76可以形成在由绝缘间隔体74所横向围绕的每个腔内。附加的金属互连结构(未示出)和夹层(interlayer)的电介质材料层(未示出)可以形成在示例性结构之上，以提供各种接触通孔结构之间的电接线。
示例性结构可以包含三维存储器器件。三维存储器器件可以包含绝缘层32和导电层46的交替堆叠体，并且交替堆叠体位于半导体基板层10之上，以及延伸穿过交替堆叠体(32，46)的存储器堆叠体结构55。导电层46中的每一个至少包括含钴材料部分46C。含钴材料部分46具有凸面侧壁。在一个实施例中，超过所有含钴材料部分46C的50％可以具有凸面侧壁。在一个实施例中，超过所有含钴材料部分46C的75％可以具有凸面侧壁。在一个实施例中，超过所有含钴材料部分46C的90％可以具有凸面侧壁。在一个实施例中，超过所有含钴材料部分46C的98％可以具有凸面侧壁。在一个实施例中，超过所有含钴材料部分46C的99％可以具有背向存储器堆叠体结构55并且朝向结构76的凸面侧壁。在一个实施例中，所有含钴材料部分46C可以具有凸面侧壁。
在一个实施例中，绝缘间隔体74可以位于延伸穿过交替堆叠体(32，46)的背侧沟槽内。接触通孔结构76可以嵌入在绝缘间隔体74内。含钴材料部分46C的凸面侧壁可以接触绝缘间隔体74的表面。在一个实施例中，具有凸面侧壁的每个含钴材料部分46C可以在凸面侧壁的相对侧处具有实质上垂直的侧壁，即与导电金属化合物衬垫46B的垂直侧壁或者金属部分46W的垂直侧壁相接触的垂直侧壁。
在一个实施例中，每个导电层46可以包括与相应的含钴材料部分46C接触的导电金属化合物衬垫46B。在一个实施例中，导电金属化合物衬垫46B可以接触相应的含钴材料部分46C的垂直侧壁表面、平坦顶表面以及平坦底表面。在一个实施例中，每个导电层46可以包括金属部分46W，金属部分46W接触相应的导电金属化合物衬垫46B的侧壁以及相应的含钴材料部分46C的垂直侧壁表面、平坦顶表面以及平坦底表面。在一个实施例中，金属部分46W可以包括钨。
在一个实施例中，三维存储器器件可以包含背侧沟槽79和背侧阻挡电介质层52，背侧沟槽79延伸穿过交替堆叠体(32，42)，背侧阻挡电介质层52位于背侧沟槽79的侧壁上并且在绝缘层32和导电层46的每个相邻对之间。在一个实施例中，绝缘层32可以具有凸面表面，凸面表面具有面向沟槽79中的结构76的圆化侧壁或者锥形侧壁。
在一个实施例中，位于半导体基板上的器件可以包含位于器件区域100中的垂直NAND器件，并且堆叠体(32，46)中的导电层46中的至少一个可以包括NAND器件的字线，或者可以电连接到NAND器件的字线。器件区域100可以包含多个半导体沟道(601，602)。多个半导体沟道(601，602)中的每一个的至少一个端部部分实质上垂直于半导体基板的顶表面延伸。器件区域100还包含位于每个存储器层50内的多个电荷储存区域。每个电荷储存区域位于多个半导体沟道(601，602)中的相应的一个附近。器件区域100还包括多个控制栅电极，控制栅电极具有实质上平行于基板的(例如，半导体基板层10的)顶表面延伸的条形。多个控制栅电极至少包括位于第一器件级中的第一控制栅电极和位于第二器件级中的第二控制栅电极。堆叠体(32，46)中的多个导电层46可以与多个控制栅电极电接触，或者可以包括多个控制栅电极，并且从器件区域100延伸到包含多个导电接触通孔结构的接触区域300。
在示例性结构包含三维NAND器件的情况下，交替的多个字线46和绝缘层32的堆叠体(32，46)可以位于半导体基板之上。字线46和绝缘层32中的每一个位于不同级，不同级与半导体基板的顶表面垂直地间隔不同距离。存储器堆叠体结构55的阵列嵌入堆叠体(32，46)内。每个存储器堆叠体结构55包括半导体沟道(601，602)和位于半导体沟道(601，602)附近的至少一个电荷储存区域。半导体沟道(601，602)的至少一个端部部分实质上垂直于半导体基板的顶表面延伸穿过堆叠体(32，46)。
图14A示出了在进行400℃退火5分钟之后的位于凹陷43中和沟槽79中的钴层466。层466填充整个凹陷43。层466的位于沟槽中的垂直部分466V将层466的位于凹陷43中的相邻水平部分466H连接。图14B示出了在500℃下退火5分钟之后的图14A的钴层466。在没有蚀刻层466的情况下，层466的垂直部分466A消失了，并且只有层466的水平部分466H保留在相应的凹陷中作为如上所述的部分46C。
图14C示出了30nm厚的共形钴层，共形钴层沉积在位于沟槽79中的铝氧化物背侧阻挡电介质层52上，并且分别沉积在位于凹陷43中的部分凹陷的TiN和W部分46B和46W上。层466的位于沟槽中的垂直部分466V将层466的位于凹陷43中的相邻水平部分466H连接。图14D示出了在500℃下退火5分钟之后的图14C的重结晶的钴层466。层466的垂直部分466A消失了，并且只有层466的水平部分466H保留在相应的凹陷中作为如上所述的部分46C。在不蚀刻层466的情况下，层466的厚度可以增加，使得部分46C完全填充凹陷43。
尽管前述涉及特定的优选实施例，但是将理解，本公开不限于此。对于本领域的普通技术人员而言，可以对所公开的实施例进行各种修饰，并且此类修饰意图在本公开的范围内。在本公开中示出采用特定结构和/或配置的实施例的情况下，应该理解，本公开可以采用功能上等同的任何其他兼容结构和/或配置来实践，只要此类替换不是明确禁止的，或者对于本领域的普通技术人员而言是不可能的。在本文中所引用的所有出版物、专利申请和专利均通过引用以其整体并入本文。

Claims (25)

1.一种制造三维存储器器件的方法，包括：
在基板之上形成包括绝缘层和牺牲材料层的交替堆叠体；
形成延伸穿过所述交替堆叠体的存储器堆叠体结构；
穿过所述交替堆叠体形成背侧沟槽；
通过穿过所述背侧沟槽移除所述牺牲材料层，在所述存储器堆叠体结构周围形成背侧凹陷；
在所述背侧凹陷和所述背侧沟槽中沉积导电材料，其中所沉积的导电材料的垂直延伸部分覆盖所述背侧凹陷的垂直相邻对之间的所述背侧沟槽的侧壁的部分；以及
进行退火，以将所述导电材料分开为相互物理分离的导电部分。
2.如权利要求1所述的方法，其中：
所述导电材料包括含钴材料；
所述导电部分包括含钴材料部分；并且
未被所述含钴材料覆盖的表面在所述退火期间变得物理暴露在所述背侧沟槽中。
3.如权利要求2所述的方法，其中在退火期间，位于所述背侧凹陷的垂直相邻对内的所述含钴材料部分形成面向所述背侧沟槽的凸面侧壁表面。
4.如权利要求2所述的方法，其中在不蚀刻所述含钴材料的情况下，所述含钴材料的垂直延伸部分在退火期间迁移到所述背侧凹陷的相邻对中，以形成所述物理分离的含钴材料部分。
5.如权利要求2所述的方法，其中所沉积的含钴材料在所述退火之前覆盖所述背侧沟槽的整个侧壁表面的至少百分之50。
6.如权利要求2所述的方法，其中如被沉积的如所沉积的含钴材料具有比所述背侧凹陷的平均高度更小的平均晶粒大小。
7.如权利要求2所述的方法，其中在从450摄氏度到700摄氏度的温度范围内进行退火至少3分钟。
8.如权利要求2所述的方法，还包括在沉积所述含钴材料之前，在所述绝缘层的物理暴露表面上沉积背侧阻挡电介质层。
9.如权利要求2所述的方法，还包括在所述背侧凹陷中和在所述背侧沟槽的侧壁之上沉积导电金属化合物层，其中所述含钴材料直接沉积在所述导电金属化合物层的部分上。
10.如权利要求9所述的方法，还包括在沉积所述含钴材料之前，各向异性地蚀刻所述导电金属化合物层，其中所述导电金属化合物层的剩余部分的水平表面物理暴露在所述背侧凹陷中，并且所述含钴材料直接沉积在所述导电金属化合物层的剩余部分的水平表面上。
11.如权利要求10所述的方法，还包括在每个背侧凹陷内并且直接在所述导电金属化合物层上形成包括除钴之外的金属的金属部分；
其中：
所述含钴材料直接沉积在所述金属部分的表面上；并且
通过在所述导电金属化合物层上沉积金属层并从所述背侧沟槽的侧壁各向异性地蚀刻所述金属层的部分，来形成所述金属部分，其中所述金属层的剩余部分构成所述金属部分。
12.如权利要求10所述的方法，还包括：
在所述导电金属化合物层上并且在所述背侧凹陷和所述背侧沟槽中沉积牺牲填充材料层；
从所述背侧沟槽部分地蚀刻所述牺牲材料层，其中所述导电金属化合物层被蚀刻而所述牺牲材料层的部分保留在所述背侧凹陷中；以及
从所述背侧凹陷移除所述牺牲材料层的部分。
13.如权利要求9所述的方法，还包括在沉积所述含钴材料之后各向异性地蚀刻所述导电金属化合物层，其中从所述背侧沟槽的侧壁移除所述导电金属化合物层的垂直延伸部分。
14.如权利要求4所述的方法，还包括在形成所述背侧凹陷的期间或者之后修饰所述绝缘层的外围部分，以形成圆化侧壁或者锥形侧壁，其中所述圆化侧壁或者成角度的侧壁的非垂直表面在退火期间促进所述含钴材料的迁移。
15.如权利要求2所述的方法，还包括在所述背侧凹陷中形成导电层，所述导电层中的每一个至少包括所沉积的含钴材料的部分；
其中所述存储器堆叠体结构中的每一个从内侧到外侧包括：
半导体沟道；
隧穿电介质层，所述隧穿电介质层横向围绕所述半导体沟道；以及
电荷储存区域的垂直堆叠体，所述电荷储存区域的垂直堆叠体横向围绕所述隧穿电介质层。
16.如权利要求15所述的方法，其中：
所述三维存储器器件包括器件区域中形成的垂直NAND器件；
所述导电层包括所述NAND器件的相应的字线，或者电连接到所述NAND器件的相应的字线；
所述器件区域包括：
多个半导体沟道，其中所述多个半导体沟道中的每一个的至少一个端部部分实质上垂直于所述基板的顶表面延伸；
多个电荷储存区域，每个电荷储存区域位于所述多个半导体沟道中的相应的一个附近；以及
多个控制栅电极，所述控制栅电极具有实质上平行于所述基板的顶表面延伸的条形；
所述多个控制栅电极至少包括位于第一器件级中的第一控制栅电极和位于第二器件级中的第二控制栅电极；
所述堆叠体中的所述导电层与所述多个控制栅电极电接触，并且从所述器件区域延伸到包含多个导电通孔连接的接触区域；并且
所述基板包括硅基板，所述硅基板含有所述NAND器件的驱动电路。
17.一种三维存储器器件，包括：
绝缘层和导电层的交替堆叠体，并且所述绝缘层和导电层的交替堆叠体位于基板之上；以及
存储器堆叠体结构，所述存储器堆叠体结构延伸穿过所述交替堆叠体，
其中：
所述绝缘层具有背向所述存储器堆叠体结构的凸面侧壁；
所述导电层中的每一个至少包括含钴材料部分；并且
所述含钴材料部分具有背向所述存储器堆叠体结构的凸面侧壁。
18.如权利要求17所述的三维存储器器件，还包括：
绝缘间隔体，所述绝缘间隔体位于延伸穿过所述交替堆叠体的背侧沟槽内；以及
接触通孔结构，所述接触通孔结构嵌入在所述绝缘间隔体内，其中所述含钴材料部分的凸面侧壁接触所述绝缘间隔体的表面。
19.如权利要求17所述的三维存储器器件，其中：
具有凸面侧壁的每个含钴材料部分在所述凸面侧壁的相对侧处具有实质上垂直的侧壁；
每个导电层还包括与相应的含钴材料部分接触的导电金属化合物衬垫；并且
所述导电金属化合物衬垫接触所述相应的含钴材料部分的垂直侧壁表面、平坦顶表面以及平坦底表面。
20.如权利要求19所述的三维存储器器件，其中：
每个导电层还包括金属部分，所述金属部分接触相应的导电金属化合物衬垫的侧壁以及所述相应的含钴材料部分的垂直侧壁表面、平坦顶表面以及平坦底表面；并且
所述金属部分包括钨。
21.如权利要求17所述的三维存储器器件，还包括：
背侧沟槽，所述背侧沟槽延伸穿过所述交替堆叠体；以及
背侧阻挡电介质层，所述背侧阻挡电介质层位于所述背侧沟槽的侧壁上并且位于绝缘层和导电层的每个相邻对之间。
22.如权利要求17所述的三维存储器器件，其中所述绝缘层具有包括圆化侧壁或锥形侧壁的凸面侧壁。
23.如权利要求17所述的三维存储器器件，其中所述导电层的每个凸面侧壁以锐角邻接相应的上面的水平表面和相应的下面的水平表面。
24.如权利要求17所述的三维存储器器件，其中所述存储器堆叠体结构中的每一个从内侧到外侧包括：
半导体沟道；
隧穿电介质层，所述隧穿电介质层横向围绕所述半导体沟道；以及
电荷储存区域的垂直堆叠体，所述电荷储存区域的垂直堆叠体横向围绕所述隧穿电介质层。
25.如权利要求17所述的三维存储器器件，其中：
所述三维存储器器件包括器件区域中形成的垂直NAND器件；
所述导电层包括所述NAND器件的相应的字线，或者电连接到所述NAND器件的相应的字线；
所述器件区域包括：
多个半导体沟道，其中所述多个半导体沟道中的每一个的至少一个端部部分实质上垂直于所述基板的顶表面延伸；
多个电荷储存区域，每个电荷储存区域位于所述多个半导体沟道中的相应的一个附近；以及
多个控制栅电极，所述控制栅电极具有实质上平行于所述基板的顶表面延伸的条形；
所述多个控制栅电极至少包括位于第一器件级中的第一控制栅电极和位于第二器件级中的第二控制栅电极；
所述堆叠体中的所述导电层与所述多个控制栅电极电接触，并且从所述器件区域延伸到包含多个导电通孔连接的接触区域；并且
所述基板包括硅基板，所述硅基板含有所述NAND器件的驱动电路。
CN201680050611.4A 2015-09-21 2016-06-09 用于存储器结构中的控制栅电极的含钴导电层 Active CN107996001B (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US14/859,710 2015-09-21
US14/859,710 US9576966B1 (en) 2015-09-21 2015-09-21 Cobalt-containing conductive layers for control gate electrodes in a memory structure
PCT/US2016/036578 WO2017052698A1 (en) 2015-09-21 2016-06-09 Cobalt-containing conductive layers for control gate electrodes in a memory structure

Publications (2)

Publication Number Publication Date
CN107996001A true CN107996001A (zh) 2018-05-04
CN107996001B CN107996001B (zh) 2022-03-15

Family

ID=56264048

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201680050611.4A Active CN107996001B (zh) 2015-09-21 2016-06-09 用于存储器结构中的控制栅电极的含钴导电层

Country Status (3)

Country Link
US (1) US9576966B1 (zh)
CN (1) CN107996001B (zh)
WO (1) WO2017052698A1 (zh)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109935594A (zh) * 2019-03-26 2019-06-25 长江存储科技有限责任公司 3d存储器件及其制造方法
CN111566814A (zh) * 2018-11-08 2020-08-21 桑迪士克科技有限责任公司 包含无缝单向金属层填充物的三维多级器件及其制造方法

Families Citing this family (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10741572B2 (en) 2015-02-04 2020-08-11 Sandisk Technologies Llc Three-dimensional memory device having multilayer word lines containing selectively grown cobalt or ruthenium and method of making the same
KR102456494B1 (ko) * 2016-03-29 2022-10-20 에스케이하이닉스 주식회사 반도체 장치 및 그 제조 방법
US10529620B2 (en) 2016-07-13 2020-01-07 Sandisk Technologies Llc Three-dimensional memory device containing word lines formed by selective tungsten growth on nucleation controlling surfaces and methods of manufacturing the same
US10083982B2 (en) 2016-11-17 2018-09-25 Sandisk Technologies Llc Three-dimensional memory device having select gate electrode that is thicker than word lines and method of making thereof
US9875929B1 (en) * 2017-01-23 2018-01-23 Sandisk Technologies Llc Three-dimensional memory device with annular blocking dielectrics and discrete charge storage elements and method of making thereof
JP2018156975A (ja) * 2017-03-15 2018-10-04 東芝メモリ株式会社 半導体記憶装置
US10236300B2 (en) 2017-07-25 2019-03-19 Sandisk Technologies Llc On-pitch drain select level isolation structure for three-dimensional memory device and method of making the same
KR102399462B1 (ko) 2017-07-25 2022-05-18 삼성전자주식회사 수직형 메모리 장치
KR102442933B1 (ko) * 2017-08-21 2022-09-15 삼성전자주식회사 3차원 반도체 장치
US10192878B1 (en) 2017-09-14 2019-01-29 Sandisk Technologies Llc Three-dimensional memory device with self-aligned multi-level drain select gate electrodes
US10290650B1 (en) 2018-02-05 2019-05-14 Sandisk Technologies Llc Self-aligned tubular electrode portions inside memory openings for drain select gate electrodes in a three-dimensional memory device
US10748966B2 (en) 2018-06-28 2020-08-18 Sandisk Technologies Llc Three-dimensional memory device containing cobalt capped copper lines and method of making the same
US10937801B2 (en) * 2019-03-22 2021-03-02 Sandisk Technologies Llc Three-dimensional memory device containing a polygonal lattice of support pillar structures and contact via structures and methods of manufacturing the same
KR20200132493A (ko) * 2019-05-17 2020-11-25 삼성전자주식회사 수직형 메모리 장치 및 그 제조 방법
US11101288B2 (en) 2019-12-11 2021-08-24 Sandisk Technologies Llc Three-dimensional memory device containing plural work function word lines and methods of forming the same
US11063063B2 (en) 2019-12-11 2021-07-13 Sandisk Technologies Llc Three-dimensional memory device containing plural work function word lines and methods of forming the same
US11177280B1 (en) * 2020-05-18 2021-11-16 Sandisk Technologies Llc Three-dimensional memory device including wrap around word lines and methods of forming the same
CN112466882B (zh) * 2020-11-19 2023-08-25 长江存储科技有限责任公司 三维存储器的制造方法及三维存储器

Citations (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102280412A (zh) * 2010-06-14 2011-12-14 三星电子株式会社 垂直半导体器件及其制造方法
US20120068255A1 (en) * 2010-09-16 2012-03-22 Samsung Electronics Co., Ltd. Three-dimensional semiconductor memory devices
CN102867830A (zh) * 2011-07-06 2013-01-09 爱思开海力士有限公司 非易失性存储器件及其制造方法
CN103258860A (zh) * 2012-02-16 2013-08-21 中国科学院微电子研究所 半导体存储器及其制造方法
US20140065810A1 (en) * 2010-10-26 2014-03-06 Samsung Electronics Co., Ltd. Method of forming nonvolatile memory device
US20140203346A1 (en) * 2013-01-18 2014-07-24 Chang-Hyun Lee Vertical type semiconductor devices including a metal gate and methods of forming the same
CN104241294A (zh) * 2014-09-16 2014-12-24 华中科技大学 一种非易失性三维半导体存储器及其制备方法
US20150035042A1 (en) * 2009-02-16 2015-02-05 Samsung Electronics Co., Ltd. Nonvolatile memory device and method of manufacturing the same
US20150069494A1 (en) * 2012-07-09 2015-03-12 Sandisk Technologies Inc. Three dimensional nand device and method of charge trap layer separation and floating gate formation in the nand device
CN104733469A (zh) * 2010-06-30 2015-06-24 桑迪士克科技股份有限公司 超高密度垂直与非记忆器件及其制造方法
US20150249093A1 (en) * 2014-03-03 2015-09-03 Jeonggil Lee Semiconductor devices

Family Cites Families (51)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5084417A (en) 1989-01-06 1992-01-28 International Business Machines Corporation Method for selective deposition of refractory metals on silicon substrates and device formed thereby
US5480820A (en) 1993-03-29 1996-01-02 Motorola, Inc. Method of making a vertically formed neuron transistor having a floating gate and a control gate and a method of formation
US5807788A (en) 1996-11-20 1998-09-15 International Business Machines Corporation Method for selective deposition of refractory metal and device formed thereby
US5897354A (en) 1996-12-17 1999-04-27 Cypress Semiconductor Corporation Method of forming a non-volatile memory device with ramped tunnel dielectric layer
US5915167A (en) 1997-04-04 1999-06-22 Elm Technology Corporation Three dimensional structure memory
US6074960A (en) 1997-08-20 2000-06-13 Micron Technology, Inc. Method and composition for selectively etching against cobalt silicide
US6238978B1 (en) 1999-11-05 2001-05-29 Advanced Micro Devices, Inc Use of etch to blunt gate corners
EP1312120A1 (en) 2000-08-14 2003-05-21 Matrix Semiconductor, Inc. Dense arrays and charge storage devices, and methods for making same
US6953697B1 (en) 2002-10-22 2005-10-11 Advanced Micro Devices, Inc. Advanced process control of the manufacture of an oxide-nitride-oxide stack of a memory device, and system for accomplishing same
US7005350B2 (en) 2002-12-31 2006-02-28 Matrix Semiconductor, Inc. Method for fabricating programmable memory array structures incorporating series-connected transistor strings
US7233522B2 (en) 2002-12-31 2007-06-19 Sandisk 3D Llc NAND memory array incorporating capacitance boosting of channel regions in unselected memory cells and method for operation of same
US7221588B2 (en) 2003-12-05 2007-05-22 Sandisk 3D Llc Memory array incorporating memory cells arranged in NAND strings
US7023739B2 (en) 2003-12-05 2006-04-04 Matrix Semiconductor, Inc. NAND memory array incorporating multiple write pulse programming of individual memory cells and method for operation of same
US7177191B2 (en) 2004-12-30 2007-02-13 Sandisk 3D Llc Integrated circuit including memory array incorporating multiple types of NAND string structures
US7535060B2 (en) 2006-03-08 2009-05-19 Freescale Semiconductor, Inc. Charge storage structure formation in transistor with vertical channel region
JP5016832B2 (ja) 2006-03-27 2012-09-05 株式会社東芝 不揮発性半導体記憶装置及びその製造方法
JP4772656B2 (ja) 2006-12-21 2011-09-14 株式会社東芝 不揮発性半導体メモリ
US7808038B2 (en) 2007-03-27 2010-10-05 Sandisk 3D Llc Method of making three dimensional NAND memory
US7851851B2 (en) 2007-03-27 2010-12-14 Sandisk 3D Llc Three dimensional NAND memory
US7745265B2 (en) 2007-03-27 2010-06-29 Sandisk 3D, Llc Method of making three dimensional NAND memory
US7514321B2 (en) 2007-03-27 2009-04-07 Sandisk 3D Llc Method of making three dimensional NAND memory
US7575973B2 (en) 2007-03-27 2009-08-18 Sandisk 3D Llc Method of making three dimensional NAND memory
US7848145B2 (en) 2007-03-27 2010-12-07 Sandisk 3D Llc Three dimensional NAND memory
KR101226685B1 (ko) 2007-11-08 2013-01-25 삼성전자주식회사 수직형 반도체 소자 및 그 제조 방법.
JP5142692B2 (ja) 2007-12-11 2013-02-13 株式会社東芝 不揮発性半導体記憶装置
US7745312B2 (en) 2008-01-15 2010-06-29 Sandisk 3D, Llc Selective germanium deposition for pillar devices
JP2009277770A (ja) 2008-05-13 2009-11-26 Toshiba Corp 不揮発性半導体記憶装置及びその製造方法
JP5230274B2 (ja) 2008-06-02 2013-07-10 株式会社東芝 不揮発性半導体記憶装置
JP4802313B2 (ja) 2008-08-01 2011-10-26 ニッコー株式会社 圧電振動子の保持装置
JP5288936B2 (ja) 2008-08-12 2013-09-11 株式会社東芝 不揮発性半導体記憶装置
KR101478678B1 (ko) 2008-08-21 2015-01-02 삼성전자주식회사 비휘발성 메모리 소자 및 그 제조 방법
US7994011B2 (en) 2008-11-12 2011-08-09 Samsung Electronics Co., Ltd. Method of manufacturing nonvolatile memory device and nonvolatile memory device manufactured by the method
KR101495806B1 (ko) 2008-12-24 2015-02-26 삼성전자주식회사 비휘발성 기억 소자
US20100155818A1 (en) 2008-12-24 2010-06-24 Heung-Jae Cho Vertical channel type nonvolatile memory device and method for fabricating the same
KR101481104B1 (ko) 2009-01-19 2015-01-13 삼성전자주식회사 비휘발성 메모리 장치 및 그 제조 방법
KR101532366B1 (ko) 2009-02-25 2015-07-01 삼성전자주식회사 반도체 기억 소자
KR101616089B1 (ko) 2009-06-22 2016-04-28 삼성전자주식회사 3차원 반도체 메모리 소자
KR101584113B1 (ko) 2009-09-29 2016-01-13 삼성전자주식회사 3차원 반도체 메모리 장치 및 그 제조 방법
US9159739B2 (en) 2010-06-30 2015-10-13 Sandisk Technologies Inc. Floating gate ultrahigh density vertical NAND flash memory
US8187936B2 (en) 2010-06-30 2012-05-29 SanDisk Technologies, Inc. Ultrahigh density vertical NAND memory device and method of making thereof
US8193054B2 (en) 2010-06-30 2012-06-05 SanDisk Technologies, Inc. Ultrahigh density vertical NAND memory device and method of making thereof
US10128261B2 (en) 2010-06-30 2018-11-13 Sandisk Technologies Llc Cobalt-containing conductive layers for control gate electrodes in a memory structure
US9397093B2 (en) 2013-02-08 2016-07-19 Sandisk Technologies Inc. Three dimensional NAND device with semiconductor, metal or silicide floating gates and method of making thereof
US8928061B2 (en) 2010-06-30 2015-01-06 SanDisk Technologies, Inc. Three dimensional NAND device with silicide containing floating gates
US8349681B2 (en) 2010-06-30 2013-01-08 Sandisk Technologies Inc. Ultrahigh density monolithic, three dimensional vertical NAND memory device
US8198672B2 (en) 2010-06-30 2012-06-12 SanDisk Technologies, Inc. Ultrahigh density vertical NAND memory device
US8237213B2 (en) 2010-07-15 2012-08-07 Micron Technology, Inc. Memory arrays having substantially vertical, adjacent semiconductor structures and the formation thereof
US8445347B2 (en) 2011-04-11 2013-05-21 Sandisk Technologies Inc. 3D vertical NAND and method of making thereof by front and back side processing
US8878278B2 (en) 2012-03-21 2014-11-04 Sandisk Technologies Inc. Compact three dimensional vertical NAND and method of making thereof
US8847302B2 (en) 2012-04-10 2014-09-30 Sandisk Technologies Inc. Vertical NAND device with low capacitance and silicided word lines
US8828884B2 (en) 2012-05-23 2014-09-09 Sandisk Technologies Inc. Multi-level contact to a 3D memory array and method of making

Patent Citations (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20150035042A1 (en) * 2009-02-16 2015-02-05 Samsung Electronics Co., Ltd. Nonvolatile memory device and method of manufacturing the same
CN102280412A (zh) * 2010-06-14 2011-12-14 三星电子株式会社 垂直半导体器件及其制造方法
CN104733469A (zh) * 2010-06-30 2015-06-24 桑迪士克科技股份有限公司 超高密度垂直与非记忆器件及其制造方法
US20120068255A1 (en) * 2010-09-16 2012-03-22 Samsung Electronics Co., Ltd. Three-dimensional semiconductor memory devices
US20140065810A1 (en) * 2010-10-26 2014-03-06 Samsung Electronics Co., Ltd. Method of forming nonvolatile memory device
CN102867830A (zh) * 2011-07-06 2013-01-09 爱思开海力士有限公司 非易失性存储器件及其制造方法
CN103258860A (zh) * 2012-02-16 2013-08-21 中国科学院微电子研究所 半导体存储器及其制造方法
US20150069494A1 (en) * 2012-07-09 2015-03-12 Sandisk Technologies Inc. Three dimensional nand device and method of charge trap layer separation and floating gate formation in the nand device
US20140203346A1 (en) * 2013-01-18 2014-07-24 Chang-Hyun Lee Vertical type semiconductor devices including a metal gate and methods of forming the same
US20150249093A1 (en) * 2014-03-03 2015-09-03 Jeonggil Lee Semiconductor devices
CN104241294A (zh) * 2014-09-16 2014-12-24 华中科技大学 一种非易失性三维半导体存储器及其制备方法

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111566814A (zh) * 2018-11-08 2020-08-21 桑迪士克科技有限责任公司 包含无缝单向金属层填充物的三维多级器件及其制造方法
CN111566814B (zh) * 2018-11-08 2023-08-29 桑迪士克科技有限责任公司 包含无缝单向金属层填充物的三维多级器件及其制造方法
CN109935594A (zh) * 2019-03-26 2019-06-25 长江存储科技有限责任公司 3d存储器件及其制造方法
CN109935594B (zh) * 2019-03-26 2023-08-08 长江存储科技有限责任公司 3d存储器件及其制造方法

Also Published As

Publication number Publication date
WO2017052698A1 (en) 2017-03-30
CN107996001B (zh) 2022-03-15
US9576966B1 (en) 2017-02-21

Similar Documents

Publication Publication Date Title
CN107996001A (zh) 用于存储器结构中的控制栅电极的含钴导电层
US10756186B2 (en) Three-dimensional memory device including germanium-containing vertical channels and method of making the same
US9806089B2 (en) Method of making self-assembling floating gate electrodes for a three-dimensional memory device
US10083982B2 (en) Three-dimensional memory device having select gate electrode that is thicker than word lines and method of making thereof
US10741572B2 (en) Three-dimensional memory device having multilayer word lines containing selectively grown cobalt or ruthenium and method of making the same
CN108934183B (zh) 含有分开形成的漏极侧选择晶体管的三维存储器器件及其制造方法
CN109328397B (zh) 含有两种类型的支柱结构的多层存储器堆叠结构
US9893081B1 (en) Ridged word lines for increasing control gate lengths in a three-dimensional memory device
US9881929B1 (en) Multi-tier memory stack structure containing non-overlapping support pillar structures and method of making thereof
US9984963B2 (en) Cobalt-containing conductive layers for control gate electrodes in a memory structure
CN107810552B (zh) 使用含有牺牲填充材料的腔制造的多级存储器堆叠体结构
CN108886040A (zh) 具有无短路源极选择栅极接触通孔结构的三维存储器器件及其制造方法
US10128261B2 (en) Cobalt-containing conductive layers for control gate electrodes in a memory structure
CN109075044A (zh) 含有多层钛氮化物扩散屏障的半导体器件以及其制造方法
US20180342531A1 (en) Three-dimensional memory device containing support pillars underneath a retro-stepped dielectric material and method of making thereof
CN108431955A (zh) 具有虚设电介质层堆叠体下方的外围器件的三维存储器器件及其制造方法
CN111183520A (zh) 具有环形阻挡电介质的三维存储器器件及其制造方法
CN108475682A (zh) 字线开关与字线接触通孔结构的集成
CN108028256A (zh) 3d nand字线中用于增强的氟保护和应力减少的坚固的成核层
CN108886039A (zh) 具有级位移的台阶结构的三维存储器器件及其制造方法
CN107431071A (zh) 用于增强在三维存储器结构中的开态电流的金属‑半导体合金区域
CN108140644A (zh) 用于三维存储器器件的阵列内替换开口
WO2017165027A1 (en) Three-dimensional memory device containing vertically isolated charge storage regions and method of making thereof
CN108012567A (zh) 用于存储器结构中的控制栅极电极的钴和钴-半导体合金的横向堆叠体
CN107408559A (zh) 三维存储器装置的金属氧化物阻挡电介质层的差分蚀刻

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant