CN109935594B - 3d存储器件及其制造方法 - Google Patents

Abstract

本申请公开了一种3D存储器件及其制造方法。该3D存储器件包括：半导体衬底；栅叠层结构，位于半导体衬底上，包括交替堆叠的多个栅极导体层与多个层间绝缘层；多个沟道柱，贯穿栅叠层结构，并与半导体衬底接触；导电通道，贯穿栅叠层结构，并与半导体衬底接触；绝缘层，围绕导电通道，并将导电通道与多个栅极导体层彼此隔开；以及阻挡层，阻挡层位于栅极导体层与绝缘层之间，以将栅极导体层与绝缘层隔离。该3D存储器件采用阻挡层封闭栅极导体层的端部，从而可以避免残留的前驱气体破坏绝缘层导致栅极导体与导电通道短接。

Description

3D存储器件及其制造方法

技术领域

本发明涉及存储器技术，更具体地，涉及3D存储器件及其制造方法。

背景技术

存储器件的存储密度的提高与半导体制造工艺的进步密切相关。随着半导体制造工艺的特征尺寸越来越小，存储器件的存储密度越来越高。为了进一步提高存储密度，已经开发出三维结构的存储器件(即，3D存储器件)。3D存储器件包括沿着垂直方向堆叠的多个存储单元，在单位面积的晶片上可以成倍地提高集成度，并且可以降低成本。

现有的3D存储器件主要用作非易失性的闪存。两种主要的非易失性闪存技术分别采用NAND和NOR结构。与NOR存储器件相比，NAND存储器件中的读取速度稍慢，但写入速度快，擦除操作简单，并且可以实现更小的存储单元，从而达到更高的存储密度。因此，采用NAND结构的3D存储器件获得了广泛的应用。

期望进一步改进3D存储器件的结构及其制造方法，以提高3D存储器件的良率和可靠性。

发明内容

本发明的目的是提供一种改进的3D存储器件及其制造方法，其中，将阻挡层设置在栅极导体层与导电通道之间，从而可以避免残留的前驱气体破坏绝缘层导致栅极导体与导电通道短接。

根据本发明的一方面，提供一种3D存储器件，包括：半导体衬底；栅叠层结构，位于所述半导体衬底上，包括交替堆叠的所述多个栅极导体层与多个层间绝缘层；多个沟道柱，贯穿所述栅叠层结构，并与所述半导体衬底接触；导电通道，贯穿所述栅叠层结构，并与所述半导体衬底接触；绝缘层，围绕所述导电通道，并将所述导电通道与所述多个栅极导体层彼此隔开；以及阻挡层，所述阻挡层位于所述栅极导体层与所述绝缘层之间，以将所述栅极导体层与所述绝缘层隔离。

优选地，所述阻挡层采用栅极导体层与反应层反应形成。

优选地，所述阻挡层的材料包括金属化合物。

优选地，所述阻挡层采用退火工艺形成。

优选地，所述阻挡层仅存在于所述栅极导体层邻接栅线缝隙的端部的部分，形成封闭所述栅极导体的栓塞。

优选地，所述阻挡层为阻氟层。

优选地，所述阻挡层位于相邻两层所述层间绝缘层之间。

优选地，所述栅极导体层内形成有缝隙，所述阻挡层封闭所述缝隙邻近所述导电通道的开口。

优选地，还包括掺杂区，位于所述半导体衬底中，所述导电通道与所述掺杂区接触。

优选地，还包括成核层，位于所述栅极导体层与所述层间绝缘层之间。

根据本发明的另一方面，提供一种制造3D存储器件的方法，包括：在半导体衬底上形成栅叠层结构，包括交替堆叠的多个栅极导体层与多个层间绝缘层；贯穿所述栅叠层结构形成与所述半导体衬底接触的多个沟道柱；贯穿所述栅叠层结构形成与所述半导体衬底接触的导电通道；围绕所述导电通道形成绝缘层，所述绝缘层将所述导电通道与所述多个栅极导体层彼此隔开；以及在所述栅极导体层与所述绝缘层之间形成阻挡层，以将所述栅极导体层与所述绝缘层隔离。

优选地，形成所述栅叠层结构的步骤包括：在所述半导体衬底上形成绝缘叠层结构，所述绝缘叠层结构包括交替堆叠的多个牺牲层和所述多个层间绝缘层；形成贯穿所述绝缘叠层结构的多个栅线缝隙，所述多个沟道柱位于所述多个栅线缝隙之间；以及经由所述多个栅线缝隙将所述多个牺牲层置换为多个栅极导体层，形成所述栅叠层结构。

优选地，形成所述阻挡层的步骤包括：在所述栅极导体层邻近所述栅线缝隙的端部形成反应层；以及所述反应层与所述栅极导体层形成所述阻挡层。

优选地，采用退火工艺形成所述阻挡层。

优选地，所述栅极导体层内形成有缝隙，在形成所述阻挡层的步骤中，采用回蚀刻去除所述阻挡层位于所述多个栅线缝隙侧壁上的部分，使得所述阻挡层封闭所述缝隙邻近所述导电通道的开口。

优选地，所述阻挡层为阻氟层。

优选地，所述阻挡层的材料包括金属化合物。

本发明实施例提供的3D存储器件及其制造方法，通过阻挡层封闭栅极导体层邻近导电通道的端部，例如，形成栓塞。使得在栅极导体层中残留前驱气体(例如，氟化物)形成缝隙，该缝隙也被阻挡层封闭，使得氟化物不能到达栅极导体层与导电通道之间的绝缘层。本发明实施例中采用的阻挡层可以避免栅极导体层与导电通道之间的短接，从而提高3D存储器件的良率和可靠性。

本发明实施例提供的3D存储器件及其制造方法，阻挡层采用金属化合物形成，由于金属间化合物的晶体结构紧密，在金属键和共价键之间具有特殊的化学键，紧凑连续的金属间化合物能有效地防止气体逸出。

本发明实施例提供的3D存储器件及其制造方法，形成阻挡层的金属化合物包括二钨化铪，由于铪原子和钨原子序数相近，具有相似的性质，形成二钨化铪后其结构紧凑，能更加有效地防止氟的逸出。

本发明实施例提供的3D存储器件及其制造方法，不需要采用强烈的退火工艺去除栅极导体层中的氟元素，仅需要普通退火工艺形成阻挡层，从而抑制氟元素破坏绝缘层，此外，由于材料为二钨化铪的阻挡层与材料为钨的栅极导体层的导电性能相似，因此不会对器件结构和电性造成较大的影响。

附图说明

通过以下参照附图对本发明实施例的描述，本发明的上述以及其他目的、特征和优点将更为清楚。

图1a和1b分别示出3D存储器件的存储单元串的电路图和结构示意图。

图2a示出3D存储器件的透视图。

图2b示出图2a沿AA线的截面图。

图3a至3j示出根据本发明实施例的3D存储器件制造方法的各个阶段的截面图。

图4a和4b分别示出根据现有技术的3D存储器件和根据本发明实施例的3D存储器件的局部放大图，其中示出导电通道附近的一部分结构。

图5示出Hf-W的二元相图。

具体实施方式

以下将参照附图更详细地描述本发明。在各个附图中，相同的元件采用类似的附图标记来表示。为了清楚起见，附图中的各个部分没有按比例绘制。此外，可能未示出某些公知的部分。为了简明起见，可以在一幅图中描述经过数个步骤后获得的半导体结构。

应当理解，在描述器件的结构时，当将一层、一个区域称为位于另一层、另一个区域“上面”或“上方”时，可以指直接位于另一层、另一个区域上面，或者在其与另一层、另一个区域之间还包含其它的层或区域。并且，如果将器件翻转，该一层、一个区域将位于另一层、另一个区域“下面”或“下方”。

如果为了描述直接位于另一层、另一个区域上面的情形，本文将采用“直接在……上面”或“在……上面并与之邻接”的表述方式。

在本申请中，术语“半导体结构”指在制造存储器件的各个步骤中形成的整个半导体结构的统称，包括已经形成的所有层或区域。在下文中描述了本发明的许多特定的细节，例如器件的结构、材料、尺寸、处理工艺和技术，以便更清楚地理解本发明。但正如本领域的技术人员能够理解的那样，可以不按照这些特定的细节来实现本发明。

在NAND结构的3D存储器件中，采用叠层结构提供选择晶体管和存储晶体管的栅极导体，采用贯穿叠层结构的导电通道实现存储单元串的互连。叠层结构中的栅极导体与导电通道彼此距离接近，二者之间由绝缘层隔开。然而，在栅极导体中残留的前驱气体可能破坏绝缘层，导致栅极导体之间、或者栅极导体与导电通道之间的短接，从而使得3D存储器件失效。

本申请的发明人注意到上述影响3D存储器件的良率和可靠性的问题，因而提出进一步改进的3D存储器件及其制造方法。

本发明可以各种形式呈现，以下将描述其中一些示例。

图1a和1b分别示出3D存储器件的存储单元串的电路图和结构示意图。在该实施例中示出的存储单元串包括4个存储单元的情形。可以理解，本发明不限于此，存储单元串中的存储单元数量可以为任意多个，例如，32个或64个。

如图1a所示，存储单元串100的第一端连接至位线BL，第二端连接至源极线SL。存储单元串100包括在第一端和第二端之间串联连接的多个晶体管，包括：第一选择晶体管Q1、存储晶体管M1至M4、以及第二选择晶体管Q2。第一选择晶体管Q1的栅极连接至串选择线SSL，第二选择晶体管Q2的栅极连接至地选择线GSL。存储晶体管M1至M4的栅极分别连接至字线WL1至WL4的相应字线。

如图1b所示，存储单元串100的第一选择晶体管Q1和第二选择晶体管Q2分别包括栅极导体122和123，存储晶体管M1至M4分别包括栅极导体121。栅极导体121、122和123与存储单元串100中的晶体管的堆叠顺序一致，相邻的栅极导体之间彼此采用层间绝缘层隔开，从而形成栅叠层结构。进一步地，存储单元串100包括沟道柱110。沟道柱110贯穿栅叠层结构。在沟道柱110的中间部分，栅极导体121与沟道层111之间夹有隧穿介质层112、电荷存储层113和阻挡介质层114，从而形成存储晶体管M1至M4。在沟道柱110的两端，栅极导体122和123与沟道层111之间夹有阻挡介质层114，从而形成第一选择晶体管Q1和第二选择晶体管Q2。

在该实施例中，沟道层111例如由掺杂多晶硅组成，隧穿介质层112和阻挡介质层114分别由氧化物组成，例如氧化硅，电荷存储层113由包含量子点或者纳米晶体的绝缘层组成，例如包含金属或者半导体的微粒的氮化硅，栅极导体121、122和123由金属组成，例如钨。沟道层111用于提供控选择晶体管和存储晶体管的沟道区，沟道层111的掺杂类型与选择晶体管和存储晶体管的类型相同。例如，对于N型的选择晶体管和存储晶体管，沟道层111可以是N型掺杂的多晶硅。

在该实施例中，沟道柱110的芯部为沟道层111，隧穿介质层112、电荷存储层113和阻挡介质层114形成围绕芯部侧壁的叠层结构。在替代的实施例中，沟道柱110的芯部为附加的绝缘层，沟道层111、隧穿介质层112、电荷存储层113和阻挡介质层114形成围绕芯部的叠层结构。

在该实施例中，第一选择晶体管Q1和第二选择晶体管Q2、存储晶体管M1至M4使用公共的沟道层111和阻挡介质层114。在沟道柱110中，沟道层111提供多个晶体管的源漏区和沟道层。在替代的实施例中，可以采用彼此独立的步骤，分别形成第一选择晶体管Q1和第二选择晶体管Q2的半导体层和阻挡介质层以及存储晶体管M1至M4的半导体层和阻挡介质层。

在写入操作中，存储单元串100利用FN隧穿效率将数据写入存储晶体管M1至M4中的选定存储晶体管。以存储晶体管M2为例，在源极线SL接地的同时，地选择线GSL偏置到大约零伏电压，使得对应于地选择线GSL的选择晶体管Q2断开，串选择线SGD偏置到高电压VDD，使得对应于串选择线SGD的选择晶体管Q1导通。进一步地，位线BL接地，字线WL2偏置于编程电压VPG，例如20V左右，其余字线偏置于低电压VPS1。由于只有选定存储晶体管M2的字线电压高于隧穿电压，因此，该存储晶体管M2的沟道区的电子，经由隧穿介质层112到达电荷存储层113，从而将数据转变成电荷存储于存储晶体管M2的电荷存储层113中。

在读取操作中，存储单元串100根据存储晶体管M1至M4中的选定存储晶体管的导通状态判断电荷存储层中的电荷量，从而获得该电荷量表征的数据。以存储晶体管M2为例，字线WL2偏置于读取电压VRD，其余字线偏置于高电压VPS2。存储晶体管M2的导通状态与其阈值电压相关，即与电荷存储层中的电荷量相关，从而根据存储晶体管M2的导通状态可以判断数据值。存储晶体管M1、M3和M4始终处于导通状态，因此，存储单元串100的导通状态取决于存储晶体管M2的导通状态。控制电路根据位线BL和源极线SL上检测的电信号判断存储晶体管M2的导通状态，从而获得存储晶体管M2中存储的数据。

图2a示出3D存储器件的透视图，图2b示出图2a沿AA线的截面图。为了清楚起见，在图2a中未示出3D存储器件中的各个绝缘层。

本发明实施例中示出的3D存储器件具有4*4共计16个存储单元串100，每个存储单元串100包括4个存储单元，从而形成4*4*4共计64个存储单元的存储器阵列。可以理解，本发明不限于此，3D存储器件可以包括任意多个存储单元串，例如，1024个，每个存储单元串中的存储单元数量可以为任意多个，例如，32个或64个。

在3D存储器件中，存储单元串分别包括各自的沟道柱110，以及公共的栅极导体层121、122和123。栅极导体层121、122和123与存储单元串100中的晶体管的堆叠顺序一致，相邻的栅极导体层之间彼此采用层间绝缘层151隔开，从而形成栅叠层结构120。

沟道柱110的内部结构如图1b所示，在此不再进行详细说明。在沟道柱110的中间部分，栅极导体层121与沟道柱110内部的沟道层111、隧穿介质层112、电荷存储层113和栅介质层114一起，形成存储晶体管M1至M4。在沟道柱110的两端，栅极导体层122和123与沟道柱110内部的沟道层111和栅介质层114一起，形成选择晶体管Q1和Q2。

沟道柱110贯穿栅叠层结构120，并且排列成阵列，同一列的多个沟道柱110的第一端共同连接至同一条位线(即位线BL1至BL4之一)，第二端共同连接至衬底101，第二端经由衬底100形成共源极连接。

串选择晶体管Q1的栅极导体122由栅线缝隙(gate line slit)分割成不同的栅线。同一行的多个沟道柱110的栅线共同连接至同一条串选择线(即串选择线SGD1至SGD4之一)。

存储晶体管M1和M4的栅极导体121按照不同的层面分别连接成一体。如果存储晶体管M1和M4的栅极导体121由栅线缝隙分割成不同的栅线，则同一层面的栅线经由各自的电连接结构131到达互连层132，从而彼此互连，然后经由电连接结构133连接至同一条字线(即字线WL1至WL4之一)。

地选择晶体管Q2的栅极导体连接成一体。如果地选择晶体管Q2的栅极导体123由栅线缝隙分割成不同的栅线，则栅线经由各自的电连接结构131到达互连层132，从而彼此互连，然后经由电连接结构133连接至同一条地选择线SGS。

在3D存储器件中，导电通道160贯穿栅叠层结构120并与半导体衬底101中的掺杂区102接触。

绝缘层150围绕导电通道160，并将导电通道160与多个栅极导体层121、122、123彼此隔开。

阻挡层140位于栅极导体层121、122、123邻近导电通道160的端部与绝缘层150之间，阻挡层140的材料包括金属化合物。

在本发明实施例中，阻挡层140采用栅极导体层121、122、123与四氟化铪HfF₄反应形成，栅极导体层121、122、123的材料包括钨。具体地，阻挡层采用温度不小于1000℃的退火工艺形成，最终形成的金属化合物包括二钨化铪。由于栅极导体层121、122、123内形成的缝隙邻近导电通道160的开口，该阻挡层140位于相邻两层层间绝缘层171之间，仅存在于栅极导体层121、122、123邻接栅线缝隙(导电通道160形成在栅线缝隙中)的端部的部分，形成封闭栅极导体层121、122、123的栓塞，从而阻止缝隙中残留的氟元素损伤绝缘层150。

在一些优选的实施例中，多个层间绝缘层171与多个栅极导体层121、122、123之间依次形成有第一成核层124与第二成核层125。第一成核层124包裹多个层间绝缘层171并与绝缘层150接触，第二成核层125靠近导电通道160的端部与栅极导体层121、122、123靠近导电通道的端部平齐，并与阻挡层140接触。其中，第一成核层124与第二成核层125的由钛的硅化物或钛的氮化物组成。

图3a至3j示出根据本发明实施例的3D存储器件制造方法的各个阶段的截面图。所述截面图沿着图2a中的AA线截取。

该方法开始于已经形成沟道柱110的半导体结构，如图3a所示。

在衬底101上形成层间绝缘层171和牺牲层172交替堆叠形成的绝缘叠层结构170，以及形成贯穿绝缘叠层结构170的沟道柱110。如下文所述，牺牲层172将替换成栅极导体。在该实施例中，衬底101例如是单晶硅衬底，层间绝缘层171例如由氧化硅组成，牺牲层172例如由氮化硅组成。

为了清楚起见，在图3a中未示出沟道柱110的内部结构。参见图1b，在沟道柱110的中间部分，沟道柱110包括依次堆叠的沟道层111、隧穿介质层112、电荷存储层113和阻挡介质层114，在沟道柱110的两端，沟道柱110包括依次堆叠的沟道层111和阻挡介质层114。

进一步地，例如在半导体结构的表面上形成光致抗蚀剂掩模，然后进行各向异性蚀刻，在绝缘叠层结构170中形成栅线缝隙103，如图3b所示。

各向异性蚀刻可以采用干法蚀刻，如离子铣蚀刻、等离子蚀刻、反应离子蚀刻、激光烧蚀。例如，通过控制蚀刻时间，使得蚀刻在衬底101的表面附近停止。在蚀刻之后通过在溶剂中溶解或灰化去除光致抗蚀剂掩模。

在该实施例中，栅线缝隙103不仅用于将栅极导体分割成多条栅线，而且用于形成源极连接的导电通道。为此，栅线缝隙103贯穿叠层结构150到达半导体衬底101。

进一步地，利用栅线缝隙103作为蚀刻剂通道，采用各向同性蚀刻去除绝缘叠层结构170中的牺牲层172从而形成空腔104，如图3c所示。

各向同性蚀刻可以采用选择性的湿法蚀刻或气相蚀刻。在湿法蚀刻中使用蚀刻溶液作为蚀刻剂，其中，将半导体结构浸没在蚀刻溶液中。在气相蚀刻中使用蚀刻气体作为蚀刻剂，其中，将半导体结构暴露于蚀刻气体中。在绝缘叠层结构170中的层间绝缘层171和牺牲层172分别由氧化硅和氮化硅组成的情形下，在湿法蚀刻中可以采用磷酸溶液作为蚀刻剂，在气相蚀刻中可以采用C₄F₈、C₄F₆、CH₂F₂和O₂中的一种或多种。在蚀刻步骤中，蚀刻剂充满栅线缝隙103。绝缘叠层结构170中的牺牲层172的端部暴露于栅线缝隙103的开口中，因此，牺牲层172接触到蚀刻剂。蚀刻剂由栅线缝隙103的开口逐渐向绝缘叠层结构170的内部蚀刻牺牲层172。由于蚀刻剂的选择性，该蚀刻相对于绝缘叠层结构170中的层间绝缘层171去除牺牲层172。

优选地，在上述的湿法蚀刻步骤之后，可以采用附加的蚀刻步骤去除在层间绝缘层171上附着的蚀刻产物(例如氧化硅)，使得层间绝缘层171在空腔172中的暴露表面平整。

优选地，在上述的湿法蚀刻步骤之后，采用原子层沉积(ALD)，在层间绝缘层171的暴露表面上形成第一成核层124，如图3d所示。

在该实施例中，第一成核层124例如由钨的硅化物或氮化物组成。

更优选地，在形成第一成核层124之后，采用原子层沉积(ALD)，在部分第一成核层124暴露表面上形成第二成核层125，如图3e所示。

在该实施例中，第二成核层125例如由钛的硅化物或氮化物组成。

进一步地，利用栅线缝隙103作为沉积物通道，采用原子层沉积(ALD)，在栅线缝隙103和空腔104中填充金属层126，如图3f所示。

在该实施例中，金属层126例如由钨组成。在原子层沉积中采用的前驱气体例如是六氟化钨WF₆，采用的还原气体例如是硅烷SiH₄或乙硼烷B₂H₆。在原子层沉积的步骤中，利用六氟化钨WF₆与硅烷SiH₄的反应产物的化学吸附获得钨材料实现沉积过程。

金属层126形成在第二成核层125的表面上，可以改善原子层沉积期间前驱气体在表面上的化学吸附特性，并且可以提高金属层126在层间绝缘层171上的附着强度。

尽管未在图中示出，但在上述沉积步骤之后，在金属层126中残留有前驱气体(例如，氟化物)，即在填充空腔104的金属层126存在着容纳有前驱气体的缝隙。

进一步地，在半导体结构的表面上形成光致抗蚀剂掩模，然后进行回蚀刻(etchback)，在金属层126中重新形成栅线缝隙103，如图3g所示。

该回蚀刻使用氟化硫、氮及氯作为蚀刻剂，以移除该栅线缝隙103的钨材料。进一步地，栅线缝隙103不仅将金属层126分离成不同的层面，从而形成栅极导体层121、122和123，而且将每个层面的栅极导体分隔成多条栅线。在栅线缝隙103的侧壁上，栅极导体层121、122和123邻接栅线缝隙103的端部暴露。

在该步骤中形成的栅极导体121、122和123与层间绝缘层171交替堆叠，从而形成栅叠层结构120。与绝缘叠层结构170相比，栅叠层结构120中的栅极导体层121、122和123置换了绝缘叠层结构170中的牺牲层172。

优选地，经由栅线缝隙103进行离子注入，在衬底101中形成N型(使用N型掺杂剂，例如P、As)或P型(使用P型掺杂剂，例如B)的掺杂区102。掺杂区102作为共源极连接的接触区，用于降低随后形成的导电通道与衬底101之间的接触电阻。

进一步地，覆盖栅极导体层121、122和123邻近栅线缝隙103的端部形成反应层106，如图3h所示。

在该步骤中，在原子层沉积中采用四氟化铪分解形成以单质形式存在的铪和以气体形式存在的氟气，将氟气释放后，以单质形式存在的铪附着在栅极导体层121、122和123邻近栅线缝隙103的端部上形成反应层106。

进一步地，反应层106与栅极导体层121、122和123采用退火工艺形成阻挡层140，如图3i所示。

在该步骤中，退火工艺的温度不小于1000℃，反应层106与栅极导体层121、122和123接触的部分形成金属化合物二钨化铪(HfW₂)。

在前驱气体为氟化物的实施例中，栅极导体层121、122和123中容纳的前驱气体为氟化物，阻挡层140例如为阻氟层，从而阻挡缝隙中的氟元素向外扩散。

优选地，进行回蚀刻(etch back)，去除阻挡层140位于栅线缝隙103的侧壁上的部分，并且保留阻挡层140位于栅极导体121、122和123邻接栅线缝隙103的端部的部分。例如，阻挡层140位于栅叠层结构120中的相邻层间绝缘层171之间，从而形成封闭栅极导体121、122和123的栓塞。

进一步地，在栅线缝隙103中形成位于其侧壁的绝缘层150以及填充其内部空间的导电通道160，如图3j所示。

导电通道160与栅极导体层121、122和123之间由绝缘层150隔开。与沟道柱110类似，导电通道160贯穿叠层结构120。导电通道160的第一端与衬底101相连接，第二端延伸至叠层结构120的顶部。在优选的实施例中，导电通道160的第一端接触衬底101中的掺杂区102，从而实现与衬底101之间的连接。

如上所述，沟道柱110经由衬底101形成共源极连接，导电通道160提供共源极连接至源极线SL的导电路径。

图4a和4b分别示出根据现有技术的3D存储器件和根据本发明实施例的3D存储器件的局部放大图。在图3j中示出的区域BB对应于局部放大图的截取位置，即该区域BB包括导电通道附近的一部分结构。

如图4a所示，在根据现有技术的3D存储器中，沟道柱210和导电通道260分别位于沟道孔和栅线缝隙中，并且分别邻接叠层结构中的栅极导体221的两端。栅极导体221与导电通道260之间由绝缘层250彼此隔开，栅极导体221的至少一部分表面覆盖有成核层。在栅极导体221中残留的前驱气体(例如，氟化物)形成缝隙205。在形成导电通道260之后，在栅极导体221邻近导电通道260的端部，前驱气体从缝隙205中逸出形成中空区域206从而破坏绝缘层250。栅极导体221的材料随着前驱气体的逸出而到达导电通道260，使得栅极导体221与导体通道260之间短接，从而使得3D存储器件失效。为避免器件失效，需要去除缝隙205中的氟化物，如果采用普通退火工艺脱气，只需将含氟气体从空隙中清除即可。

然而，对于采用沉积工艺形成金属钨的栅极导体层来说，栅极导体极易吸附氟化物，因此，栅极导体层内部的氟化物需要更强烈的退火工艺去除，但在强烈的退火过程会产生一些潜在的问题，如晶圆弯曲变化、器件结构膨胀或收缩，甚至影响后续的测试工艺。

如图4b所示，在根据本发明实施例的3D存储器中，沟道柱110和导电通道160分别位于沟道孔和栅线缝隙中，并且分别邻接叠层结构中的栅极导体121的两端。栅极导体121与导电通道160之间由绝缘层150彼此隔开，栅极导体121的至少一部分表面覆盖有成核层。在栅极导体121中残留的前驱气体(例如，氟化物)形成缝隙105。此外，阻挡层140封闭栅极导体121邻近导电通道160的端部。即使在栅极导体121中残留前驱气体(例如，氟化物)形成缝隙105，该缝隙也被阻挡层140封闭，使得前驱气体不能从缝隙105中逸出而破坏绝缘层140。本发明实施例中采用的阻挡层140可以避免栅极导体121与导电通道160之间的短接，从而提高3D存储器件的良率和可靠性。

本发明实施例提供的3D存储器件及其制造方法，阻挡层采用金属化合物形成，由于金属间化合物的晶体结构紧密，在金属键和共价键之间具有特殊的化学键，紧凑连续的金属间化合物能有效地防止气体逸出。

本发明实施例提供的3D存储器件及其制造方法，形成阻挡层的金属化合物包括二钨化铪，由于铪原子和钨原子序数相近，如图5所示，具有相似的性质，形成二钨化铪后其结构紧凑，能更加有效地防止氟的逸出。

本发明实施例提供的3D存储器件及其制造方法，不需要采用强烈的退火工艺去除栅极导体层中的氟元素，仅需要普通退火工艺形成阻挡层，从而抑制氟元素破坏绝缘层，此外，由于材料为二钨化铪的阻挡层与材料为钨的栅极导体层的导电性能相似，因此不会对器件结构和电性造成较大的影响。

在以上的描述中，对于各层的构图、蚀刻等技术细节并没有做出详细的说明。但是本领域技术人员应当理解，可以通过各种技术手段，来形成所需形状的层、区域等。另外，为了形成同一结构，本领域技术人员还可以设计出与以上描述的方法并不完全相同的方法。另外，尽管在以上分别描述了各实施例，但是这并不意味着各个实施例中的措施不能有利地结合使用。

以上对本发明的实施例进行了描述。但是，这些实施例仅仅是为了说明的目的，而并非为了限制本发明的范围。本发明的范围由所附权利要求及其等价物限定。不脱离本发明的范围，本领域技术人员可以做出多种替代和修改，这些替代和修改都应落在本发明的范围之内。

Claims (13)

1.一种3D存储器件，包括：

半导体衬底；

栅叠层结构，位于所述半导体衬底上，包括交替堆叠的多个栅极导体层与多个层间绝缘层；

多个沟道柱，贯穿所述栅叠层结构，并与所述半导体衬底接触；

导电通道，贯穿所述栅叠层结构，并与所述半导体衬底接触；

绝缘层，围绕所述导电通道，并将所述导电通道与所述多个栅极导体层彼此隔开；以及

阻挡层，所述阻挡层位于所述栅极导体层与所述绝缘层之间，以将所述栅极导体层与所述绝缘层隔离；

其中，所述阻挡层由栅极导体层与反应层采用退火工艺反应形成。

2.根据权利要求1所述的3D存储器件，其中，所述阻挡层的材料包括金属化合物。

3.根据权利要求1所述的3D存储器件，其中，所述阻挡层仅存在于所述栅极导体层邻接栅线缝隙的端部的部分，形成封闭所述栅极导体的栓塞。

4.根据权利要求1所述的3D存储器件，其中，所述阻挡层为阻氟层。

5.根据权利要求1所述的3D存储器件，其中，所述阻挡层位于相邻两层所述层间绝缘层之间。

6.根据权利要求1所述的3D存储器件，其中，所述栅极导体层内形成有缝隙，所述阻挡层封闭所述缝隙邻近所述导电通道的开口。

7.根据权利要求1所述的3D存储器件，还包括掺杂区，位于所述半导体衬底中，所述导电通道与所述掺杂区接触。

8.根据权利要求1所述的3D存储器件，还包括成核层，位于所述栅极导体层与所述层间绝缘层之间。

9.一种3D存储器件的制造方法，包括：

在半导体衬底上形成栅叠层结构，包括交替堆叠的多个栅极导体层与多个层间绝缘层；

贯穿所述栅叠层结构形成与所述半导体衬底接触的多个沟道柱；

贯穿所述栅叠层结构形成与所述半导体衬底接触的导电通道；

在所述栅极导体层的端部形成阻挡层，以及围绕所述导电通道形成绝缘层，所述绝缘层将所述导电通道与所述多个栅极导体层彼此隔开，所述阻挡层将所述栅极导体层与所述绝缘层隔离，

其中，形成所述阻挡层的步骤包括：

在所述栅极导体层邻近栅线缝隙的端部形成反应层；以及

所述反应层与所述栅极导体层采用退火工艺形成所述阻挡层。

10.根据权利要求9所述的制造方法，其中，形成所述栅叠层结构的步骤包括：

在所述半导体衬底上形成绝缘叠层结构，所述绝缘叠层结构包括交替堆叠的多个牺牲层和所述多个层间绝缘层；

形成贯穿所述绝缘叠层结构的多个栅线缝隙，所述多个沟道柱位于所述多个栅线缝隙之间；以及

经由所述多个栅线缝隙将所述多个牺牲层置换为多个栅极导体层，形成所述栅叠层结构。

11.根据权利要求9所述的制造方法，其中，所述栅极导体层内形成有栅线缝隙，在形成所述阻挡层的步骤中，采用回蚀刻去除所述阻挡层位于多个所述栅线缝隙侧壁上的部分，使得所述阻挡层封闭所述缝隙邻近所述导电通道的开口。

12.根据权利要求9所述的制造方法，其中，所述阻挡层为阻氟层。

13.根据权利要求9所述的制造方法，其中，所述阻挡层的材料包括金属化合物。