TWI724881B - 記憶體元件以及形成記憶體元件的方法 - Google Patents
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Abstract
一種用於製作記憶體元件的方法包括：提供初始半導體結構，其包括基礎基底、具有層間電介質層和第一犧牲層的堆疊結構；以及貫穿所述堆疊結構形成的溝道溝槽。所述方法包括：從溝道溝槽去除每個第一犧牲層的一部分，以形成捕獲層溝槽；在捕獲層溝槽中形成第二犧牲層；形成電荷捕獲膜以填充捕獲層溝槽；以及從溝道溝槽去除電荷捕獲膜的一部分，以形成電荷捕獲層；在溝道溝槽的側壁上形成穿隧層和溝道層；去除第一犧牲層和第二犧牲層；在電荷捕獲層上形成阻擋層；以及在鄰近層間電介質層之間形成與穿隧層接觸的閘極結構。
Description
本發明總體上涉及半導體製作技術領域，以及更具體地，涉及記憶體元件以及其製作方法。
隨著平面快閃記憶體的發展，半導體電子設備的製造方法已經取得了較大的發展。然而，近年來，平面快閃記憶體的持續發展遇到了很多挑戰，諸如物理限制、現有微影技術限制、儲存電子密度限制等。在這一背景下，為了解決平面快閃記憶體遇到的困難，並且追求每儲存單元的較低生產成本，已經出現了各種三維(3D)快閃記憶體結構，包括3D或非(NOR)和3D與非(NAND)。
在具有NOR型結構的3D快閃記憶體中，儲存單元並聯排列在位元線與底線(ground line)之間，而在具有NAND型結構的3D快閃記憶體中，儲存單元串聯排列在位元線與地線之間。具有串列(tandem)結構的NAND快閃記憶體具有較低讀取速度，但是具有較高寫入速度和抹除速度。因此，NAND快閃記憶體適用於儲存資料。此外，NAND快閃記憶體還展示出了許多用於資料儲存的優點，諸如小單元尺寸和大儲存容量。
電荷捕獲3D記憶體是允許三維集成的基本元件。電荷捕獲3D記憶體
元件中的關鍵結構是閘極堆疊，以及閘極堆疊通常具有多層結構，該多層結構包括溝道層、穿隧層、電荷捕獲層和阻隔層。閘極堆疊的膜層被順次佈置在溝道的側壁表面上。閘極堆疊用以控制記憶體元件的電荷儲存功能，以及閘極堆疊的溝道層提供針對載流子的路徑。因此，溝道層的電阻在記憶體元件的可靠性和低溫特性方面起著重要作用。
隨著對高儲存密度的需求的增加，3D記憶體元件中的堆疊層的數量還可能增加，以及溝道長度可能延長。當溝道長度增加時，溝道的總電阻也增加，以及因此可能使溝道的導電性能劣化並且可能降低載流子的低溫遷移率。照此，低溫程式設計性能和變換溫度性能可能不是期望的。此外，由於溝道的總體阻抗高，因此當在陣列級上執行程式設計/讀取操作時，可能增強程式設計背景雜訊，這可能進一步在陣列級上造成閾值電壓的分佈變寬，以及元件可靠裕度減少。
當前，改進長溝道的導電性能的方法是調整溝道層的厚度，以及還有增加溝道層的結晶度和晶粒尺寸。調整溝道層的厚度以及提高結晶度和晶粒尺寸可能能夠進一步增加溝道的導電電流並且降低晶粒邊界或層介面處的捕獲效應，以及因而可以改進溝道的導電性能。然而，隨著堆疊層的數量增加，可能要對製作方法施加更加嚴格的要求，以便進一步改進溝道的品質。
所公開的記憶體元件以及其製作方法針對于解決上文闡述的一個或多個問題以及本領域的其它問題。
本發明的一個方面提供了用於製作記憶體元件的方法。所述方法包括：提供初始半導體結構，其包括基礎基底、形成於基礎基底上並且包括交替地佈置的多個層間電介質層和多個第一犧牲層的堆疊結構；以及貫穿所述堆疊
結構形成並且位於所述基礎基底之上的溝道溝槽。所述方法還包括：去除每個第一犧牲層的接近溝道溝槽的部分，以形成在鄰近層間電介質層之間凹陷的捕獲層溝槽；在捕獲層溝槽的底部和側壁上、以及在所述多個層間電介質層在所述溝道溝槽中露出的側壁上形成第二犧牲層；形成電荷捕獲膜以填充捕獲層溝槽；以及從溝道溝槽去除電荷捕獲膜和第二犧牲層中的每一者的一部分。電荷捕獲膜的剩餘部分形成電荷捕獲層。所述方法還包括：在電荷捕獲層和剩餘第二犧牲層的沿溝道溝槽的側壁上形成穿隧層，以及在穿隧層上形成溝道層；去除所述多個第一犧牲層；去除剩餘第二犧牲層，以露出穿隧層的位於電荷捕獲層與鄰近層間電介質層之間的部分；在電荷捕獲層的露出表面上形成阻擋層；以及形成位於鄰近層間電介質層之間的多個閘極結構。所述多個閘極結構與所述穿隧層接觸。
本發明的另一方面提供了記憶體元件。所述記憶體元件包括：基礎基底；在基礎基底之上交替地堆疊以形成堆疊結構的多個層間電介質層和多個閘極結構；沿堆疊結構的側壁形成的穿隧層；沿所述堆疊設置結構的側壁形成於穿隧層上的溝道層，穿隧層將溝道層與堆疊結構隔開；在垂直於穿隧層的方向上形成於穿隧層與所述多個閘極結構之間並且形成於鄰近層間電介質層之間的電荷捕獲層；形成於穿隧層上、包覆電荷捕獲層、並且位於鄰近層間電介質層之間的阻擋層。阻擋層將電荷捕獲層與所述多個閘極結構隔開；電荷捕獲層的側表面與穿隧層接觸；以及每個閘極結構與穿隧層直接接觸的部分將阻擋層與鄰近層間電介質層隔開。
本領域技術人員可以根據本發明內容的說明書、請求項和附圖理解本發明內容的其它方面。
100:基礎基底
101:層間電介質層
102:閘極層
103:溝道溝槽
104:外延層
111:阻擋層
112:電荷捕獲層
113:穿隧層
114:溝道層
200:基礎基底
201:層間電介質層
202:閘極結構
203:溝道溝槽
204:外延層
210:捕獲層溝槽
211:阻擋層
212:電荷捕獲層
213:穿隧層
214:溝道層
221:第一犧牲層
222:第二犧牲層
232:電荷捕獲膜
241:高k電介質層
242:功函數層
243:金屬閘極層
下文的附圖是根據各種公開的實施例的僅用於說明目的的示例，而不旨在限制本發明內容的範圍。
圖1示出了3D NAND記憶體元件的示意性截面圖；圖2示出了圖1中的虛線框中所示的結構的放大示意圖；圖3根據本發明的各種實施例示出了示例性製作方法的流程圖；圖4-圖15根據本發明的各種實施例示出了位於示例性方法的某些階段的半導體結構的示意圖；以及圖16示出了圖14中的虛線框中所示的結構的放大示意圖。
現在將詳細參考附圖中示出的本發明的示例性實施例。在可能的情況下，將遍及全部附圖使用相同的附圖標記指代相同或相似部分。
圖1示出了3D NAND記憶體元件的示意性截面圖，以及圖2示出了圖1中的虛線框中所示的結構的放大示意圖。參考圖1-圖2，3D NAND記憶體元件包括基礎基底100，以及包括多個層間電介質層101和多個閘極層102的堆疊結構。所述多個層間電介質層101和多個閘極層102被交替地佈置以形成堆疊結構。所述3D記憶體元件還包括貫穿該堆疊結構形成並且位於基礎基底100之上的多個溝道溝槽103，以及形成於每個溝道溝槽103的底部並且位於基礎基底100之上的外延層104。
所述3D NAND記憶體元件進一步包括順次形成於溝道溝槽103的側壁表面上的阻擋層111、電荷捕獲層112、穿隧層113和溝道層114。照此，阻擋層111、電荷捕獲層112、穿隧層113和溝道層114一起在溝道溝槽103的側壁表面上形成閘極堆疊。
應當注意，圖1-2僅示出了與本發明內容相關的結構，所述3D NAND記憶體元件可以進一步包括用於實現該元件的完整功能的其它元件和/或結構。
在所述3D NAND記憶體元件中，由阻擋層111、電荷捕獲層112、穿隧層113和溝道層114形成的閘極堆疊起著該電荷捕獲3D記憶體的關鍵結構的作用。在該多層閘極堆疊中，穿隧層113由氧化矽組成，電荷捕獲層112由氮化矽組成，以及阻隔層111由氧化矽組成。閘極堆疊用以控制記憶體的電荷儲存功能，以及閘極堆疊的溝道層114提供針對載流子的路徑。因此，溝道層的電阻在記憶體元件的可靠性和低溫特性方面起著重要作用。
為了改進儲存密度，在3D NAND記憶體元件中，堆疊層的數量較大，以及溝道長度較長。因此，溝道的總體電阻增加，導致溝道的導電性能劣化以及可能在低溫下降低載流子的遷移率。照此，低溫程式設計性能和變換溫度性能可能不是期望的。此外，由於溝道的總體阻抗較高，因而當在陣列級上執行程式設計/讀取操作時，可能增強程式設計背景雜訊，這可能進一步在陣列級上造成閾值電壓的分佈變寬，以及元件可靠裕度減少。
根據現有技術，為了改進長溝道的導電性能，可以調整溝道層的厚度，以及增加溝道層的結晶度和晶粒尺寸。然而，隨著堆疊層的數量增加，可能要對製作方法施加更加嚴格的要求，以便進一步改進溝道的品質。
本發明內容提供了用於製作3D NAND記憶體元件的方法。圖3根據本發明的各種實施例示出了示例性製作方法的流程圖，以及圖4-圖16根據本發明的各種實施例示出了位於示例性方法的某些階段的半導體結構的示意圖。
參考圖3，可以提供初始半導體結構，以及所述初始半導體結構可以包括：基礎基底；包括在基礎基底上交替地佈置的多個層間電介質層和多個第一犧牲層的堆疊結構；貫穿所述堆疊結構形成並且位於基礎基底之上的溝道溝槽；以及形成於溝道溝槽的底部並且位於基礎基底之上的外延層(S401)。圖4
示出了與本發明內容的各種實施例一致的半導體結構的示意性截面圖，以及圖5示出了圖4中的虛線框中所示的結構的放大示意圖。
參考圖4-圖5，可以提供初始半導體結構。所述初始半導體結構可以包括：基礎基底200；包括在基礎基底200上交替地佈置的多個層間電介質層201和多個第一犧牲層221的堆疊結構；貫穿所述堆疊結構形成並且位於基礎基底200之上的溝道溝槽203；以及形成於溝道溝槽203的底部並且位於基礎基底200之上的外延層204。
在一個實施例中，基礎基底200可以由矽、鍺、矽鍺或者任何適當的半導體材料組成，所述多個層間電介質層201可以由氧化物(例如，氧化矽)組成，以及所述多個犧牲層221可以由氮化物(例如，氮化矽)組成。在一個實施例中，每個第一犧牲層221的厚度可以位於大約20奈米(nm)到40nm的範圍內。
此外，參考圖3，可以去除每個第一犧牲層的接近溝道溝槽的部分，以形成在鄰近層間電介質層之間凹陷的捕獲層溝槽(S402)。圖6示出了與本發明內容的各種實施例一致的半導體結構的示意性截面圖。
參考圖6，可以去除每個第一犧牲層221的接近溝道溝槽203的部分(參考圖4)，以形成在鄰近層間電介質層201之間凹陷的捕獲層溝槽210。在一個實施例中，可以通過濕蝕刻方法去除第一犧牲層221的部分。在去除第一犧牲層221的該部分之後，捕獲層溝槽210沿垂直於溝道溝槽203的側壁表面的方向的深度可以位於大約20nm到50nm的範圍內。應當注意，在蝕刻程序期間，用於形成第一犧牲層221的材料的蝕刻速率可以大體上大於用於形成層間電介質層201的材料的蝕刻速率，以及因此在該蝕刻程序之後，所述多個層間電介質層201可能被略微去除，甚至可以保持不變。
此外，返回圖3，可以在捕獲層溝槽的底部和側壁上以及所述多個層間電介質層在所述溝道溝槽中露出的側壁上形成第二犧牲層(S403)。圖7示出
了與本發明內容的各種實施例一致的半導體結構的示意性截面圖。
參考圖7，可以在捕獲層溝槽210的底部和側壁上以及所述多個層間電介質層201在所述溝道溝槽203中露出的側壁上形成第二犧牲層222(參考圖4)。第二犧牲層222還可以覆蓋溝道溝槽203的側壁(參考圖4)。由於捕獲層溝槽210的深度方向垂直於溝道溝槽203的側壁表面，因此捕獲層溝槽210的側壁表面可以露出鄰近的層間電介質層201，以及捕獲層溝槽210的底表面可以露出對應的第一犧牲層221。
在一個實施例中，第二犧牲層222可以由GeO2、多晶矽、高k電介質材料(例如，具有大於3.9的相對介電常數的材料)等中的至少一者組成。第二犧牲層222可以通過化學氣相沉積(CVD)工藝、原子層沉積(ALD)工藝或者任何其它適當沉積方法形成。第二犧牲層的厚度可以位於大約3nm到5nm的範圍內。
此外，返回圖3，可以形成電荷捕獲膜以填充捕獲層溝槽並且還覆蓋溝道溝槽的側壁表面(S404)。圖8示出了與本發明內容的各種實施例一致的半導體結構的示意性截面圖。
參考圖8，可以形成電荷捕獲膜232以填充捕獲層溝槽210(參考圖6)。電荷捕獲膜232還可以覆蓋溝道溝槽203(參考圖4)的側壁。在一個實施例中，電荷捕獲膜232可以由氮化矽、氮氧化矽或者任何其它適當材料組成。或者，在其它實施例中，電荷捕獲膜可以具有由氮化矽和氮氧化矽形成的複合結構。在一個實施例中，電荷捕獲膜232可以是通過CVD方法、ALD方法或者任何其它適當沉積方法形成的。
在一個實施例中，在接下來執行的酸蝕刻方法期間，用於形成第二犧牲層222的材料的蝕刻速率可以大體上大於用於形成電荷捕獲膜232的材料的蝕刻速率。
此外，返回圖3，可以從溝道溝槽去除電荷捕獲膜和第二犧牲層中的每一者的一部分，使得電荷捕獲膜的剩餘部分可以形成電荷捕獲層(S405)。圖9示出了與本發明內容的各種實施例一致的半導體結構的示意性截面圖。
參考圖9，可以從溝道溝槽203(參考圖4)去除電荷捕獲膜232(參考圖8)的一部分以及第二犧牲層222的一部分，直到在溝道溝槽203中露出所述多個層間電介質201的側壁表面為止。電荷捕獲層232的剩餘部分可以形成電荷捕獲層212。照此，在垂直於溝道溝槽203的側壁表面的方向上，電荷捕獲層212和第二犧牲層222的側壁表面可以與所述多個層間電介質層201的側壁表面齊平。此外，電荷捕獲層212可以包括多個分立部分，其中，每個部分位於兩個鄰近的層間電介質層201之間，並且通過第二犧牲層222將其與層間電介質層201隔開。在一個實施例中，去除電荷捕獲膜232和第二犧牲層222形成於溝道溝槽203的側壁表面上的部分的方法可以是乾蝕刻方法或者濕蝕刻方法。
此外，返回圖3，可以在電荷捕獲層和剩餘第二犧牲層的沿溝道溝槽的側壁上形成穿隧層，以及可以在穿隧層上形成溝道層(S406)。圖10示出了與本發明內容的各種實施例一致的半導體結構的示意性截面圖。
參考圖10，穿隧層213可以形成於電荷捕獲層212和剩餘第二犧牲層222的沿溝道溝槽203(參考圖4)的側壁上。此外，溝道層214可以形成於穿隧層213上。在一個實施例中，穿隧層213可以由氧化矽、氮氧化矽或者高k電介質材料組成。在其它實施例中，穿隧層213可以具有通過氧化矽、氮氧化矽和高k電介質材料形成的複合結構。在一個實施例中，穿隧層213可以是通過CVD方法、ALD方法或者任何其它適當沉積方法形成的。在一個實施例中，穿隧層213的厚度可以位於大約1nm到10nm的範圍內。
在一個實施例中，溝道層214可以由非晶矽、多晶矽或者任何其它適當材料組成，以及溝道層214可以連接到形成於溝道溝槽203(參考圖4)的底部
的外延層204。在一個實施例中，溝道層214可以是通過CVD方法、ALD方法或者任何其它適當沉積方法形成的。
此外，返回圖3，可以去除多個犧牲層(S407)。圖11示出了與本發明內容的各種實施例一致的半導體結構的示意性截面圖。
參考圖11，可以去除多個第一犧牲層221(參考圖10)。可以通過酸蝕刻方法去除所述多個第一犧牲層221。在一個實施例中，在去除所述多個第一犧牲層221之前，可以在堆疊結構中形成多個公共源極溝槽(未示出)。在一個實施例中，可以在形成所述多個公共源極溝槽之前完成溝道蝕刻方法。例如，可以在溝道溝槽中形成用於溝道層的接觸插塞。可以通過蝕刻方法在堆疊結構中形成所述多個公共源極溝槽。此外，借助於通過所述多個公共源極溝槽執行酸蝕刻方法，可以去除堆疊結構中的所述多個第一犧牲層。
返回圖3，可以去除剩餘的第二犧牲層，以露出穿隧層的位於電荷捕獲層與鄰近層間電介質層之間的部分(S408)。圖12示出了與本發明的各種實施例一致的半導體結構的示意性截面圖。
參考圖12，可以進一步去除剩餘第二犧牲層222(參考圖11)，以便可以露出穿隧層213的位於電荷捕獲層212與鄰近層間電介質層201之間的部分。在一個實施例中，在去除所述多個第一犧牲層221(參考圖10)之後，該蝕刻過程可以進一步去除第二犧牲層222。
在一些實施例中，可以完全去除第二犧牲層222。在其它實施例中，可以大體上上去除第二犧牲層222，以及第二犧牲層222的僅一小部分可以保留在靠近穿隧層213的位置處。
此外，回到圖3，可以在電荷捕獲層的露出表面上形成阻擋層(S409)。圖13示出了與本發明的各種實施例一致的半導體結構的示意性截面圖。
參考圖13，阻擋層211可以形成於電荷捕獲層212的露出表面上。在一個實施例中，阻擋層211可以由氧化矽組成，以及阻擋層211的厚度可以位於大約2nm到10nm的範圍內。阻擋層211可以是通過熱氧化方法或者原位水汽生成(ISSG)方法形成的，以及因此阻擋層211可以是由氧化矽組成的緻密膜層。在一個實施例中，在電荷捕獲層212的露出表面上形成阻擋層211之後，可以使阻擋層211與每個鄰近層間電介質層201隔開一定間隙，該間隙的大小在平行於溝道溝槽的側壁表面的方向上位於大約3nm到5nm的範圍內。
此外，回到圖3，可以形成多個閘極結構以填充鄰近層間電介質層之間的空白空間(S410)。圖14示出了與本發明內容的各種實施例一致的半導體結構的示意性截面圖，以及圖15示出了與本發明的各種實施例一致的另一半導體結構的示意性截面圖。圖16示出了圖14中的虛線框中所示的結構的放大示意圖。
參考圖14-圖15，可以形成多個閘極結構202以填充鄰近層間電介質層之間的空白空間。參考圖16，在一個實施例中，每個閘極結構202可以是金屬閘極結構，其包括順次形成於對應的層間電介質層201之間的空白空間中的高k電介質層241、功函數層242和金屬閘極層243。例如，高k電介質層241可以形成於所述多個層間電介質層201、穿隧層213和阻擋層211的露出表面上。然後，功函數層242可以形成於位於鄰近層間電介質層201之間的高k電介質層241的露出表面上。此外，金屬閘極層243可以形成於層間電介質層201上。
在一個實施例中，參考圖14，可以由所述多個閘極結構202充分填充阻擋層211與所述多個層間電介質層201之間的空間。在其它實施例中，參考圖15，當形成閘極結構202時，金屬閘極層243(參考圖16)可能未完全填充阻擋層211與所述多個層間電介質層201之間的空間，從而在阻擋層211與所述多個層間電介質層201之間留下多個孔隙。
參考圖14，如通過圓圈指示的，閘極結構202可以在靠近由穿隧層213
和所述多個層間電介質層201形成的每個拐角的位置處與穿隧層213直接接觸。因此，沿Y方向，例如，與溝道溝槽203(參考圖4)的側壁表面平行的方向，溝道層214與閘極結構202之間的距離可以變化，以及在閘極結構202與穿隧層213直接接觸的位置上，溝道層214與閘極結構202之間的距離可以最短。對應地，當執行程式設計/讀取操作時，溝道在這些位置上的電阻可以較低。照此，可以降低溝道的總體電阻，可以有效增加通過溝道層214的導電電流，以及因此可以提高程式設計/讀取操作的回應速度。此外，隨著溝道的總體電阻減少，程式設計背景雜訊也減少，以及因此可以抑制閾值電壓的分佈的陣列級加寬效應。
根據所公開的用於製作3D NAND記憶體元件的方法，閘極結構的一部分與穿隧層直接接觸。因此，在閘極結構與穿隧層直接接觸的位置上，降低了從閘極到溝道的距離，以及對應地，當執行程式設計/讀取操作時，溝道在這些位置上的電阻可以較低。照此，可以降低溝道的總體電阻，以及可以有效增加通過溝道的導電電流，以及因此可以提高程式設計/讀取操作的回應速度。此外，所公開的方法還改進了低溫下的溝道導電性能，由此改進了低溫程式設計性能和轉換溫度性能。此外，隨著溝道總體電阻降低，程式設計背景雜訊也降低，以及因此可以抑制閾值電壓的分佈的陣列級加寬效應。
本發明還提供了一種記憶體元件。圖14示出了符合本發明的各種實施例的示例性記憶體元件的示意性截面圖。圖16示出了圖14中的虛線框中所示的結構的放大示意圖。
參考圖14，所述記憶體元件可以包括基礎基底(未示出)，以及在基礎基底之上交替地堆疊以形成堆疊結構的多個層間電介質層201和多個閘極結構202。在一個實施例中，鄰近層間電介質層201之間的距離可以位於大約20nm到40nm的範圍內。
所述記憶體元件可以包括沿所述堆疊結構的側壁形成的穿隧層
213。所述記憶體元件可以進一步包括形成於穿隧層213的與所述多個層間電介質層201和所述多個閘極結構202相反的一側上的溝道層214。穿隧層213可以將溝道層214與所述多個層間電介質層201和所述多個閘極結構202隔開。
在一個實施例中，穿隧層213可以由氧化矽、氮氧化矽或者高k電介質材料組成。在其它實施例中，穿隧層213可以具有通過氧化矽、氮氧化矽和高k電介質材料形成的複合結構。在一個實施例中，穿隧層213的厚度可以位於大約1nm到10nm的範圍內。在一個實施例中，溝道層214可以由非晶矽、多晶矽或者任何其它適當材料組成。
所述記憶體元件還可以包括在垂直於穿隧層213的方向上形成於穿隧層213與所述多個閘極結構202之間並且形成於鄰近層間電介質層201之間的電荷捕獲層212。電荷捕獲層212的側表面可以與穿隧層213直接接觸，以及所述多個閘極結構202中的每個閘極結構與穿隧層213直接接觸的部分可以將電荷捕獲層212與所述多個層間電介質層隔開。在一個實施例中，電荷捕獲層212在垂直於穿隧層213的方向上的尺寸可以位於大約18nm到40nm的範圍內。
所述記憶體元件可以進一步包括形成於電荷捕獲層212上的阻擋層211。阻擋層211可以將電荷捕獲層212與閘極結構202隔開。因此，阻擋層211和每個閘極結構202的一部分可以與穿隧層直接接觸，以及因此將電荷捕獲層212與所述多個層間電介質層201隔開。在一個實施例中，阻擋層211的厚度可以位於大約2nm到10nm的範圍內。在一個實施例中，在垂直於所述多個層間電介質層201的方向上，閘極結構202的將阻擋層211與鄰近層間電介質層201隔開的部分的厚度可以位於大約3nm到5nm的範圍內。
在一個實施例中，參考圖14，可以由所述多個閘極結構202充分地填充阻擋層211與所述多個層間電介質層201之間的空間。在其它實施例中，參考圖15，阻擋層211與所述多個層間電介質層201之間的空間可能未由所述多個閘
極結構202充分地填充。
在一個實施例中，參考圖16，每個閘極結構202可以包括形成於層間電介質層201上的高k電介質層241。高k電介質層241還可以形成於穿隧層213和阻擋層211上。閘極結構202還可以包括形成于高k電介質層241上的功函數層242以及形成於功函數層242上的金屬閘極層243。
根據所公開的3D NAND記憶體元件，閘極結構的一部分與穿隧層直接接觸。因此，在閘極結構與穿隧層直接接觸的位置上，降低了從閘極到溝道的距離，以及對應地，當執行程式設計/讀取操作時，溝道在這些位置上的電阻可以較低。照此，可以降低溝道的總體電阻，可以有效增加通過溝道的導電電流，以及因此可以提高程式設計/讀取操作的回應速度。此外，所公開的記憶體元件還改進了低溫下的溝道導電性能，由此改進了低溫程式設計性能和轉換溫度性能。此外，隨著溝道的總體電阻降低，程式設計背景雜訊也降低，以及因此可以抑制閾值電壓的分佈的陣列級加寬效應。
上文的具體實施方式僅示出了本發明的某些示例性實施例，而不旨在限制本發明的範圍。本領域技術人員可以整體理解說明書，以及各個實施例中的技術特徵可以結合到本領域技術人員可理解的其它實施例中。在不背離本發明的精神和原理的情況下，其任何等效物或修改都落在本發明的實際範圍內。以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。
201:層間電介質層
202:閘極結構
241:高k電介質層
242:功函數層
243:金屬閘極層
Claims (19)
- 一種用於製作記憶體元件的方法，包括：提供初始半導體結構，其包括基礎基底、形成於所述基礎基底上並且包括交替地佈置的多個層間電介質層和多個第一犧牲層的堆疊結構；以及貫穿所述堆疊結構形成並且位於所述基礎基底之上的溝道溝槽；去除每個第一犧牲層的接近所述溝道溝槽的部分，以形成在鄰近層間電介質層之間凹陷的捕獲層溝槽；在所述捕獲層溝槽的底部和側壁上、以及在所述多個層間電介質層在所述溝道溝槽中露出的側壁上形成第二犧牲層；形成電荷捕獲膜以填充所述捕獲層溝槽；從所述溝道溝槽去除所述電荷捕獲膜和所述第二犧牲層中的每一者的一部分，其中，所述電荷捕獲膜的剩餘部分形成電荷捕獲層；在所述電荷捕獲層和剩餘第二犧牲層的沿所述溝道溝槽的側壁上形成穿隧層，以及在所述穿隧層上形成溝道層；去除所述多個第一犧牲層；去除所述剩餘第二犧牲層，以露出所述穿隧層的位於所述電荷捕獲層與所述鄰近層間電介質層之間的部分；在所述電荷捕獲層的露出表面上形成阻擋層；以及在鄰近層間電介質層之間形成多個閘極結構，其中，所述多個閘極結構與所述穿隧層接觸。
- 根據請求項1所述的方法，其中：所述多個層間電介質層由氧化矽組成；以及所述多個第一犧牲層由氮化矽組成。
- 根據請求項1所述的方法，其中：所述多個第一犧牲層中的每個第一犧牲層的厚度位於0nm到40nm的範圍內。
- 根據請求項1所述的方法，其中：所述捕獲層溝槽在垂直於所述溝道溝槽的側壁的方向上的深度位於大約20nm到50nm的範圍內。
- 根據請求項1所述的方法，其中：所述電荷捕獲膜由包括氮化矽、氮氧化矽或高k電介質材料中的至少一者的材料組成。
- 根據請求項1所述的方法，其中：所述第二犧牲層由GeO2、多晶矽或高k電介質材料中的至少一者組成；以及所述第二犧牲層的厚度位於3nm到5nm的範圍內。
- 根據請求項1所述的方法，其中：所述多個閘極結構中的每個閘極結構包括順次形成於對應的層間電介質層之間的高k電介質層、功函數層和金屬閘極層。
- 根據請求項1所述的方法，其中：所述穿隧層由包括氧化矽、氮氧化矽或高k電介質材料中的至少一者的材料組成；以及所述穿隧層的厚度位於1nm到10nm的範圍內。
- 根據請求項1所述的方法，其中：所述阻擋層的厚度位於2nm到10nm的範圍內。
- 根據請求項9所述的方法，其中：所述阻擋層是通過熱氧化工藝或者原位水汽生成(ISSG)工藝形成於所述電荷捕獲層的所述露出表面上的。
- 根據請求項1所述的方法，還包括：形成於所述溝道溝槽的底部上並且位於所述基礎基底之上的外延層。
- 一種記憶體元件，包括：基礎基底；在所述基礎基底之上交替地堆疊以形成堆疊結構的多個層間電介質層和多個閘極結構；沿所述堆疊結構的側壁形成的穿隧層；沿所述堆疊結構的所述側壁形成於所述穿隧層上的溝道層，所述穿隧層將所述溝道層與所述堆疊結構隔開；在垂直於所述穿隧層的方向上形成於所述穿隧層與所述多個閘極結構之間並且形成於鄰近層間電介質層之間的電荷捕獲層；以及形成於所述穿隧層上、包覆所述電荷捕獲層並且位於鄰近層間電介質層之間的阻擋層，其中：所述阻擋層將所述電荷捕獲層與所述多個閘極結構隔開，所述電荷捕獲層的側表面與所述穿隧層接觸，並且 每個閘極結構與所述穿隧層直接接觸的部分將所述阻擋層與鄰近層間電介質層隔開。
- 根據請求項12所述的元件，其中：所述多個閘極結構中的每個閘極結構包括順次形成於對應的層間電介質層之間的高k電介質層、功函數層和金屬閘極層。
- 根據請求項12所述的元件，其中：所述多個層間電介質層中的鄰近層間電介質層之間的距離位於大約20nm到40nm的範圍內。
- 根據請求項12所述的元件，其中：所述多個層間電介質層由氧化矽組成。
- 根據請求項12所述的元件，其中：所述電荷捕獲層由包括氮化矽、氮氧化矽或高k電介質材料中的至少一者的材料組成；以及所述電荷捕獲層在垂直於所述穿隧層的所述方向上的尺寸位於大約18nm到40nm的範圍內。
- 根據請求項12所述的元件，其中：每個閘極結構的與所述穿隧層直接接觸並且將所述阻擋層與所述鄰近層間電介質層隔開的所述部分的厚度位於3nm到5nm的範圍內。
- 根據請求項12所述的元件，其中：所述穿隧層由包括氧化矽、氮氧化矽或高k電介質材料中的至少一者的材料組成；以及所述穿隧層的厚度位於1nm到10nm的範圍內。
- 根據請求項12所述的元件，其中：所述阻擋層的厚度位於2nm到10nm的範圍內。
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