CN111466024A - 存储器件以及形成存储器件的方法 - Google Patents
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Abstract
一种用于制作存储器件的方法包括：提供初始半导体结构，其包括基础衬底、具有层间电介质层和第一牺牲层的堆叠结构；以及贯穿所述堆叠结构形成的沟道沟槽。所述方法包括：从沟道沟槽去除每个第一牺牲层的一部分，以形成捕获层沟槽；在捕获层沟槽中形成第二牺牲层；形成电荷捕获膜以填充捕获层沟槽；以及从沟道沟槽去除电荷捕获膜的一部分，以形成电荷捕获层；在沟道沟槽的侧壁上形成隧穿层和沟道层；去除第一牺牲层和第二牺牲层；在电荷捕获层上形成阻挡层；以及在邻近层间电介质层之间形成与隧穿层接触的栅极结构。
Description
技术领域
本公开总体上涉及半导体制作技术领域，以及更具体地，涉及存储器件以及其制作方法。
背景技术
随着平面闪存的发展，半导体电子设备的制造工艺已经取得了较大的发展。然而，近年来，平面闪存的持续发展遇到了很多挑战，诸如物理限制、现有光刻技术限制、存储电子密度限制等。在这一背景下，为了解决平面闪存遇到的困难，并且追求每存储单元的较低生产成本，已经出现了各种三维(3D)闪存结构，包括3D或非(NOR)和3D与非(NAND)。
在具有NOR型结构的3D闪存中，存储单元并联排列在位线与底线(ground line)之间，而在具有NAND型结构的3D闪存中，存储单元串联排列在位线与地线之间。具有串列(tandem)结构的NAND闪存具有较低读取速度，但是具有较高写入速度和擦除速度。因此，NAND闪存适用于存储数据。此外，NAND闪存还展示出了许多用于数据存储的优点，诸如小单元尺寸和大存储容量。
电荷捕获3D存储器是允许三维集成的基本器件。电荷捕获3D存储器件中的关键结构是栅极堆叠，以及栅极堆叠通常具有多层结构，该多层结构包括沟道层、隧穿层、电荷捕获层和阻隔层。栅极堆叠的膜层被顺次布置在沟道的侧壁表面上。栅极堆叠用以控制存储器件的电荷存储功能，以及栅极堆叠的沟道层提供针对载流子的路径。因此，沟道层的电阻在存储器件的可靠性和低温特性方面起着重要作用。
随着对高存储密度的需求的增加，3D存储器件中的堆叠层的数量还可能增加，以及沟道长度可能延长。当沟道长度增加时，沟道的总电阻也增加，以及因此可能使沟道的导电性能劣化并且可能降低载流子的低温迁移率。照此，低温编程性能和变换温度性能可能不是期望的。此外，由于沟道的总体阻抗高，因此当在阵列级上执行编程/读取操作时，可能增强编程背景噪声，这可能进一步在阵列级上造成门限电压的分布变宽，以及器件可靠窗口减少。
当前，改进长沟道的导电性能的方法是调整沟道层的厚度，以及还有增加沟道层的结晶度和晶粒尺寸。调整沟道层的厚度以及提高结晶度和晶粒尺寸可能能够进一步增加沟道的导电电流并且降低晶粒边界或层界面处的捕获效应，以及因而可以改进沟道的导电性能。然而，随着堆叠层的数量增加，可能要对制作工艺施加更加严格的要求，以便进一步改进沟道的质量。
所公开的存储器件以及其制作方法针对于解决上文阐述的一个或多个问题以及本领域的其它问题。
发明内容
本公开的一个方面提供了用于制作存储器件的方法。所述方法包括：提供初始半导体结构，其包括基础衬底、形成于基础衬底上并且包括交替地布置的多个层间电介质层和多个第一牺牲层的堆叠结构；以及贯穿所述堆叠结构形成并且处于所述基础衬底之上的沟道沟槽。所述方法还包括：去除每个第一牺牲层的接近沟道沟槽的部分，以形成在邻近层间电介质层之间凹陷的捕获层沟槽；在捕获层沟槽的底部和侧壁上、以及在所述多个层间电介质层在所述沟道沟槽中露出的侧壁上形成第二牺牲层；形成电荷捕获膜以填充捕获层沟槽；以及从沟道沟槽去除电荷捕获膜和第二牺牲层中的每一者的一部分。电荷捕获膜的剩余部分形成电荷捕获层。所述方法还包括：在电荷捕获层和剩余第二牺牲层的沿沟道沟槽的侧壁上形成隧穿层，以及在隧穿层上形成沟道层；去除所述多个第一牺牲层；去除剩余第二牺牲层，以露出隧穿层的处于电荷捕获层与邻近层间电介质层之间的部分；在电荷捕获层的露出表面上形成阻挡层；以及形成处于邻近层间电介质层之间的多个栅极结构。所述多个栅极结构与所述隧穿层接触。
本公开的另一方面提供了存储器件。所述存储器件包括：基础衬底；在基础衬底之上交替地堆叠以形成堆叠结构的多个层间电介质层和多个栅极结构；沿堆叠结构的侧壁形成的隧穿层；沿所述堆叠设置结构的侧壁形成于隧穿层上的沟道层，隧穿层将沟道层与堆叠结构隔开；在垂直于隧穿层的方向上形成于隧穿层与所述多个栅极结构之间并且形成于邻近层间电介质层之间的电荷捕获层；形成于隧穿层上、包覆电荷捕获层、并且处于邻近层间电介质层之间的阻挡层。阻挡层将电荷捕获层与所述多个栅极结构隔开；电荷捕获层的侧表面与隧穿层接触；以及每个栅极结构与隧穿层直接接触的部分将阻挡层与邻近层间电介质层隔开。
本领域技术人员可以根据本公开内容的说明书、权利要求和附图理解本公开内容的其它方面。
附图说明
下文的附图是根据各种公开的实施例的仅用于说明目的的示例，而不旨在限制本公开内容的范围。
图1示出了3D NAND存储器件的示意性截面图；
图2示出了图1中的虚线框中所示的结构的放大示意图；
图3根据本公开的各种实施例示出了示例性制作方法的流程图；
图4-15根据本公开的各种实施例示出了处于示例性方法的某些阶段的半导体结构的示意图；以及
图16示出了图14中的虚线框中所示的结构的放大示意图。
具体实施方式
现在将详细参考附图中示出的本发明的示例性实施例。在可能的情况下，将遍及全部附图使用相同的附图标记指代相同或相似部分。
图1示出了3D NAND存储器件的示意性截面图，以及图2示出了图1中的虚线框中所示的结构的放大示意图。参考图1-2，3D NAND存储器件包括基础衬底100，以及包括多个层间电介质层101和多个栅极层102的堆叠结构。所述多个层间电介质层101和多个栅极层102被交替地布置以形成堆叠结构。所述3D存储器件还包括贯穿该堆叠结构形成并且处于基础衬底100之上的多个沟道沟槽103，以及形成于每个沟道沟槽103的底部并且处于基础衬底100之上的外延层104。
所述3D NAND存储器件进一步包括顺次形成于沟道沟槽103的侧壁表面上的阻挡层111、电荷捕获层112、隧穿层113和沟道层114。照此，阻挡层111、电荷捕获层112、隧穿层113和沟道层114一起在沟道沟槽103的侧壁表面上形成栅极堆叠。
应当注意，图102仅示出了与本公开内容相关的结构，所述3D NAND存储器件可以进一步包括用于实现该器件的完整功能的其它组件和/或结构。
在所述3D NAND存储器件中，由阻挡层111、电荷捕获层112、隧穿层113和沟道层114形成的栅极堆叠起着该电荷捕获3D存储器的关键结构的作用。在该多层栅极堆叠中，隧穿层113由氧化硅组成，电荷捕获层112由氮化硅组成，以及阻隔层111由氧化硅组成。栅极堆叠用以控制存储器的电荷存储功能，以及栅极堆叠的沟道层114提供针对载流子的路径。因此，沟道层的电阻在存储器件的可靠性和低温特性方面起着重要作用。
为了改进存储密度，在3D NAND存储器件中，堆叠层的数量较大，以及沟道长度较长。因此，沟道的总体电阻增加，导致沟道的导电性能劣化以及可能在低温下降低载流子的迁移率。照此，低温编程性能和变换温度性能可能不是期望的。此外，由于沟道的总体阻抗较高，因而当在阵列级上执行编程/读取操作时，可能增强编程背景噪声，这可能进一步在阵列级上造成门限电压的分布变宽，以及器件可靠窗口减少。
根据现有技术，为了改进长沟道的导电性能，可以调整沟道层的厚度，以及增加沟道层的结晶度和晶粒尺寸。然而，随着堆叠层的数量增加，可能要对制作工艺施加更加严格的要求，以便进一步改进沟道的质量。
本公开内容提供了用于制作3D NAND存储器件的方法。图3根据本公开的各种实施例示出了示例性制作方法的流程图，以及图4-16根据本公开的各种实施例示出了处于示例性方法的某些阶段的半导体结构的示意图。
参考图3，可以提供初始半导体结构，以及所述初始半导体结构可以包括：基础衬底；包括在基础衬底上交替地布置的多个层间电介质层和多个第一牺牲层的堆叠结构；贯穿所述堆叠结构形成并且处于基础衬底之上的沟道沟槽；以及形成于沟道沟槽的底部并且处于基础衬底之上的外延层(S401)。图4示出了与本公开内容的各种实施例一致的半导体结构的示意性截面图，以及图5示出了图4中的虚线框中所示的结构的放大示意图。
参考图4-5，可以提供初始半导体结构。所述初始半导体结构可以包括：基础衬底200；包括在基础衬底200上交替地布置的多个层间电介质层201和多个第一牺牲层221的堆叠结构；贯穿所述堆叠结构形成并且处于基础衬底200之上的沟道沟槽203；以及形成于沟道沟槽203的底部并且处于基础衬底200之上的外延层204。
在一个实施例中，基础衬底200可以由硅、锗、硅锗或者任何适当的半导体材料组成，所述多个层间电介质层201可以由氧化物(例如，氧化硅)组成，以及所述多个牺牲层221可以由氮化物(例如，氮化硅)组成。在一个实施例中，每个第一牺牲层221的厚度可以处于大约20nm到40nm的范围内。
此外，参考图3，可以去除每个第一牺牲层的接近沟道沟槽的部分，以形成在邻近层间电介质层之间凹陷的捕获层沟槽(S402)。图6示出了与本公开内容的各种实施例一致的半导体结构的示意性截面图。
参考图6，可以去除每个第一牺牲层221的接近沟道沟槽203的部分(参考图4)，以形成在邻近层间电介质层201之间凹陷的捕获层沟槽210。在一个实施例中，可以通过湿法蚀刻工艺去除第一牺牲层221的部分。在去除第一牺牲层221的该部分之后，捕获层沟槽210沿垂直于沟道沟槽203的侧壁表面的方向的深度可以处于大约20nm到50nm的范围内。应当注意，在蚀刻工艺期间，用于形成第一牺牲层221的材料的蚀刻速率可以大体上大于用于形成层间电介质层201的材料的蚀刻速率，以及因此在该蚀刻工艺之后，所述多个层间电介质层201可能被略微去除，甚至可以保持不变。
此外，返回图3，可以在捕获层沟槽的底部和侧壁上以及所述多个层间电介质层在所述沟道沟槽中露出的侧壁上形成第二牺牲层(S403)。图7示出了与本公开内容的各种实施例一致的半导体结构的示意性截面图。
参考图7，可以在捕获层沟槽210的底部和侧壁上以及所述多个层间电介质层201在所述沟道沟槽203中露出的侧壁上形成第二牺牲层222(参考图4)。第二牺牲层222还可以覆盖沟道沟槽203的侧壁(参考图4)。由于捕获层沟槽210的深度方向垂直于沟道沟槽203的侧壁表面，因此捕获层沟槽210的侧壁表面可以露出邻近的层间电介质层201，以及捕获层沟槽210的底表面可以露出对应的第一牺牲层221。
在一个实施例中，第二牺牲层222可以由GeO2、多晶硅、高k电介质材料(例如，具有大于3.9的相对介电常数的材料)等组成。第二牺牲层222可以通过化学气相沉积(CVD)工艺、原子层沉积(ALD)工艺或者任何其它适当沉积工艺形成。第二牺牲层的厚度可以处于大约3nm到5nm的范围内。
此外，返回图3，可以形成电荷捕获膜以填充捕获层沟槽并且还覆盖沟道沟槽的侧壁表面(S404)。图8示出了与本公开内容的各种实施例一致的半导体结构的示意性截面图。
参考图8，可以形成电荷捕获膜232以填充捕获层沟槽210(参考图6)。电荷捕获膜232还可以覆盖沟道沟槽203(参考图4)的侧壁。在一个实施例中，电荷捕获膜232可以由氮化硅、氮氧化硅或者任何其它适当材料组成。或者，在其它实施例中，电荷捕获膜可以具有由氮化硅和氮氧化硅形成的复合结构。在一个实施例中，电荷捕获膜232可以是通过CVD工艺、ALD工艺或者任何其它适当沉积工艺形成的。
在一个实施例中，在接下来执行的酸蚀刻工艺期间，用于形成第二牺牲层222的材料的蚀刻速率可以大体上大于用于形成电荷捕获膜232的材料的蚀刻速率。
此外，返回图3，可以从沟道沟槽去除电荷捕获膜和第二牺牲层中的每一者的一部分，使得电荷捕获膜的剩余部分可以形成电荷捕获层(S405)。图9示出了与本公开内容的各种实施例一致的半导体结构的示意性截面图。
参考图9，可以从沟道沟槽203(参考图4)去除电荷捕获膜232(参考图8)的一部分以及第二牺牲层222的一部分，直到在沟道沟槽203中露出所述多个层间电介质201的侧壁表面为止。电荷捕获层232的剩余部分可以形成电荷捕获层212。照此，在垂直于沟道沟槽203的侧壁表面的方向上，电荷捕获层212和第二牺牲层222的侧壁表面可以与所述多个层间电介质层201的侧壁表面平齐。此外，电荷捕获层212可以包括多个分立部分，其中，每个部分位于两个邻近的层间电介质层201之间，并且通过第二牺牲层222将其与层间电介质层201隔开。在一个实施例中，去除电荷捕获膜232和第二牺牲层222形成于沟道沟槽203的侧壁表面上的部分的工艺可以是干法蚀刻工艺或者湿法蚀刻工艺。
此外，返回图3，可以在电荷捕获层和剩余第二牺牲层的沿沟道沟槽的侧壁上形成隧穿层，以及可以在隧穿层上形成沟道层(S406)。图10示出了与本公开内容的各种实施例一致的半导体结构的示意性截面图。
参考图10，隧穿层213可以形成于电荷捕获层212和剩余第二牺牲层222的沿沟道沟槽203(参考图4)的侧壁上。此外，沟道层214可以形成于隧穿层213上。在一个实施例中，隧穿层213可以由氧化硅、氮氧化硅或者高k电介质材料组成。在其它实施例中，隧穿层213可以具有通过氧化硅、氮氧化硅和高k电介质材料形成的复合结构。在一个实施例中，隧穿层213可以是通过CVD工艺、ALD工艺或者任何其它适当沉积工艺形成的。在一个实施例中，隧穿层213的厚度可以处于大约1nm到10nm的范围内。
在一个实施例中，沟道层214可以由非晶硅、多晶硅或者任何其它适当材料组成，以及沟道层214可以连接到形成于沟道沟槽203(参考图4)的底部的外延层204。在一个实施例中，沟道层214可以是通过CVD工艺、ALD工艺或者任何其它适当沉积工艺形成的。
此外，返回图3，可以去除多个牺牲层(S407)。图11示出了与本公开内容的各种实施例一致的半导体结构的示意性截面图。
参考图11，可以去除多个第一牺牲层221(参考图10)。可以通过酸蚀刻工艺去除所述多个第一牺牲层221。在一个实施例中，在去除所述多个第一牺牲层221之前，可以在堆叠结构中形成多个公共源极沟槽(未示出)。在一个实施例中，可以在形成所述多个公共源极沟槽之前完成沟道蚀刻工艺。例如，可以在沟道沟槽中形成用于沟道层的接触插塞。可以通过蚀刻工艺在堆叠结构中形成所述多个公共源极沟槽。此外，借助于通过所述多个公共源极沟槽执行酸蚀刻工艺，可以去除堆叠结构中的所述多个第一牺牲层。
返回图3，可以去除剩余的第二牺牲层，以露出隧穿层的处于电荷捕获层与邻近层间电介质层之间的部分(S408)。图12示出了与本公开的各种实施例一致的半导体结构的示意性截面图。
参考图12，可以进一步去除剩余第二牺牲层222(参考图11)，以便可以露出隧穿层213的处于电荷捕获层212与邻近层间电介质层201之间的部分。在一个实施例中，在去除所述多个第一牺牲层221(参考图10)之后，该蚀刻过程可以进一步去除第二牺牲层222。
在一些实施例中，可以完全去除第二牺牲层222。在其它实施例中，可以大体上上去除第二牺牲层222，以及第二牺牲层222的仅一小部分可以保留在靠近隧穿层213的位置处。
此外，回到图3，可以在电荷捕获层的露出表面上形成阻挡层(S409)。图13示出了与本公开的各种实施例一致的半导体结构的示意性截面图。
参考图13，阻挡层211可以形成于电荷捕获层212的露出表面上。在一个实施例中，阻挡层211可以由氧化硅组成，以及阻挡层211的厚度可以处于大约2nm到10nm的范围内。阻挡层211可以是通过热氧化工艺或者原位水汽生成(ISSG)工艺形成的，以及因此阻挡层211可以是由氧化硅组成的致密膜层。在一个实施例中，在电荷捕获层212的露出表面上形成阻挡层211之后，可以使阻挡层211与每个邻近层间电介质层201隔开一定间隙，该间隙的大小在平行于沟道沟槽的侧壁表面的方向上处于大约3nm到5nm的范围内。
此外，回到图3，可以形成多个栅极结构以填充邻近层间电介质层之间的空白空间(S410)。图14示出了与本公开内容的各种实施例一致的半导体结构的示意性截面图，以及图15示出了与本公开的各种实施例一致的另一半导体结构的示意性截面图。图16示出了图14中的虚线框中所示的结构的放大示意图。
参考图14-15，可以形成多个栅极结构202以填充邻近层间电介质层之间的空白空间。参考图16，在一个实施例中，每个栅极结构202可以是金属栅极结构，其包括顺次形成于对应的层间电介质层201之间的空白空间中的高k电介质层241、功函数层242和金属栅极层243。例如，高k电介质层241可以形成于所述多个层间电介质层201、隧穿层213和阻挡层211的露出表面上。然后，功函数层142可以形成于处于邻近层间电介质层201之间的高k电介质层241的露出表面上。此外，金属栅极层243可以形成于层间电介质层201上。
在一个实施例中，参考图14，可以由所述多个栅极结构202充分填充阻挡层211与所述多个层间电介质层201之间的空间。在其它实施例中，参考图15，当形成栅极结构202时，金属栅极层243(参考图16)可能未完全填充阻挡层211与所述多个层间电介质层201之间的空间，从而在阻挡层211与所述多个层间电介质层201之间留下多个孔隙。
参考图14，如通过圆圈指示的，栅极结构202可以在靠近由隧穿层213和所述多个层间电介质层201形成的每个拐角的位置处与隧穿层213直接接触。因此，沿Y方向，例如，与沟道沟槽203(参考图4)的侧壁表面平行的方向，沟道层214与栅极结构202之间的距离可以变化，以及在栅极结构202与隧穿层213直接接触的位置上，沟道层214与栅极结构202之间的距离可以最短。对应地，当执行编程/读取操作时，沟道在这些位置上的电阻可以较低。照此，可以降低沟道的总体电阻，可以有效增加通过沟道层214的导电电流，以及因此可以提高编程/读取操作的响应速度。此外，随着沟道的总体电阻减少，编程背景噪声也减少，以及因此可以抑制门限电压的分布的阵列级加宽效应。
根据所公开的用于制作3D NAND存储器件的方法，栅极结构的一部分与隧穿层直接接触。因此，在栅极结构与隧穿层直接接触的位置上，降低了从栅极到沟道的距离，以及对应地，当执行编程/读取操作时，沟道在这些位置上的电阻可以较低。照此，可以降低沟道的总体电阻，以及可以有效增加通过沟道的导电电流，以及因此可以提高编程/读取操作的响应速度。此外，所公开的方法还改进了低温下的沟道导电性能，由此改进了低温编程性能和转换温度性能。此外，随着沟道总体电阻降低，编程背景噪声也降低，以及因此可以抑制门限电压的分布的阵列级加宽效应。
本公开还提供了一种存储器件。图14示出了符合本公开的各种实施例的示例性存储器件的示意性截面图。图16示出了图14中的虚线框中所示的结构的放大示意图。
参考图14，所述存储器件可以包括基础衬底(未示出)，以及在基础衬底之上交替地堆叠以形成堆叠结构的多个层间电介质层201和多个栅极结构202。在一个实施例中，邻近层间电介质层201之间的距离可以处于大约20nm到40nm的范围内。
所述存储器件可以包括沿所述堆叠结构的侧壁形成的隧穿层213。所述存储器件可以进一步包括形成于隧穿层213的与所述多个层间电介质层201和所述多个栅极结构202相反的一侧上的沟道层214。隧穿层213可以将沟道层214与所述多个层间电介质层201和所述多个栅极结构202隔开。
在一个实施例中，隧穿层213可以由氧化硅、氮氧化硅或者高k电介质材料组成。在其它实施例中，隧穿层213可以具有通过氧化硅、氮氧化硅和高k电介质材料形成的复合结构。在一个实施例中，隧穿层213的厚度可以处于大约1nm到10nm的范围内。在一个实施例中，沟道层214可以由非晶硅、多晶硅或者任何其它适当材料组成。
所述存储器件还可以包括在垂直于隧穿层213的方向上形成于隧穿层213与所述多个栅极结构202之间并且形成于邻近层间电介质层201之间的电荷捕获层212。电荷捕获层212的侧表面可以与隧穿层213直接接触，以及所述多个栅极结构202中的每个栅极结构与隧穿层213直接接触的部分可以将电荷捕获层212与所述多个层间电介质层隔开。在一个实施例中，电荷捕获层212在垂直于隧穿层213的方向上的尺寸可以处于大约18nm到40nm的范围内。
所述存储器件可以进一步包括形成于电荷捕获层212上的阻挡层211。阻挡层211可以将电荷捕获层212与栅极结构202隔开。因此，阻挡层211和每个栅极结构202的一部分可以与隧穿层直接接触，以及因此将电荷捕获层212与所述多个层间电介质层201隔开。在一个实施例中，阻挡层211的厚度可以处于大约2nm到10nm的范围内。在一个实施例中，在垂直于所述多个层间电介质层201的方向上，栅极结构202的将阻挡层211与邻近层间电介质层201隔开的部分的厚度可以处于大约3nm到5nm的范围内。
在一个实施例中，参考图14，可以由所述多个栅极结构202充分地填充阻挡层211与所述多个层间电介质层201之间的空间。在其它实施例中，参考图15，阻挡层211与所述多个层间电介质层201之间的空间可能未由所述多个栅极结构202充分地填充。
在一个实施例中，参考图16，每个栅极结构202可以包括形成于层间电介质层201上的高k电介质层241。高k电介质层241还可以形成于隧穿层213和阻挡层211上。栅极结构202还可以包括形成于高k电介质层241上的功函数层242以及形成于功函数层242上的金属栅极层243。
根据所公开的3D NAND存储器件，栅极结构的一部分与隧穿层直接接触。因此，在栅极结构与隧穿层直接接触的位置上，降低了从栅极到沟道的距离，以及对应地，当执行编程/读取操作时，沟道在这些位置上的电阻可以较低。照此，可以降低沟道的总体电阻，可以有效增加通过沟道的导电电流，以及因此可以提高编程/读取操作的响应速度。此外，所公开的存储器件还改进了低温下的沟道导电性能，由此改进了低温编程性能和转换温度性能。此外，随着沟道的总体电阻降低，编程背景噪声也降低，以及因此可以抑制门限电压的分布的阵列级加宽效应。
上文的具体实施方式仅示出了本发明的某些示例性实施例，而不旨在限制本发明的范围。本领域技术人员可以整体理解说明书，以及各个实施例中的技术特征可以结合到本领域技术人员可理解的其它实施例中。在不背离本发明的精神和原理的情况下，其任何等效物或修改都落在本发明的实际范围内。
Claims (19)
1.一种用于制作存储器件的方法，包括：
提供初始半导体结构，其包括基础衬底、形成于所述基础衬底上并且包括交替地布置的多个层间电介质层和多个第一牺牲层的堆叠结构；以及贯穿所述堆叠结构形成并且处于所述基础衬底之上的沟道沟槽；
去除每个第一牺牲层的接近所述沟道沟槽的部分，以形成在邻近层间电介质层之间凹陷的捕获层沟槽；
在所述捕获层沟槽的底部和侧壁上、以及在所述多个层间电介质层在所述沟道沟槽中露出的侧壁上形成第二牺牲层；
形成电荷捕获膜以填充所述捕获层沟槽；
从所述沟道沟槽去除所述电荷捕获膜和所述第二牺牲层中的每一者的一部分，其中，所述电荷捕获膜的剩余部分形成电荷捕获层；
在所述电荷捕获层和剩余第二牺牲层的沿所述沟道沟槽的侧壁上形成隧穿层，以及在所述隧穿层上形成沟道层；
去除所述多个第一牺牲层；
去除所述剩余第二牺牲层，以露出所述隧穿层的处于所述电荷捕获层与所述邻近层间电介质层之间的部分；
在所述电荷捕获层的露出表面上形成阻挡层；以及
在邻近层间电介质层之间形成多个栅极结构，其中，所述多个栅极结构与所述隧穿层接触。
2.根据权利要求1所述的方法，其中：
所述多个层间电介质层由氧化硅组成；以及
所述多个第一牺牲层由氮化硅组成。
3.根据权利要求1所述的方法，其中：
所述多个第一牺牲层中的每个第一牺牲层的厚度处于大约20nm到40nm的范围内。
4.根据权利要求1所述的方法，其中：
所述捕获层沟槽在垂直于所述沟道沟槽的侧壁的方向上的深度处于大约20nm到50nm的范围内。
5.根据权利要求1所述的方法，其中：
所述电荷捕获膜由包括氮化硅、氮氧化硅或高k电介质材料中的至少一者的材料组成。
6.根据权利要求1所述的方法，其中：
所述第二牺牲层由GeO2、多晶硅或高k电介质材料组成；以及
所述第二牺牲层的厚度处于大约3nm到5nm的范围内。
7.根据权利要求1所述的方法，其中：
所述多个栅极结构中的每个栅极结构包括顺次形成于对应的层间电介质层之间的高k电介质层、功函数层和金属栅极层。
8.根据权利要求1所述的方法，其中：
所述隧穿层由包括氧化硅、氮氧化硅或高k电介质材料中的至少一者的材料组成；以及
所述隧穿层的厚度处于大约1nm到10nm的范围内。
9.根据权利要求1所述的方法，其中：
所述阻挡层的厚度处于大约2nm到10nm的范围内。
10.根据权利要求9所述的方法，其中：
所述阻挡层是通过热氧化工艺或者原位水汽生成(ISSG)工艺形成于所述电荷捕获层的所述露出表面上的。
11.根据权利要求1所述的方法，还包括：
形成于所述沟道沟槽的底部上并且处于所述基础衬底之上的外延层。
12.一种存储器件，包括：
基础衬底；
在所述基础衬底之上交替地堆叠以形成堆叠结构的多个层间电介质层和多个栅极结构；
沿所述堆叠结构的侧壁形成的隧穿层；
沿所述堆叠结构的所述侧壁形成于所述隧穿层上的沟道层，所述隧穿层将所述沟道层与所述堆叠结构隔开；
在垂直于所述隧穿层的方向上形成于所述隧穿层与所述多个栅极结构之间并且形成于邻近层间电介质层之间的电荷捕获层；以及
形成于所述隧穿层上、包覆所述电荷捕获层并且处于邻近层间电介质层之间的阻挡层，其中：
所述阻挡层将所述电荷捕获层与所述多个栅极结构隔开，
所述电荷捕获层的侧表面与所述隧穿层接触，并且
每个栅极结构与所述隧穿层直接接触的部分将所述阻挡层与邻近层间电介质层隔开。
13.根据权利要求12所述的器件，其中：
所述多个栅极结构中的每个栅极结构包括顺次形成于对应的层间电介质层之间的高k电介质层、功函数层和金属栅极层。
14.根据权利要求12所述的器件，其中：
所述多个层间电介质层中的邻近层间电介质层之间的距离处于大约20nm到40nm的范围内。
15.根据权利要求12所述的器件，其中：
所述多个层间电介质层由氧化硅组成。
16.根据权利要求12所述的器件，其中：
所述电荷捕获层由包括氮化硅、氮氧化硅或高k电介质材料中的至少一者的材料组成；以及
所述电荷捕获层在垂直于所述隧穿层的所述方向上的尺寸处于大约18nm到40nm的范围内。
17.根据权利要求12所述的器件，其中：
每个栅极结构的与所述隧穿层直接接触并且将所述阻挡层与所述邻近层间电介质层隔开的所述部分的厚度处于大约3nm到5nm的范围内。
18.根据权利要求12所述的器件，其中：
所述隧穿层由包括氧化硅、氮氧化硅或高k电介质材料中的至少一者的材料组成；以及
所述隧穿层的厚度处于大约1nm到10nm的范围内。
19.根据权利要求12所述的器件，其中：
所述阻挡层的厚度处于大约2nm到10nm的范围内。
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