CN109887922A - 三维存储器及其制造方法 - Google Patents

Abstract

本发明涉及半导体制造技术领域，尤其涉及一种三维存储器及其制造方法。所述三维存储器包括：衬底，所述衬底上具有堆叠结构以及沿垂直于所述衬底的方向贯穿所述堆叠结构的沟道孔，所述堆叠结构包括沿垂直于所述衬底的方向交替堆叠的层间绝缘层和栅极层；隧穿层，覆盖于所述沟道孔的内壁表面；多个电荷俘获层，每一所述电荷俘获层位于相邻的两个所述层间绝缘层之间，且与所述隧穿层接触；多个电荷阻挡层，每一所述电荷阻挡层位于所述栅极层与所述层间绝缘层之间以及所述电荷俘获层与所述栅极层之间。本发明阻止了电荷俘获层中的载流子沿沟道方向的迁移，提高了三维存储器的保持特性。

Description

三维存储器及其制造方法

技术领域

本发明涉及半导体制造技术领域，尤其涉及一种三维存储器及其制造方法。

背景技术

随着技术的发展，半导体工业不断寻求新的方式生产，以使得存储器装置中的每一存储器裸片具有更多数目的存储器单元。在非易失性存储器中，例如NAND存储器，增加存储器密度的一种方式是通过使用垂直存储器阵列，即3D NAND(三维NAND)存储器；随着集成度的越来越高，3D NAND存储器已经从32层发展到64层，甚至更高的层数。

在3D NAND存储器中，具有由层间绝缘层和栅极交替堆叠形成的堆叠结构，所述堆叠结构包括核心区域以及围绕所述核心区域设置的台阶区域。所述核心区域，用于信息的存储；所述台阶区域，位于所述堆叠结构的端部，用于向所述核心区域传输控制信息，以实现信息在所述核心区域的读写。同时，为了实现对3D NAND存储器中数据存储的控制，在所述堆叠结构的核心区域还包括贯穿所述堆叠结构的沟道孔、以及填充于所述沟道孔中的存储串。但是，在现有的三维存储器中，存储串包括沿沟道孔的径向方向依次沉积于沟道孔侧壁表面的阻挡层、电荷俘获层、隧穿层和沟道层。此种结构导致电子易在电荷俘获层内沿沟道方向迁移，从而降低了三维存储器的保持特性。

因此，如何提高三维存储器的保持特性，是目前亟待解决的技术问题。

发明内容

本发明提供一种三维存储器及其制造方法，用于解决现有的三维存储器的保持特性较差的问题。

为了解决上述问题，本发明提供了一种三维存储器，包括：

衬底，所述衬底上具有堆叠结构以及沿垂直于所述衬底的方向贯穿所述堆叠结构的沟道孔，所述堆叠结构包括沿垂直于所述衬底的方向交替堆叠的层间绝缘层和栅极层；

隧穿层，覆盖于所述沟道孔的内壁表面；

多个电荷俘获层，每一所述电荷俘获层位于相邻的两个所述层间绝缘层之间，且与所述隧穿层接触；

多个电荷阻挡层，每一所述电荷阻挡层位于所述栅极层与所述层间绝缘层之间以及所述电荷俘获层与所述栅极层之间。

优选的，每一所述电荷阻挡层位于相邻的两个所述层间绝缘层之间；

所述电荷俘获层还位于所述层间绝缘层与所述电荷阻挡层之间。

优选的，还包括：

扩散阻挡层，位于所述栅极层与所述电荷阻挡层之间。

优选的，还包括：

介质层，位于所述扩散阻挡层与所述电荷阻挡层之间。

优选的，还包括：

沟道层，位于所述沟道孔内，且覆盖所述隧穿层背离所述电荷俘获层的表面。

优选的，所述电荷俘获层的材料为氮化硅、氮氧化硅中的一种或者两种的组合。

优选的，所述电荷阻挡层的材料为二氧化硅。

为了解决上述问题，本发明还提供了一种三维存储器的制造方法，包括如下步骤：

提供一衬底，所述衬底上具有堆叠层以及沿垂直于所述衬底的方向贯穿所述堆叠层的沟道孔，所述堆叠层包括沿垂直于所述衬底的方向交替堆叠的层间绝缘层和牺牲层，所述沟道孔的内壁表面覆盖有隧穿层；

去除所述牺牲层，在相邻两层所述层间绝缘层之间形成空隙区域；

于所述空隙区域内形成电荷俘获层、电荷阻挡层和栅极层，所述电荷俘获层与所述隧穿层接触，所述电荷阻挡层形成于所述栅极层与所述层间绝缘层之间以及所述电荷俘获层与所述栅极层之间。

优选的，去除所述牺牲层之前还包括如下步骤：

于所述沟道孔内形成覆盖于所述隧穿层表面的沟道层。

优选的，在相邻两层所述层间绝缘层之间形成空隙区域的具体步骤包括：

刻蚀所述堆叠层，形成沿垂直于所述衬底的方向贯穿所述堆叠层的栅线隔槽；

沿所述栅线隔槽刻蚀所述牺牲层，形成所述空隙区域。

优选的，于所述空隙区域内形成电荷俘获层、电荷阻挡层和栅极层的具体步骤包括：

沿所述栅线隔槽沉积电荷俘获层材料，形成覆盖所述空隙区域表面以及所述隧穿层表面的预功能层；

氧化暴露于所述空隙区域的部分所述预功能层，形成所述电荷阻挡层、且残留的所述预功能层作为所述电荷俘获层；

沿所述栅线隔槽沉积导电材料，于所述空隙区域内形成覆盖于所述电荷阻挡层表面的栅极层。

优选的，氧化暴露于所述空隙区域的部分所述预功能层之前还包括如下步骤：

去除覆盖于所述栅线隔槽内壁表面的所述预功能层。

优选的，沿所述栅线隔槽沉积导电材料之前还包括如下步骤：

沿所述栅线隔槽沉积介质层材料，于所述空隙区域内形成覆盖于所述电荷阻挡层的介质层。

优选的，沿所述栅线隔槽沉积导电材料之前还包括如下步骤：

沿所述栅线隔槽沉积扩散阻挡层材料，于所述空隙区域内形成覆盖于所述介质层表面的扩散阻挡层。

优选的，所述电荷俘获层材料为氮化硅、氮氧化硅中的一种或者两种的组合。

本发明提供的三维存储器及其制造方法，通过设置多个电荷俘获层，且通过堆叠结构中的层间绝缘层电性隔离相邻的所述电荷俘获层，使得堆叠结构中的每一存储单元都具有一个独立的电荷俘获层，阻止了电荷俘获层中的载流子沿沟道方向的迁移，提高了三维存储器的保持特性。

附图说明

附图1是本发明具体实施方式中三维存储器的结构示意图；

附图2是附图1虚线框中的局部放大结构示意图；

附图3是本发明具体实施方式中三维存储器的制造方法流程图；

附图4A-4G是本发明具体实施方式在制造三维存储器的过程中主要的工艺截面示意图。

具体实施方式

下面结合附图对本发明提供的三维存储器及其制造方法的具体实施方式做详细说明。

在现有的3D NAND等三维存储器中，作为其关键存储结构的存储串是由沿沟道孔的径向方向依次叠置于沟道孔内壁表面的阻挡层、电荷俘获层、隧穿层和沟道层构成。在所述沟道孔内依次完成所述阻挡层、所述电荷俘获层和所述隧穿层的沉积之后，通过刻蚀所述阻挡层、所述电荷俘获层和所述隧穿层来打开所述沟道孔的底部，暴露外延半导体层；然后再沉积所述沟道层，形成沟道通路，从而控制三维存储器的电荷存储功能。

随着市场对存储密度的要求不断提高，三维存储器中堆叠结构的堆叠层数不断增大，为了减少应力影响并控制工艺成本，堆叠结构中每一堆叠层的厚度随之减薄，然而这会导致如下四个方面的问题：第一，在沿垂直于衬底的方向上，相邻存储单元之间的间距缩短，则相邻的、且处于不同编擦状态下的各存储单元之间的相互影响增强，电子在电荷俘获层内沿沟道方向扩散(Lateral Spreading，低场下编程层电子沿电荷俘获层向未编程层移动)的现象更加明显，从而降低了三维存储器的保持特性；第二，编程时金属栅极的边缘电场会对层间绝缘层施加影响，使得层间绝缘层位置也有电子存入，从而恶化编程时的耦合效应；第三，由于隧穿层、电荷俘获层、电荷阻挡层是分步沉积形成的，层间界面处会产生大量缺陷，且电荷俘获层中的氮元素会在工艺间隙逃逸，造成界面缺陷较高，进一步影响了三维存储器的性能；第四，阻挡层、电荷俘获层、隧穿层沉积在沟道孔的表面形成叠层之后，需要进一步刻蚀以打开沟道孔底部的叠层，然后才能沉积沟道层，使得沟道层与外延半导体层接触，形成沟道通路，但是随着沟道孔深宽比变大，沟道孔底部叠层刻蚀更加困难，容易造成叠层打开不全，最终沉积的沟道层与外延半导体层接触不良。

当前仅仅是通过增强电荷俘获层的电子俘获能力，来达到减少电荷俘获层中电子沿沟道方向扩散的目的。但是，现有技术中的方法均不能从根本上来避免电子沿沟道方向的扩散现象发生，而且现有的方法还有可能影响到三维存储器的其他性能。

为了改善三维存储器的保持特性，本具体实施方式提供了一种三维存储器，附图1是本发明具体实施方式中三维存储器的结构示意图，附图2是附图1虚线框中的局部放大结构示意图。本具体实施方式所述的三维存储器可以是但不限于3D NAND存储器。如图1、图2所示，本具体你实施方式提供的三维存储器，包括：

衬底，所述衬底上具有堆叠结构以及沿垂直于所述衬底的方向贯穿所述堆叠结构的沟道孔，所述堆叠结构包括沿垂直于所述衬底的方向交替堆叠的层间绝缘层101和栅极层102；

隧穿层11，覆盖于所述沟道孔的内壁表面；

多个电荷俘获层12，每一所述电荷俘获层12位于相邻的两个所述层间绝缘层101之间，且与所述隧穿层11接触；

多个电荷阻挡层13，每一所述电荷阻挡层13位于所述栅极层102与所述层间绝缘层101之间以及所述电荷俘获层12与所述栅极层102之间。

具体来说，所述三维存储器包括与堆叠结构中的若干栅极层102一一对应的多个所述电荷俘获层12，多个所述电荷阻挡层13与多个所述电荷俘获层12一一对应。所述电荷俘获层12朝向所述沟道孔的表面与所述隧穿层11直接接触、所述电荷俘获层朝向所述栅极层102的表面(即背离所述隧穿层11的表面)与所述电荷阻挡层13直接接触。

所述三维存储器中具有呈阵列排布的多个存储单元，本具体实施方针对每一存储单元设置一个独立的所述电荷俘获层12，相邻的所述电荷俘获层12被所述层间绝缘层101隔开，因而从根本上阻止了电荷俘获层中的载流子沿沟道方向在相邻的存储单元之间的迁移扩散，有效提高了三维存储器的保持特性。同时，本具体实施方式的所述电荷阻挡层13夹设于所述层间绝缘101与所述栅极层102之间以及所述电荷俘获层12与所述栅极层102之间，还能有效的避免相邻栅极层102之间的漏电，从而进一步改善了三维存储器的电性能。

所述层间绝缘层101的材料可以为二氧化硅等绝缘材料，所述栅极层102的材料可以为钨等导电材料。所述电荷俘获层12的材料可以为氮化硅、氮氧化硅中的一种或者两种的组合。所述电荷阻挡层13的材料为二氧化硅。所述隧穿层11的材料可以为二氧化硅或者氮氧化硅。本具体实施方式中的电荷阻挡层13可以是通过对所述电荷俘获层12进行部分氧化形成的，使得所述电荷阻挡层13与所述电荷俘获层12之间无明显的界面，从而减少了存储串结构中的界面缺陷，有助于改善三维存储器的疲劳特性和保持特性。

优选的，每一所述电荷阻挡层13位于相邻的两个所述层间绝缘层101之间；

所述电荷俘获层12还位于所述层间绝缘层101与所述电荷阻挡层13之间。

具体来说，相邻所述电荷阻挡层13之间通过所述层间绝缘层101隔断。每一所述电荷阻挡层13覆盖所述栅极层102的上表面、下表面以及朝向所述沟道孔的端面，每一所述电荷俘获层12覆盖于整个所述电荷阻挡层13背离所述栅极层102的表面。其中，所述栅极层102的上表面、下表面是指，所述栅极层102在沿垂直于所述衬底的方向上的两个相对的表面。

优选的，所述三维存储器还包括：

扩散阻挡层20，位于所述栅极层102与所述电荷阻挡层13之间。

优选的，所述三维存储器还包括：

介质层21，位于所述扩散阻挡层20与所述电荷阻挡层13之间。

具体来说，所述扩散阻挡层20覆盖所述栅极层102的上表面、下表面以及朝向所述沟道孔的端面，所述介质层21覆盖整个所述扩散阻挡层20背离所述栅极层102的表面，所述电荷阻挡层13覆盖整个所述介质层21背离所述扩散阻挡层20的表面，所述电荷俘获层12覆盖于整个所述电荷阻挡层13背离所述栅极层102的表面。其中，所述扩散阻挡层20的材料可以是Ti、TiN等，用于阻挡金属离子扩散。所述介质层21的材料可以为具有高介电常数的材料，例如Al₂O₃等。所述高介电常数是指介电常数大于或者等于7。

优选的，所述三维存储器还包括：

沟道层14，位于所述沟道孔内，且覆盖所述隧穿层11背离所述电荷俘获层12的表面。

具体来说，所述沟道层14的材料可以是但不限于多晶硅。所述沟道孔的底部还具有外延半导体层，所述沟道层14与所述外延半导体层电连接。

本具体实施方式提供的三维存储器在形成所述沟道层14之前，仅需要在所述沟道孔内沉积形成所述隧穿层14，所以在进行沟道孔底部穿通、暴露所述外延半导体层的过程中，只需要刻蚀所述隧穿层14。此种结构简化了所述沟道孔的底部穿通工艺，既使对于具有较高深宽比的沟道孔，也能有效避免底部打开不全的问题，确保了所述沟道层14与所述外延半导体层的良好电接触。

不仅如此，本具体实施方式还提供了一种三维存储器的制造方法，附图3是本发明具体实施方式中三维存储器的制造方法流程图，附图4A-4G是本发明具体实施方式在制造三维存储器的过程中主要的工艺截面示意图，本具体实施方式最终形成的三维存储器的结构可参见图1、图2。本具体实施方式所述的三维存储器可以是但不限于3D NAND存储器。如图1-图3、图4A-图4G所示，本具体实施方式提供的三维存储器的制造方法，包括如下步骤：

步骤S31，提供一衬底40，所述衬底40上具有堆叠层41以及沿垂直于所述衬底40的方向贯穿所述堆叠层41的沟道孔43，所述堆叠层41包括沿垂直于所述衬底40的方向交替堆叠的层间绝缘层101和牺牲层411，所述沟道孔43的内表面覆盖有隧穿层11。

具体来说，首先提供一衬底40，并于所述衬底40表面形成所述堆叠层41；然后，采用干法刻蚀工艺形成沿垂直于所述衬底40的方向贯穿所述堆叠层41的所述沟道孔43；之后，于所述沟道孔43的底部形成一外延半导体层42，如图4A所示；接着，沿所述沟道孔43沉积隧穿层材料，形成覆盖于所述沟道孔43内壁表面及所述外延半导体层42表面的所述隧穿层11，如图4B所示。

其中，所述衬底20可以是Si衬底、Ge衬底、SiGe衬底、SOI(Silicon On Insulator，绝缘体上硅)衬底或GOI(Germanium On Insulator，绝缘体上锗)衬底等。在本具体实施方式中，所述衬底20优选为Si衬底，用于支撑在其上的器件结构。所述外延半导体层42的材料可以为多晶硅；所述隧穿层材料可以为二氧化硅或者氮氧化硅。沿所述沟道孔43沉积隧穿层材料的具体方法可以是化学气相沉积或者原子层沉积。

步骤S32，去除所述牺牲层411，在相邻两层所述层间绝缘层101之间形成空隙区域45，如图4D所示。

优选的，去除所述牺牲层411之前还包括如下步骤：

于所述沟道孔43内形成覆盖于所述隧穿层11表面的沟道层14。

具体来说，在去除所述牺牲层411之前，先刻蚀覆盖于所述沟道孔43底部的所述隧穿层11，打开所述沟道孔43的底部，暴露所述外延半导体层42；然后，沿所述沟道孔43沉积沟道层材料，形成覆盖于所述隧穿层11表面以及与所述外延半导体层42接触的所述沟道层14，形成沟道通路。本具体实施方式在形成所述沟道层14之前，只需要沉积所述隧穿层11，从而减少了沉积于所述沟道孔43内的叠层厚度，在打开所述沟道孔43底部、暴露所述外延半导体层42的过程中，所需刻蚀的材料层减少，简化了所述沟道孔的底部穿通工艺，即便是对于具有高深宽比的沟道孔，也能有效的避免打开不全的问题，确保了所述沟道层14与所述外延半导体层14的良好接触。

优选的，在相邻两层所述层间绝缘层101之间形成空隙区域45的具体步骤包括：

刻蚀所述堆叠层41，形成沿垂直于所述衬底40的方向贯穿所述堆叠层41的栅线隔槽44，如图4C所示；

沿所述栅线隔槽44刻蚀所述牺牲层411，形成所述空隙区域45。

具体来说，在完成沟道孔工艺之后，通过刻蚀于所述堆叠层41的其他区域形成所述栅线隔槽44；然后，通过IMP(Ionized Metal Plasma，离子化金属等离子体)工艺使通过所述栅线隔槽44暴露的部分所述衬底40改型，例如将暴露的衬底P-型部分改型为N-型；之后，沿所述栅线隔槽44才用湿法刻蚀工艺，例如以热磷酸作为刻蚀液，刻蚀所述牺牲层411，形成暴露部分所述隧穿层11的所述空隙区域45，如图4D所示。

步骤S33，于所述空隙区域45内形成电荷俘获层12、电荷阻挡层13和栅极层102，所述电荷俘获层12与所述隧穿层11接触，所述电荷阻挡层13形成于所述栅极层102与所述层间绝缘层101之间以及所述电荷俘获层12与所述栅极层102之间。

优选的，于所述空隙区域45内形成电荷俘获层12、电荷阻挡层13和栅极层102的具体步骤包括：

沿所述栅线隔槽44沉积电荷俘获层材料，形成覆盖所述空隙区域45表面以及所述隧穿层11表面的预功能层46，如图4E所示；

氧化暴露于所述空隙区域45的部分所述预功能层46，形成所述电荷阻挡层13、且残留的所述预功能层46作为所述电荷俘获层12，如图4F所示；

沿所述栅线隔槽44沉积导电材料，于所述空隙区域45内形成覆盖于所述电荷阻挡层13表面的栅极层102，如图4G所示。

具体来说，所述电荷俘获层12材料可以为氮化硅、氮氧化硅中的一种或者两种的组合。在形成所述栅线隔槽44之后，沿所述栅线隔槽44沉积电荷俘获层材料，形成的所述预功能层46覆盖所述空隙区域45表面、并与暴露所述隧穿层11接触。然后，采用炉管热氧化或者ISSG(In-Situ Steam Generation，原位水汽生成)氧化工艺将暴露于所述空隙区域45的所述预功能层46表层氧化，形成二氧化硅。通过控制氧化剂用量、氧化时间等参数，使得所述预功能层46仅部分氧化，其中，氧化的部分形成所述电荷阻挡层13，未被氧化的部分作为所述电荷俘获层12。

本具体实施方式中的所述电荷阻挡层13与所述电荷俘获层12的形成只需一次沉积工艺，且所述电荷阻挡层13是通过氧化部分所述电荷俘获层材料形成的，因此，一方面改善了所述电荷阻挡层13的膜层质量；另一方面，所述电荷阻挡层13与所述电荷俘获层12之间没有明显的界限，减少了界面层间的缺陷，有助于改善三维你存储器的疲劳特性和保持特性。而且，本具体实施方式在相邻所述层间绝缘层101之间的所述空隙区域45内形成所述电荷阻挡层13与所述电荷俘获层12，减少了所述沟道孔43内的叠层厚度，便于在具有高深宽比的沟道孔内实施工艺。

优选的，氧化暴露于所述空隙区域45的部分所述预功能层46之前还包括如下步骤：

去除覆盖于所述栅线隔槽44内壁表面的所述预功能层46。

优选的，沿所述栅线隔槽44沉积导电材料之前还包括如下步骤：

沿所述栅线隔槽44沉积介质层材料，于所述空隙区域45内形成覆盖于所述电荷阻挡层13的介质层21。

优选的，沿所述栅线隔槽44沉积导电材料之前还包括如下步骤：

沿所述栅线隔槽44沉积扩散阻挡层材料，于所述空隙区域45内形成覆盖于所述介质层21表面的扩散阻挡层20。

本具体实施方式提供的三维存储器及其制造方法，通过设置多个电荷俘获层，且通过堆叠结构中的层间绝缘层电性隔离相邻的所述电荷俘获层，使得堆叠结构中的每一存储单元都具有一个独立的电荷俘获层，阻止了电荷俘获层中的载流子沿沟道方向的迁移，提高了三维存储器的保持特性。

以上所述仅是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员，在不脱离本发明原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。

Claims (15)

1.一种三维存储器，其特征在于，包括：

衬底，所述衬底上具有堆叠结构以及沿垂直于所述衬底的方向贯穿所述堆叠结构的沟道孔，所述堆叠结构包括沿垂直于所述衬底的方向交替堆叠的层间绝缘层和栅极层；

隧穿层，覆盖于所述沟道孔的内壁表面；

多个电荷俘获层，每一所述电荷俘获层位于相邻的两个所述层间绝缘层之间，且与所述隧穿层接触；

多个电荷阻挡层，每一所述电荷阻挡层位于所述栅极层与所述层间绝缘层之间以及所述电荷俘获层与所述栅极层之间。

2.根据权利要求1所述的三维存储器，其特征在于，每一所述电荷阻挡层位于相邻的两个所述层间绝缘层之间；

所述电荷俘获层还位于所述层间绝缘层与所述电荷阻挡层之间。

3.根据权利要求2所述的三维存储器，其特征在于，还包括：

扩散阻挡层，位于所述栅极层与所述电荷阻挡层之间。

4.根据权利要求3所述的三维存储器，其特征在于，还包括：

介质层，位于所述扩散阻挡层与所述电荷阻挡层之间。

5.根据权利要求1所述的三维存储器，其特征在于，还包括：

沟道层，位于所述沟道孔内，且覆盖所述隧穿层背离所述电荷俘获层的表面。

6.根据权利要求1所述的三维存储器，其特征在于，所述电荷俘获层的材料为氮化硅、氮氧化硅中的一种或者两种的组合。

7.根据权利要求6所述的三维存储器，其特征在于，所述电荷阻挡层的材料为二氧化硅。

8.一种三维存储器的制造方法，其特征在于，包括如下步骤：

提供一衬底，所述衬底上具有堆叠层以及沿垂直于所述衬底的方向贯穿所述堆叠层的沟道孔，所述堆叠层包括沿垂直于所述衬底的方向交替堆叠的层间绝缘层和牺牲层，所述沟道孔的内壁表面覆盖有隧穿层；

去除所述牺牲层，在相邻两层所述层间绝缘层之间形成空隙区域；

于所述空隙区域内形成电荷俘获层、电荷阻挡层和栅极层，所述电荷俘获层与所述隧穿层接触，所述电荷阻挡层形成于所述栅极层与所述层间绝缘层之间以及所述电荷俘获层与所述栅极层之间。

9.根据权利要求8所述的三维存储器的制造方法，其特征在于，去除所述牺牲层之前还包括如下步骤：

于所述沟道孔内形成覆盖于所述隧穿层表面的沟道层。

10.根据权利要求8所述的三维存储器的制造方法，其特征在于，在相邻两层所述层间绝缘层之间形成空隙区域的具体步骤包括：

刻蚀所述堆叠层，形成沿垂直于所述衬底的方向贯穿所述堆叠层的栅线隔槽；

沿所述栅线隔槽刻蚀所述牺牲层，形成所述空隙区域。

11.根据权利要求10所述的三维存储器的制造方法，其特征在于，于所述空隙区域内形成电荷俘获层、电荷阻挡层和栅极层的具体步骤包括：

沿所述栅线隔槽沉积电荷俘获层材料，形成覆盖所述空隙区域表面以及所述隧穿层表面的预功能层；

氧化暴露于所述空隙区域的部分所述预功能层，形成所述电荷阻挡层、且残留的所述预功能层作为所述电荷俘获层；

沿所述栅线隔槽沉积导电材料，于所述空隙区域内形成覆盖于所述电荷阻挡层表面的栅极层。

12.根据权利要求11所述的三维存储器的制造方法，其特征在于，氧化暴露于所述空隙区域的部分所述预功能层之前还包括如下步骤：

去除覆盖于所述栅线隔槽内壁表面的所述预功能层。

13.根据权利要求12所述的三维存储器的制造方法，其特征在于，沿所述栅线隔槽沉积导电材料之前还包括如下步骤：

沿所述栅线隔槽沉积介质层材料，于所述空隙区域内形成覆盖于所述电荷阻挡层的介质层。

14.根据权利要求13所述的三维存储器的制造方法，其特征在于，沿所述栅线隔槽沉积导电材料之前还包括如下步骤：

沿所述栅线隔槽沉积扩散阻挡层材料，于所述空隙区域内形成覆盖于所述介质层表面的扩散阻挡层。

15.根据权利要求11所述的三维存储器的制造方法，其特征在于，所述电荷俘获层材料为氮化硅、氮氧化硅中的一种或者两种的组合。