TWI640085B

TWI640085B - 記憶體元件及其製作方法

Info

Publication number: TWI640085B
Application number: TW106109656A
Authority: TW
Inventors: 廖廷豐; 林怡婷
Original assignee: 旺宏電子股份有限公司
Priority date: 2017-03-23
Filing date: 2017-03-23
Publication date: 2018-11-01
Also published as: TW201836127A

Abstract

一種記憶體元件，包括半導體基材、多層堆疊結構、複數個記憶胞、接觸插塞以及介電層。多層堆疊結構包括交錯堆疊於半導體基材上的複數個導體層和複數個絕緣層。記憶胞形成於這些導體層之上。接觸插塞穿過這些導體層和絕緣層。介電層位於多層堆疊結構之中，並包括複數個延伸部，分別延伸進入這些絕緣層的相鄰二者之間，以隔離接觸插塞與這些導體層，且這些延伸部中遠離半導體基材之一者的尺寸小於靠近半導體基材之另一者的尺寸。

Description

記憶體元件及其製作方法

本揭露書是有關於一種記憶體元件及其製作方法。特別是有關於一種非揮發性記憶體(Non-Volatile Memory，NVM)及其製作方法。

非揮發性記憶體元件，例如快閃記憶體，具有在移除電源時亦不丟失儲存於記憶單元中之資訊的特性。已廣泛運用於用於可擕式音樂播放器、移動電話、數位相機等的固態大容量存儲應用。三維非揮發性記憶體元件，例如垂直通道式(Vertical-Channel，VC)三維快閃記憶體元件，具有許多層堆疊結構，可達到更高的儲存容量，更具有優異的電子特性，例如具有良好的資料保存可靠性和操作速度。

形成典型三維非揮發性記憶體元件的方法，包括下述步驟：首先行程包含有彼此交錯堆疊的複數個絕緣層和導電層的多層疊結構(multi-layers stack)。並以蝕刻製程在多層疊結構中形成至少一條溝槽，將多層疊結構區分為複數個脊狀多層疊層(ridge-shaped stacks)，使每一脊狀多層疊層都包含複數條由圖案化導電層所形成的導電條帶。再於溝槽的側壁上依序形成記憶材料層和通道層，進而在每一個導電條帶與記憶材料層和通道層三者重疊的位置，定義出複數個記憶胞，藉由通道層垂直串接，而形成記憶胞串列。

然而，有鑑於蝕刻製程的特性，用來定義脊狀多層疊層的溝槽通常具有上寬下窄的外觀(profile)，會使脊狀多層疊層中用來作為記憶胞之閘極的導電條帶，呈現出下層寬度尺寸小於上層寬度尺寸的現象，導致位於相同記憶胞串列中不同階層的記憶胞之閘極電阻產生差異，進而影響記憶體元件的操作。

因此，有需要提供一種先進的記憶體元件及其製作方法，來解決習知技術所面臨的問題。

本說明書的一實施例揭露一種記憶體元件，包括一個半導體基材、一個多層堆疊結構(multi-layers stack)、複數個記憶胞、一個接觸插塞以及一個介電層。多層堆疊結構包括交錯堆疊於半導體基材上的複數個導體層和複數個絕緣層。記憶胞形成於這些導體層之上。接觸插塞穿過這些導體層和絕緣層。介電層位於多層堆疊結構之中，並包括複數個延伸部，分別延伸進入這些絕緣層的相鄰二者之間，以隔離接觸插塞與這些導體層，且這些延伸部中遠離半導體基材之一者的尺寸小於靠近半導體基材之另一者的尺寸。

本說明書的另一實施例揭露一種記憶體元件的製作方法，包括下述步驟：首先於半導體基材上形成一個多層堆疊結構，此多層堆疊結構包括交錯堆疊的複數個導體層和複數個絕緣層。同時於這些導體層之上形成複數個記憶胞。再於多層堆疊結構之中形成一介電層，使其包括複數個延伸部，分別延伸進入這些絕緣層的相鄰二者之間。其中，延伸部中遠離半導體基材之一者的尺寸小於靠近半導體基材之另一者的尺寸。後續，形成一個接觸插塞，穿過這些導體層和絕緣層，並藉由介電層與這些導體層電性隔離。

根據上述實施例，本說明書是在提供一種記憶體元件及其製作方法。是先於半導體基材上形成一個具有複數個交錯堆疊的導體層和絕緣層的多層堆疊結構，同時在多層堆疊結構中形成複數個記憶胞。之後，經過一個貫穿多層堆疊結構的貫穿開口進行第一次的回蝕(etching back)製程，移除一部分導體層，以分別在二相鄰的絕緣層之間形成一個凹室。再於凹室中形成一個保護層，接著，進行第二次的回蝕製程移除一部分的導體質層和一部分的保護層。後續，形成介電層填充於凹室之中，並以導電材料填充貫穿開口以形成接觸插塞，且藉由介電層使接觸插塞與導體層電性隔離。

藉由調控形成於凹室中保護層的尺寸以及第二次蝕刻的時間長度，可以同時調整導體層的剩餘尺寸以及介電層延伸入凹室的長度。以使多層堆疊結構中用來作為記憶胞閘極的各階層導體層具有實質相同的尺寸，進而使位於同一個垂直記憶胞串列中的記憶胞閘極之間的電阻變異值，落在允差範圍之內。同時可確保接觸插塞與導體層之間，因為介電層的隔離而具有足夠的橋接裕度(Bridge Window，BR window)，防止記憶胞漏電，以增進記憶體元件的可靠度及操作效能。

為了對本說明書之上述及其他方面有更佳的瞭解，下文特舉實施例，並配合所附圖式詳細說明如下：

100‧‧‧記憶體元件

101‧‧‧半導體基材

102、127‧‧‧導體層

103‧‧‧絕緣材料

104‧‧‧記憶層

105‧‧‧通道層

106‧‧‧銲墊

107‧‧‧覆蓋層

108‧‧‧第二貫穿開口

109‧‧‧空間

110‧‧‧多層堆疊結構

110a‧‧‧第一貫穿開口

111-115‧‧‧犧牲層

120‧‧‧介電襯裡層

121-126‧‧‧絕緣層

127‧‧‧導體層

128‧‧‧記憶胞串列

128a‧‧‧記憶胞

129‧‧‧第一次回蝕製程

130a-130e‧‧‧凹室

131、133‧‧‧保護層

131a-131e、133a-133e‧‧‧填充部

132‧‧‧第二次回蝕製程

134‧‧‧第三次回蝕製程

135‧‧‧第四次回蝕製程

136‧‧‧介電層

136a‧‧‧立壁

136b-131f‧‧‧延伸部

137‧‧‧接觸插塞

Z‧‧‧軸

L‧‧‧第二貫穿開口的中心軸

X‧‧‧軸

第1A圖至第1K圖係根據本說明書的一實施例所繪示之製作半導體元件的製程結構剖面示意圖。

本說明書是提供一種記憶體元件關鍵尺寸的定義方法，可改善習記憶體元件的可靠度及操作性能。為了對本說明書之上述實施例及其他目的、特徵和優點能更明顯易懂，下文特舉一記憶體元件及其製作方法作為較佳實施例，並配合所附圖式作詳細說明。

但必須注意的是，這些特定的實施案例與方法，並非用以限定本發明。本發明仍可採用其他特徵、元件、方法及參數來加以實施。較佳實施例的提出，僅係用以例示本發明的技術特徵，並非用以限定本發明的申請專利範圍。該技術領域中具有通常知識者，將可根據以下說明書的描述，在不脫離本發明的精神範圍內，作均等的修飾與變化。在不同實施例與圖式之中，相同的元件，將以相同的元件符號加以表示。

請參照第1A圖至第1I圖，第1A圖至第1I圖係根據本說明書的一實施例所繪示之製作記憶體元件100的製程結構剖面示意圖。在本實施例之中，記憶體元件100可以是(但不限於)一種具有垂直通道的NAND記憶體元件。製作記憶體元件100的方法包括下述部驟：首先，提供一個半導體基材101。在本說明書的一些實施例中，半導體層基材101可以由，例如p型摻雜、n型摻雜或無摻雜的多晶矽、鍺或其他合適的半導體材料，所構成。

之後，於半導體基材101上形成一個導體層102；並且在導體層102上形成一個多層堆疊結構110。在本說明書的一些實施例中，導體層102可以是位於半導體基材101中的多晶矽(poly-silicon)層或摻雜的半導體。多層堆疊結構110包括交錯堆疊的複數個犧牲層111-115和複數個絕緣層121-126。其中，犧牲層111-115和絕緣層121-126係相互平行，並且沿著Z軸方向彼此交錯堆疊在導體層102上。絕緣層126位於多層堆疊結構110的頂層，絕緣層121位於多層堆疊結構110的最底層，且與導體層102直接接觸(如第1A圖所繪示)。

在本說明書的一些實施例中，犧牲層111-115和絕緣層121-126可藉由，例如低壓化學氣相沉積(Low Pressure Chemical Vapor Deposition，LPCVD)製程，所製作而成。而且，犧牲層111-115和絕緣層121-126的材料必須不同。例如，犧牲層111-115可以是由含矽氮化物(nitride)，例如氮化矽(SiN)、氮氧化矽(SiON)、氮碳化矽(SiCN)或上述之任意組合，所構成。絕緣層121-126可以由與犧牲層111-115不同的介電材料，例如矽氧化物、碳化矽(silicon carbide)、矽酸鹽或上述之任一組合，所構成。在本實施例中，犧牲層111-115係由厚度實質為520埃的氮化矽所構成。絕緣層121-126係由厚度實質為280埃的二氧化矽(SiO₂)所構成。

接著，對多層堆疊結構110進行蝕刻製程，以形成複數個第一貫穿開口110a，貫穿多層堆疊結構110，藉以將一部分的導體層102暴露於外。在本說明書的一些實施例中，形成第一貫穿開口110a的蝕刻製程，包括以圖案化硬罩幕層(未繪示)為蝕刻罩幕，藉由非等向蝕刻製程(anisotropic etching process)，例如反應離子蝕刻(Reactive Ion Etching，RIE)製程，對多層堆疊結構110進行蝕刻。藉以在多層堆疊結構110之中形成多個沿著Z軸方向向下延伸的貫穿孔，將位於第一貫穿開口110a之底面的一部分導體層102，以及用來作為第一貫穿開口110a之側壁的一部分絕緣層121-126和犧牲層111-115暴露出來。其中，第一貫穿開口110a具有沿著Z軸下降尺寸漸減(上寬下窄)的截面外觀。

之後，於第一貫穿開口110a的側壁上依序形成記憶層104和通道層105，並使記憶層104夾設於通道層105和經由第一貫穿開口110a暴露於外的一部分犧牲層111-115之間。在本說明書的一些實施中，記憶層104包括，例如氧化矽-氮化矽-氧化矽(Oxide-Nitride-Oxide，ONO)、氧化矽-氮化矽-氧化矽-氮化矽-氧化矽(Oxide-Nitride-Oxide-Nitride-Oxide，ONONO)或氧化矽-氮化矽-氧化矽-氮化矽-氧化矽-氮化矽-氧化矽(Oxide-Nitride-Oxide-Nitride-Oxide-Nitride-Oxide，ONONONO)結構(但不以此為限)。通道層105可以由未摻雜的多晶矽材質所構成。

之後，再以絕緣材料103，例如二氧化矽或其他合適的介電材料，填充第一貫穿開口110a。在回蝕絕緣材料103之後，於絕緣材料103上方形成銲墊106，並且形成覆蓋層107來覆蓋多層堆疊結構110以及銲墊106(如第1B圖所繪示)。在本說明書的一實施例中，絕緣材料103可以是，矽氧化物、碳化矽、矽酸鹽或上述之任一組合。覆蓋層107包括矽氧化物。

之後，進行另一個蝕刻製程，在多層堆疊結構110中形成至少一個沿著Z軸方向向下延伸，貫穿多層堆疊結構110的第二貫穿開口108，並將絕緣層121-126和犧牲層111-115以及導體層102部分地暴露於外(如第1C圖所繪示)。在本說明書的一些實施例中，第二貫穿開口108係由複數個貫穿多層堆疊結構110的狹縫(slits)所構成。且第二貫穿開口108具有沿著Z軸下降尺寸漸減(上寬下窄)的截面外觀。

後續，移除剩餘的犧牲層111-115。在本實施例之中，係採用磷酸(H₃PO₄)溶液通過第二貫穿開口108將剩餘的犧牲層111-115予以移除，藉以在絕緣層121-126之間形成複數個空間 109並將一部分的記憶層104暴露於外。之後，以沉積製程，例如低壓化學氣相沉積製程，在用來定義空間109的一部分的記憶層104以及絕緣層121-126的側壁上形成介電襯裡層120。在本說明書的一些實施例中，介電襯裡層120可以是氧化鋁(Al₂O₃)材質的高介電係數閘氧化層。

並形成介電襯裡層120之後，再藉由另一個沉積製程，例如低壓化學氣相沉積製程，形成複數個導體層127填充於被移除之剩餘犧牲層111-115原來的位置上(空間109之中)，進而在每一個導電層105、介電襯裡層120、記憶層104和通道層105重疊的區域形成一個記憶胞128a，並在多層堆疊結構110中形成至少一條具有垂直通道的記憶胞串列128(如第1D圖所繪示)，進而構成記憶體陣列(未繪示)。在本說明書的一些實施例中，導體層127可以是由多晶矽、金屬或其他導電材質所構成。在本實施例之中，導體層127可以是鎢(W)金屬層。

接著，先進行第一次回蝕製程129，經由第二貫穿開口108移除一部分的導體層127，以於每一個剩餘的導體層127和對應的相鄰二絕緣層121-126之間形成一個凹室。例如，在本實施例中凹室130a形成於最底層導體層127和相鄰二絕緣層121和122之間；凹室130b形成於第二層導體層127和相鄰二絕緣層122和123之間；凹室130c形成於第三層導體層127和相鄰二絕緣層123和124之間；凹室130d係形成於第四層導體層127和相鄰二絕緣層124和125之間；凹室130e形成於最高層導體層127和相鄰絕緣層125和126之間。且由於蝕刻製程的特性，形成於多層堆疊結構110之較高階層之凹室(例如位於最高階層之凹室130e)的橫向尺寸，會大於其下方階層之凹室(例如凹室130a-130c)的橫向尺寸。換言之，凹室130a-130c分別由第二貫穿開口108往外延伸，且這些凹室130a-130c的組合結構，具有由第二貫穿開口108的中心軸L起算，沿著Z軸上升而尺寸漸寬的截面外觀(如第1E圖所繪示)。

再形成一個保護層131，至少部分地填充於這些凹室130a-130e之中。在本說明書的一些實施例中，保護層131係藉由沉積製程，例如低壓化學氣相沉積製程，以甲基氟(CH₃F)為反應氣體，所形成的高分子材質層，包含多個填充部131a-131e，且分別填充在凹室130a-130e之中。值得注意的是，構成保護層131的材料並不以此為限。任何具有與導體層127之蝕刻選擇比不同的材料，皆可能用來形成保護層131。

在本說明書的一些實施例中，保護層131的填充部131a-131e並未完全填滿凹室130a-130e。由於保護層131係由沉積製程形成在上寬下窄的第二貫穿開口108，因此使位於多層堆疊結構110中較高階層之填充部(例如最高層填充部131e)的橫向尺寸，大於其下方階層之填充部(例如填充部131a-c)的橫向尺寸(如第1F圖所繪示)。

然後，進行第二次回蝕製程132，經由第二貫穿開口108移除一部分的導體層127和保護層131。由於位於較高階層之填充部(例如最高層填充部131e)的橫向尺寸大於其下方階層之填充部(例如填充部131a-c)的橫向尺寸。因此，當第二次回蝕製程132移除較高階層之填充部(例如最高層填充部131e)的同時，除了會移除位於其下方階層的填充部(例如填充部131a-131c)，並且移除位於其下方階層之凹室(例如凹室130a-130c)中的一部分導體層127(如第1G圖所繪示)。換言之，位於較高階層之導體層127被移除的部分，會小於位於較低階層之導體層127被移除的部分。在本說明書的一些實施例中，第二次回蝕製程132可以完全移除位於最高層凹室130e中的填充部分131e，並且移除一部分位於最高層凹室130e中的導體層127，也可以只移除位於最高層凹室130e中的一部分保護層131，而未移除位於最高層凹室130e中的導體層127。

在本說明書的一些實施例中，可以重複地形成另一個保護層，緊接著再一次的回蝕製程的步驟可以重複多次。例如，在本實施例中，可以於凹室130a-130e中形成包含填充部133a-133e的保護層133(如第1H圖所繪示)，並進行行一次與第二次回蝕製程132的第三次回蝕製程134，以移除一部分的第二導體層127和填充部133a-133e(如第1I圖所繪示)。另外，在第一次回蝕製程129之後，也可以不先形成保護層，而直接進行第四次回蝕製程135來移除一部分導體層127(如第1J圖所繪示)。

後續，於第二貫穿開口108中形成介電層136。在本說明書的一些實施例之中，形成介電層136的步驟，包括先藉由沉積製程，於凹室130a-130c和第二貫穿開口108中沉積磊晶矽，然後進行低溫矽氧化製程(Low Temperature Oxidation，LTO)，在300ºC至450ºC的低溫下通過反應氣體，藉以在第二貫穿開口108之側壁與底部形成矽氧化物層，並且填滿凹室130a-130c。在本實施例中，介電層136具有至少一個立壁136a以及複數個延伸部136b-131f。其中，至少一個立壁136a毯覆於第二貫穿開口108的側壁之上。延伸部136b-131f分別延伸進入凹室130a-130c中。且延伸部136b中遠離半導體基材101之一者(例如位於最高階層之延伸部136f)的尺寸，實質小於靠近半導體基材之另一者(例如位於最高階層之延伸部136b、136c、136d或136e)的尺寸。換言之，介電層136具有沿著Z軸上升而尺寸漸減的截面外觀(如第1K圖所繪示)。

在移除位於第二貫穿開口108之底部的一部分介電層136之後，藉由沉積製程，例如低壓化學氣相沉積製程，於第二貫穿開口108中填充導電材料，例如金屬矽化物、金屬(例如，鈦(Ti)、鎢、鋁(Al)、銅(Cu)、金(Au)、銀(Ag)或上述之合金)、金屬氧化物(例如，氮化鈦(TiN))或其他合適的導電材質，藉以在第二貫穿開口108中形成一個接觸插塞137，並與導體層102電性接觸，且藉由介電層136與於多層堆疊結構110各階層中導體層127電性隔離。後續，經由一連串後段製程(未繪示)，完成記憶體元件100(如第1K圖所繪示)的製備。

藉由控制填充部131a-131eC和133a-133e於凹室130a-130e中的填充數量，以及第一次蝕刻製程129、第二次蝕刻製程132、第三次蝕刻製程134和第四次蝕刻製程135的時間，可以調整位於多層堆疊結構110各階層中導體層127被移除部分的多寡，進而調控位於各階層中導體層127的橫向尺寸。在本實施例中，位於各階層中的導體層127具有實質相同的橫向尺寸。可以使位於同一條記憶胞串列128的記憶胞128a閘極，具有相同的電阻。並且可以使後續形成在凹室130a-130c中的介電層136延伸部136a具有足夠的橋接裕度，防止記憶胞128a漏電，大幅增進記憶體元件100的可靠度及操作效能。

根據上述實施例，本說明書是在提供一種記憶體元件及其製作方法。是先於半導體基材上形成一個具有複數個交錯堆疊的導體層和絕緣層的多層堆疊結構，同時在多層堆疊結構中形成複數個記憶胞。之後，經過一個貫穿多層堆疊結構的貫穿開口進行一次的回蝕製程，移除一部分導體層，以分別在二相鄰的絕緣層之間形成一個凹室。再於凹室中形成一個保護層，接著，進行第二次的回蝕製程移除一部分的導體質層和一部分的保護層。後續，形成介電層填充於凹室之中，並以導電材料填充貫穿開口以形成接觸插塞，且藉由介電層使接觸插塞與導體層電性隔離。

利用保護層的保護，並配合回蝕刻時間的調控，來調整位於凹室中導體層的剩餘尺寸。藉以，使多層堆疊結構中用來作為記憶胞閘極的各階層導體層具有實質相同的尺寸，進而使位於同一個垂直記憶胞串列中的記憶胞閘極之間的電阻變異值，落在允差範圍之內；同時可確保後續形成於貫穿開口之中的接觸插塞與導體層之間具有足夠的橋接裕度，防止記憶胞漏電，以增進記憶體元件的可靠度及操作效能。

雖然本發明已以較佳實施例揭露如上，然其並非用以限定本發明，任何該技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作些許之更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。

Claims

一種記憶體元件，包括：一半導體基材；一多層堆疊結構(multi-layers stack)，包括交錯堆疊於該半導體基材上的複數個第一導體層和複數個絕緣層；複數個記憶胞，形成於該些第一導體層之上；一接觸插塞，穿過該些第一導體層和該些絕緣層；以及一介電層，位於該多層堆疊結構之中，並包括複數個延伸部，分別延伸進入該些絕緣層的相鄰二者之間，以隔離該接觸插塞與該些第一導體層，且該些延伸部中遠離該半導體基材之一者，具有小於靠近該半導體基材之另一者的一尺寸。
如申請專利範圍第1項所述之記憶體元件，更包括：一通道層，位於一第一貫穿開口的至少一側壁與一底面上，其中該第一貫穿開口穿過該些絕緣層和該些第一導體層；以及一記憶層，位於該通道層上，藉以在該些第一導體層、該記憶層和該通道層的複數個重疊區域(intersection points)形成該些記憶胞。
如申請專利範圍第1項所述之記憶體元件，其中該接觸插塞位於穿過該些第一導體層和該些絕緣層的一第二貫穿開口之中；每一該些第一導體層與相鄰的二該些絕緣層定義出一凹室與該第二貫穿開口連通；每一該些延伸部分別延伸進入對應的該凹室之中。
如申請專利範圍第3項所述之記憶體元件，其中該第一貫穿開口和該第二開口分別具有遠離該半導體基材漸寬的一截面外觀(cross-sectional profile)；且該些第一導體層具有實質相同的一尺寸。
如申請專利範圍第1項所述之記憶體元件，更包括一介電襯裡層位於每一該些第一導體層與相鄰的二該些絕緣層之間。
如申請專利範圍第1項所述之記憶體元件，更包括一第二導體層，位於該半導體基材與該多層堆疊結構之間，與該接觸插塞電性接觸，並且與該些第一導體層電性隔離。
一種記憶體元件的製作方法，包括：提供一半導體基材；於該半導體基材上形成一多層堆疊結構，包括交錯堆疊的複數個第一導體層和複數個絕緣層；於該些第一導體層之上形成複數個記憶胞；於該多層堆疊結構之中形成一介電層，使其包括複數個延伸部，分別延伸進入該些絕緣層的相鄰二者之間，其中該些延伸部中遠離該半導體基材之一者，具有小於靠近該半導體基材之另一者的一尺寸；形成一接觸插塞，穿過該些第一導體層和該些絕緣層，並藉由該介電層與該些第一導體層電性隔離。
如申請專利範圍第7項所述之記憶體元件的製作方法，其中形成該些記憶胞步驟，包括：於該半導體基材上形成複數個犧牲層和該些絕緣層交錯堆疊；形成一第一貫穿開口，穿過該些犧牲層和該些絕緣層；於該第一貫穿開口的至少一側壁上形成一通道層；形成一第二貫穿開口，穿過該些犧牲層和該些絕緣層；通過該第二貫穿開口移除該些犧牲層；以及於該些犧牲層的原來位置上，形成該些第一導體層，藉以在該些第一導體層、該記憶層和該通道層的複數個重疊區域形成該些記憶胞。
如申請專利範圍第8項所述之記憶體元件的製作方法，其中形成該介電層的步驟包括：形成一第二貫穿開口，穿過該些第一導體層和該些絕緣層；於每一該些第一導體層與相鄰的二該些絕緣層之間定義複數個凹室之一者，使該些凹室中遠離該半導體基材之一者，具有大於靠近該半導體基材之另一者的一尺寸；於該些凹室之中沉積一介電材質，以形成該些延伸部。
如申請專利範圍第9項所述之記憶體元件的製作方法，再沉積該介電材質之前，更包括：進行一第一回蝕製程，經由該第二貫穿開口移除一部分該些第一導體層，以形成該些凹室；於該些凹室中形成一保護層；以及進行一第二回蝕製程，經由該第二貫穿開口和該些凹室移除一部分該些第一導體層以及一部分該保護層。