KR101921442B1 - 금속 및 실리사이드 제어 게이트들을 갖는 3차원 메모리 디바이스 - Google Patents

금속 및 실리사이드 제어 게이트들을 갖는 3차원 메모리 디바이스 Download PDF

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세나카 카나카메달라
라구비어 에스. 마칼라
옌리 장
야오-성 리
조지 마타미스
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샌디스크 테크놀로지스 엘엘씨
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Abstract

절연 층들과 희생 재료 층들의 교번 스택이 기판 상에 형성된다. 세퍼레이터 절연체 구조체들이 교번 스택을 통해 임의로 형성될 수 있다. 교번 스택을 통해 메모리 개구부가 형성되고, 희생 재료 층들은 절연 층들에 대해 선택적으로 제거된다. 적어도 하나의 전도성 재료의 퇴적에 의해 측방향 리세스들에 전기 전도성 층들이 형성된다. 적어도 반도체 재료를 퇴적시키고 희생 금속 층 및/또는 전기 전도성 층들의 재료와의 반도체 재료의 반응을 유도함으로써 전기 전도성 층들에 금속-반도체 합금 영역들이 부가된다. 메모리 스택 구조체들이 메모리 개구부들에 그리고 전기 전도성 층들의 금속-반도체 합금 영역들 상에 직접 형성될 수 있다.

Description

금속 및 실리사이드 제어 게이트들을 갖는 3차원 메모리 디바이스
관련 출원에 대한 상호 참조
본 출원은 2015년 7월 24일자로 출원된 미국 정식 출원 제14/808,229호에 대한 우선권의 이익을 주장하고, 전술한 출원의 전체 내용은 본 명세서에 참조로 포함된다.
분야
본 개시내용은 일반적으로 반도체 디바이스들의 분야에 관한 것으로, 구체적으로는 수직 NAND 스트링들과 같은 3차원 비휘발성 메모리 디바이스들 및 다른 3차원 디바이스들, 및 이의 제조 방법들에 관한 것이다.
최근, 비트 비용 확장성(Bit Cost Scalable)(BiCS) 아키텍처라고도 때때로 지칭되는 3차원(3D) 적층형 메모리 스택 구조체를 사용하는 초고밀도 저장 디바이스들이 제안되었다. 예를 들어, 3D NAND 적층형 메모리 디바이스는 교번하는 전도성 및 유전체 층들의 어레이로부터 형성될 수 있다. 그 층들을 통해 메모리 개구부가 형성되어 많은 메모리 층들을 동시에 규정한다. 그 후에 메모리 개구부를 적절한 재료들로 충전함으로써 NAND 스트링이 형성된다. 직선형 NAND 스트링은 하나의 메모리 개구부에서 연장되는 한편, 파이프형 또는 U자형 NAND 스트링(p-BiCS)은 메모리 셀들의 한 쌍의 수직 컬럼들을 포함한다. 메모리 셀들의 제어 게이트들은 전도성 층들에 의해 제공될 수 있다.
본 개시내용의 양태에 따르면, 메모리 디바이스는 절연 층들 및 전기 전도성 층들을 포함하고 기판 위에 위치되는 교번 층들의 스택, 및 스택을 통해 연장되는 복수의 메모리 스택 구조체들을 포함한다. 전기 전도성 층들 각각은 제1 금속 영역 및 금속-반도체 합금 영역을 포함하는 제어 게이트 전극을 포함하고, 금속-반도체 합금 영역은 제1 금속과 반도체 재료의 합금을 포함하고 복수의 메모리 스택 구조체들의 측벽들과 접촉한다.
본 개시내용의 다른 양태에 따르면, 메모리 디바이스를 형성하는 방법은 기판 위에 절연 층들 및 희생 재료 층들을 포함하는 교번 층들의 스택을 형성하는 단계, 스택을 통해 복수의 메모리 개구부들을 형성하는 단계, 희생 재료 층들을 전기 전도성 층들로 대체하는 단계 - 전기 전도성 층들 각각은 제1 금속 영역을 포함함 -, 각각의 전기 전도성 층에 금속-반도체 합금 영역을 부가하는 단계, 및 복수의 메모리 개구부들 각각에 그리고 금속-반도체 합금 영역들의 내측 측벽들 상에 직접 메모리 스택 구조체를 형성하는 단계를 포함한다.
도 1은 본 개시내용의 실시예들에 따른 3D NAND 적층형 메모리 디바이스를 포함하는 예시적인 디바이스 구조체의 수직 단면도이다.
도 2a는 본 개시내용의 실시예에 따른 측방향 연장 트렌치들의 형성 후의 예시적인 디바이스 구조체의 어레이 영역의 톱다운 뷰(top-down view)이다.
도 2b는 도 2a의 예시적인 디바이스 구조체의 수직 단면도이다.
도 3a는 본 개시내용의 실시예에 따른 세퍼레이터 절연체 구조체(separator insulator structure)들의 형성 후의 예시적인 디바이스 구조체의 어레이 영역의 톱다운 뷰이다.
도 3b는 도 3a의 예시적인 디바이스 구조체의 수직 단면도이다.
도 4a는 본 개시내용의 실시예에 따른 메모리 개구부들의 형성 후의 예시적인 디바이스 구조체의 어레이 영역의 톱다운 뷰이다.
도 4b는 도 4a의 수직 평면 B-B'를 따른 예시적인 디바이스 구조체의 수직 단면도이다.
도 5a는 본 개시내용의 실시예에 따른 희생 재료 층들의 제거 후의 예시적인 디바이스 구조체의 어레이 영역의 수평 단면도이다.
도 5b는 도 5a의 수직 평면 B-B'를 따른 예시적인 디바이스 구조체의 수직 단면도이다. 평면 A-A'는 도 5a의 수평 단면 평면에 대응한다.
도 6은 도 4a 및 도 4b의 프로세싱 단계에서의 제1 예시적인 메모리 개구부의 수직 단면도이다.
도 7은 도 5a 및 도 5b의 프로세싱 단계에서의 제1 예시적인 메모리 개구부의 수직 단면도이다.
도 8은 본 개시내용의 제1 실시예에 따른 금속 라이너 층(metallic liner layer) 및 금속 충전 재료 층의 퇴적 후의 제1 예시적인 메모리 개구부의 수직 단면도이다.
도 9는 본 개시내용의 제1 실시예에 따른 메모리 개구부의 내측으로부터의 그리고 교번 스택 위로부터의 금속 충전 재료 층 및 금속 라이너의 부분들의 제거 후의 제1 예시적인 메모리 개구부의 수직 단면도이다.
도 10은 본 개시내용의 제1 실시예에 따른 희생 반도체 재료 층의 퇴적 후의 제1 예시적인 메모리 개구부의 수직 단면도이다.
도 11은 본 개시내용의 제1 실시예에 따른 금속-반도체 합금 영역들의 형성 후의 제1 예시적인 메모리 개구부의 수직 단면도이다.
도 12는 본 개시내용의 제1 실시예에 따른 희생 반도체 재료 층의 제거 후의 제1 예시적인 메모리 개구부의 수직 단면도이다.
도 13은 본 개시내용의 제1 실시예에 따른 제1 반도체 채널 층 및 메모리 필름들에 대한 재료 층들의 퇴적 후의 제1 예시적인 메모리 개구부의 수직 단면도이다.
도 14는 본 개시내용의 제2 실시예에 따른 금속 라이너 층 및 금속 충전 재료 층의 퇴적 후의 제2 예시적인 메모리 개구부의 수직 단면도이다.
도 15는 본 개시내용의 제2 실시예에 따른 희생 반도체 재료 층의 퇴적 후의 제2 예시적인 메모리 개구부의 수직 단면도이다.
도 16은 본 개시내용의 제2 실시예에 따른 희생 반도체 재료 부분들의 형성 후의 제2 예시적인 메모리 개구부의 수직 단면도이다.
도 17은 본 개시내용의 제2 실시예에 따른 희생 금속 층의 퇴적 후의 제2 예시적인 메모리 개구부의 수직 단면도이다.
도 18은 본 개시내용의 제2 실시예에 따른 금속-반도체 합금 영역들의 형성 후의 제2 예시적인 메모리 개구부의 수직 단면도이다.
도 19는 본 개시내용의 제2 실시예에 따른 희생 금속 층의 제거 후의 제2 예시적인 메모리 개구부의 수직 단면도이다.
도 20은 본 개시내용의 실시예들에 따른 제2 반도체 채널 층 및 메모리 필름들에 대한 재료 층들의 퇴적 후의 제2 예시적인 메모리 개구부의 수직 단면도이다.
도 21a는 본 개시내용의 실시예들에 따른 제어 게이트 전극들 및 소스측 선택 게이트 전극들의 형성 후의 예시적인 디바이스 구조체의 어레이 영역의 톱다운 뷰이다.
도 21b는 도 21a의 수직 평면 B-B'를 따른 예시적인 디바이스 구조체의 수직 단면도이다.
도 22a는 본 개시내용의 실시예들에 따른 블로킹 유전체들, 전하 저장 재료 층들, 터널 유전체들, 및 제1 반도체 채널 층의 형성 후의 예시적인 디바이스 구조체의 어레이 영역의 수평 단면도이다.
도 22b는 도 22a의 수직 평면 B-B'를 따른 예시적인 디바이스 구조체의 수직 단면도이다. 평면 A-A'는 도 22a의 수평 단면 평면에 대응한다.
도 23a는 본 개시내용의 실시예들에 따른 제2 반도체 채널 층의 형성 후의 예시적인 디바이스 구조체의 어레이 영역의 수평 단면도이다.
도 23b는 도 23a의 수직 평면 B-B'를 따른 예시적인 디바이스 구조체의 수직 단면도이다. 평면 A-A'는 도 23a의 수평 단면 평면에 대응한다.
도 24a는 본 개시내용의 실시예들에 따른 드레인 영역들의 형성 후의 예시적인 디바이스 구조체의 어레이 영역의 톱다운 뷰이다.
도 24b는 도 24a의 수직 평면 B-B'를 따른 예시적인 디바이스 구조체의 수직 단면도이다.
도 25는 본 개시내용의 실시예들에 따른 예시적인 디바이스 구조체의 다양한 구성요소들의 전체적인 형상들을 예시하는 예시적인 디바이스 구조체의 투시 톱다운 뷰이다.
도 26은 본 개시내용의 실시예들에 따른 예시적인 디바이스 구조체의 어레이 영역의 사시도이다.
상기 논의된 바와 같이, 본 개시내용은 수직 NAND 스트링들과 같은 3차원 비휘발성 메모리 디바이스들 및 다른 3차원 디바이스들, 및 이의 제조 방법들에 관한 것으로, 그의 다양한 양태들이 하기에 설명된다. 본 개시내용의 실시예들은 복수의 NAND 메모리 스트링들을 포함하는 3차원 모놀리식 메모리 어레이 디바이스들과 같은 다양한 반도체 디바이스들을 형성하기 위해 채용될 수 있다. 도면들은 일정한 비율로 그려져 있지 않다. 요소들의 중복이 없다는 것이 명확히 설명되거나 달리 분명히 나타내지 않는 한, 요소의 단일 인스턴스가 예시되는 경우 요소의 다수의 인스턴스들이 중복될 수 있다. "제1", "제2", 및 "제3"과 같은 서수들은 단지 유사한 요소들을 식별하기 위해서만 채용되고, 상이한 서수들이 본 개시내용의 명세서 및 청구범위에 걸쳐 채용될 수 있다.
모놀리식 3차원 메모리 어레이는 다수의 메모리 레벨들이 개재하는 기판들 없이 반도체 웨이퍼와 같은 단일 기판 위에 형성되는 것이다. "모놀리식"이라는 용어는 어레이의 각각의 레벨의 층들이 어레이의 각각의 하위 레벨의 층들 상에 직접 퇴적된다는 것을 의미한다. 대조적으로, 2차원 어레이들은 개별적으로 형성된 후에 함께 패키징되어 비-모놀리식 메모리 디바이스를 형성할 수 있다. 예를 들어, 발명의 명칭이 "Three Dimensional Structure Memory"인 미국 특허 제5,915,167호에 설명된 바와 같이, 별개의 기판들 상에 메모리 레벨들을 형성하고 메모리 레벨들을 수직으로 적층함으로써 비-모놀리식 적층형 메모리들이 구성되었다. 기판들은 본딩 전에 메모리 레벨들로부터 박형화되거나 제거될 수 있지만, 메모리 레벨들이 초기에 별개의 기판들 위에 형성되기 때문에, 그러한 메모리들은 진정한 모놀리식 3차원 메모리 어레이들이 아니다. 기판은 그 위에 제조된 집적 회로들, 예컨대 메모리 디바이스에 대한 드라이버 회로들을 포함할 수 있다.
본 개시내용의 다양한 3차원 메모리 디바이스들은 모놀리식 3차원 NAND 스트링 메모리 디바이스를 포함하고, 본 명세서에 설명된 다양한 실시예들을 채용하여 제조될 수 있다. 모놀리식 3차원 NAND 스트링은 기판 위에 위치되는 NAND 스트링들의 모놀리식 3차원 어레이에 위치된다. NAND 스트링들의 3차원 어레이의 제1 디바이스 레벨에서의 적어도 하나의 메모리 셀은 NAND 스트링들의 3차원 어레이의 제2 디바이스 레벨에서의 다른 메모리 셀 위에 위치된다.
도 1을 참조하면, 3D NAND 적층형 메모리 디바이스를 포함하는 본 개시내용의 실시예들에 따른 예시적인 디바이스 구조체가 도시되어 있다. 예시적인 디바이스 구조체는 본 개시내용에 따른 메모리 스택 구조체들(55)을 형성하기 위한 다양한 실시예들 중 임의의 것을 포함하기 위해 채용될 수 있다. 각각의 메모리 스택 구조체(55)는 적어도 메모리 필름(50), 반도체 채널(60), 그리고 임의로, 반도체 채널(60)이 메모리 필름(50) 내의 전체 체적을 충전하지 않는 경우에는, 유전체 코어(62)를 포함할 수 있다.
예시적인 디바이스 구조체는 반도체 기판일 수 있는 기판(8)을 포함한다. 다양한 반도체 디바이스들이 본 기술분야에 알려져 있는 방법들을 채용하여 기판(8) 상에 또는 그 위에 형성될 수 있다. 예를 들어, 메모리 디바이스들의 어레이는 디바이스 영역(100)에 형성될 수 있고, 적어도 하나의 주변 디바이스(20)는 주변 디바이스 영역(200)에 형성될 수 있다. 디바이스 영역(100)에서의 디바이스들의 전기 전도성 전극들에 대한 전기 전도성 비아 콘택(electrically conductive via contact)들은 콘택 영역(300)에 형성될 수 있다.
기판(8)은 기판 반도체 층(10)을 포함할 수 있다. 기판 반도체 층(10)은 반도체 재료 층이고, 적어도 하나의 원소 반도체 재료, 적어도 하나의 III-V 화합물 반도체 재료, 적어도 하나의 II-VI 화합물 반도체 재료, 적어도 하나의 유기 반도체 재료, 또는 본 기술분야에 알려져 있는 다른 반도체 재료들을 포함할 수 있다. 기판(8)은, 예를 들어, 기판 반도체 층(10)의 최상부 표면일 수 있는 주 표면(9)을 갖는다. 주 표면(9)은 반도체 표면일 수 있다. 일 실시예에서, 주 표면(9)은 단결정 반도체 표면일 수 있다. 일 실시예에서, 기판(8)은 도핑된 웰(예컨대, p-웰) 기판 반도체 층(10)을 포함하는 실리콘 웨이퍼이다.
본 명세서에 사용되는 바와 같이, "반도체 재료"는 1.0 x 10-6 S/cm 내지 1.0 x 105 S/cm 범위의 전기 전도도를 갖는 재료를 지칭하고, 전기 도펀트에 의한 적합한 도핑 시에 1.0 S/cm 내지 1.0 x 105 S/cm 범위의 전기 전도도를 갖는 도핑된 재료를 생성하는 것이 가능하다. 본 명세서에 사용되는 바와 같이, "전기 도펀트"는 밴드 구조체 내의 밸런스 밴드에 홀을 추가하는 p-타입 도펀트, 또는 밴드 구조체 내의 전도 밴드에 전자를 추가하는 n-타입 도펀트를 지칭한다. 본 명세서에 사용되는 바와 같이, "전도성 재료"는 1.0 x 105 S/cm보다 더 큰 전기 전도도를 갖는 재료를 지칭한다. 본 명세서에 사용되는 바와 같이, "절연체 재료" 또는 "유전체 재료"는 1.0 x 10-6 S/cm보다 더 작은 전기 전도도를 갖는 재료를 지칭한다. 전기 전도도들에 대한 모든 측정들은 표준 조건에서 이루어진다. 임의로, 적어도 하나의 도핑된 웰 기판 반도체 층(10)이 기판(8) 내에 형성될 수 있다.
임의로, 수직 NAND 스트링들의 어레이를 구현하기 위한 임의의 적합한 방법들을 사용하여, 선택 게이트 전극들(도시되지 않음)이 기판 반도체 층(10) 내에 또는 그 상부에 형성될 수 있다. 예를 들어, 보다 낮은 선택 게이트 디바이스 레벨은 2013년 12월 19일자로 출원된 미국 특허 출원 제14/133,979호, 2014년 3월 25일자로 출원된 미국 특허 출원 제14/225,116호, 및/또는 2014년 3월 25일자로 출원된 미국 특허 출원 제14/225,176호에 설명된 바와 같이 제조될 수 있고, 이 미국 특허 출원들 모두는 본 명세서에 참조로 포함된다. 소스 영역(61)은 메모리 스택 구조체들(55)로부터 측방향으로 오프셋되는 기판 반도체 층(10)의 영역에 형성될 수 있다. 대안적으로, 소스 영역은, 2014년 6월 27일자로 출원된 미국 특허 출원 제14/317,274호에 설명된 바와 같이, 메모리 셀들의 메모리 스택 구조체들(55) 바로 아래에 형성될 수 있고, 이 미국 특허 출원은 본 명세서에 참조로 포함된다. 선택 트랜지스터는 메모리 디바이스들의 최하부 제어 게이트와 기판 반도체 층(10)의 상부 사이에 형성될 수 있다.
적어도 하나의 임의적인 얕은 트렌치 분리 구조체(16) 및/또는 적어도 하나의 깊은 트렌치 분리 구조체(도시되지 않음)는 기판(8) 상의 다양한 반도체 디바이스들 간의 전기적 분리를 제공하기 위해 채용될 수 있다. 주변 디바이스 영역(200)에 형성되는 적어도 하나의 주변 디바이스(20)는, 본 기술분야에 공지되어 있고 디바이스 영역(100)에서의 반도체 디바이스들의 동작을 지원하는 데 필요한 임의의 디바이스를 포함할 수 있다. 적어도 하나의 주변 디바이스(20)는 디바이스 영역(100)에서의 메모리 디바이스들의 어레이와 연관된 드라이버 회로를 포함할 수 있다. 적어도 하나의 주변 디바이스는 드라이버 회로에 트랜지스터 디바이스들을 포함할 수 있다. 일 실시예에서, 적어도 하나의 주변 디바이스는 하나 이상의 전계 효과 트랜지스터들을 포함할 수 있고, 그 각각은 소스 영역(201), 드레인 영역(202), 보디 영역(203)(예컨대, 채널 영역), 게이트 스택(205), 및 게이트 스페이서(206)를 포함할 수 있다. 게이트 스택(205)은 본 기술분야에 알려져 있는 임의의 타입의 게이트 스택을 포함할 수 있다. 예를 들어, 각각의 게이트 스택(205)은, 한 쪽으로부터 다른 쪽으로, 게이트 유전체, 게이트 전극, 및 임의적인 게이트 캡 유전체를 포함할 수 있다. 임의로, 기판(8) 상에 후속하여 형성될 재료 스택들의 부분의 평탄화를 용이하게 하기 위해 유전체 재료를 포함하는 평탄화 유전체 층(170)이 주변 디바이스 영역(200)에서 채용될 수 있다.
제1 재료 및 그 제1 재료와는 상이한 제2 재료의 교번 층들의 스택이 기판(8)의 상부 표면 위에 형성된다. 일 실시예에서, 제1 재료는 절연 층들(32)을 형성하는 절연체 재료일 수 있고, 제2 재료는 전기 전도성 층들(46), 소스측 선택 게이트 전극들(별개로 도시되지 않음), 및 드레인측 선택 게이트 전극들(별개로 도시되지 않음)을 포함할 수 있는 전도성 라인 구조체들을 형성하는 전도성 재료일 수 있다. 대안적으로, 제1 재료는 절연 층들(32)을 형성하는 절연체 재료일 수 있고, 제2 재료는 희생 층들로서 퇴적되는 희생 재료일 수 있고, 메모리 스택 구조체들(55)의 형성 후에 다양한 전도성 라인 구조체들을 형성하기 위해 전도성 재료로 적어도 부분적으로 대체된다. 일 실시예에서, 교번 스택은 절연 층들(32) 및 재료 층들을 포함할 수 있는데, 이 재료 층들은 제어 게이트 전극들을 형성하는 전도성 재료로 후속하여 대체되는 희생 재료를 포함할 수 있거나, 또는 메모리 디바이스의 제어 게이트 전극들로 패터닝되는 전도성 재료를 포함할 수 있다.
메모리 스택 구조체들(55)은 하기에 설명될 본 개시내용의 다양한 방법들을 채용하여 절연 층들(32)과 전기 전도성 층들(46)의 교번 스택(32, 46)을 통해 형성될 수 있다. 드레인 영역(63)이 각각의 반도체 채널(60)의 상부에 형성될 수 있다. (드라이버 회로들과 같은) 주변 디바이스들을 포함하는 주변 디바이스 영역(200)으로부터 절연 층들(32)과 희생 재료 층들(42)(도 2b에 도시되고 하기에 설명됨)의 교번 스택의 주변 부분을 제거하고 평탄화 유전체 층(170) 위에 유전체 재료를 퇴적시킴으로써 주변 영역 유전체 층(64)이 형성될 수 있다. 콘택 영역(300)에서의 교번 스택(32, 42 또는 46)의 다른 부분이 제거되어, (희생 재료 층들(42) 또는 전기 전도성 층들(46)과 같은) 재료 층들의 측방향 범위가 기판(8)으로부터의 수직 거리에 따라 감소되는 계단식 표면들을 형성할 수 있다. 역 계단식(retro-stepped) 유전체 충전 부분(65)이 계단식 표면들 위에 임의로 채용될 수 있다. 본 명세서에 사용되는 바와 같이, 역 계단식 구조체는 수평 수직 단면적이 기판의 상부 표면으로부터의 수직 거리에 따라 계단식으로 변화하여 보다 낮은 수평 평면에서의 구조체의 수직 단면적이 위에 놓인 수평 평면에서의 구조체의 수직 단면적들에 포함되도록 하는 구조체를 지칭한다. 유전체 충전의 다른 부분(38)은 부분(65)이 영역(300)에 형성되는 것과 동시에 영역(200)에 형성될 수 있다.
후속하여 형성될 후면 콘택 비아 구조체(76)의 위치들에서 교번 스택(32, 42)을 통해 콘택 비아 트렌치가 형성된다. 수직으로 이웃하는 쌍들의 절연 층들(32) 사이의 재료 층들이 희생 재료 층들(42)인 경우, 그러면 희생 재료 층들(42)은 콘택 비아 트렌치를 통해 에칭제를 도입함으로써 제거될 수 있다. 에칭제는 절연 층들(32)의 재료에 대해 선택적으로 희생 재료 층들(42)의 재료를 제거하여 후면 리세스(backside recess)들을 형성한다. 후면 리세스들에 적어도 하나의 전도성 재료를 퇴적시킴으로써 전기 전도성 층들(46)이 형성될 수 있다. 전기 전도성 층들(46)은 메모리 스택 구조체들(55)에 대한 제어 게이트 전극들을 포함한다. 전기 전도성 층들(46)은 콘택 비아 구조체들(66)의 형성을 용이하게 하기 위해 콘택 영역(300) 내에 테라스식(계단식) 구조체들을 형성할 수 있다.
콘택 비아 구조체들(66)은 전기 전도성 층들(46)의 계단식 표면들로 연장되는 비아 캐비티들을 형성함으로써, 그리고 각각의 비아 캐비티를 임의적인 유전체 라이너(64) 및 콘택 비아 구조체(66)로 충전함으로써 형성될 수 있다. 유전체 라이너(64)는, 존재한다면, 콘택 비아 구조체들(66)의 전기적 분리를 향상시킬 수 있다. 콘택 비아 구조체들(66)의 형성을 용이하게 하기 위해 하드 마스크 층(36)이 임의로 채용될 수 있다. 주변 콘택 비아 구조체들(86)은 주변 디바이스 영역(200)에 형성될 수 있다. 소스 영역(61)으로의 전기적 접촉을 제공하기 위해 후면 콘택 비아 구조체(76)(예컨대, 소스 전극/소스 로컬 인터커넥트)가 교번 스택(32, 46)을 통해 형성될 수 있다. 후면 콘택 비아 구조체(76)에 대한 전기적 분리를 제공하기 위해 유전체 스페이서(74)가 채용될 수 있다. 후속하여, 드레인 영역들(63)과의 콘택들(도시되지 않음)이 형성될 수 있고, 드레인 영역들(63) 위에 놓여 있고 이들과 전기적으로 단락되는 비트 라인들(도시되지 않음)이 형성될 수 있다.
도 2a 및 도 2b를 참조하면, 예시적인 디바이스 구조체의 메모리 영역(100)(예컨대, 메모리 어레이 영역)의 절단 부분이 본 개시내용의 실시예에 따른 도 1의 예시적인 구조체를 형성하기 위해 채용되는 프로세싱 단계 동안 예시된다. 절연 층들(32)과 희생 재료 층들(42)의 교번 스택(32, 42)이 기판(8) 위에 형성된다.
절연 층들(32)을 위해 채용될 수 있는 전기 절연 재료들은 실리콘 산화물(도핑되거나 도핑되지 않은 실리케이트 유리를 포함함), 실리콘 질화물, 실리콘 산질화물, 유기 실리케이트 유리(OSG), 스핀-온 유전체 재료들, 고 유전 상수(하이-k) 유전체 산화물들(예컨대, 알루미늄 산화물, 하프늄 산화물 등)로서 통상적으로 알려져 있는 유전체 금속 산화물들 및 그의 실리케이트들, 유전체 금속 산질화물들 및 그의 실리케이트들, 및 유기 절연 재료들을 포함하지만, 이들로 제한되지 않는다. 희생 재료 층들(42)은 실리콘 질화물 또는 폴리실리콘 희생 층들과 같은 희생 층들을 포함한다. 예시적인 실시예에서, 절연 층들(32)은 실리콘 산화물을 포함할 수 있고, 희생 재료 층들(42)은, 예를 들어, 인산을 채용하는 습식 에칭에 의해, 후속하여 제거될 수 있는 실리콘 질화물 층들일 수 있다.
세퍼레이터 트렌치들(47)은 절연 층들(32)과 희생 재료 층들(42)의 교번 스택(32, 42)을 통해 임의로 형성될 수 있다. 세퍼레이터 트렌치들(47)은, 예를 들어, 교번 스택(32, 42) 위의 포토레지스트 층의 도포 및 패터닝, 그리고 교번 스택(32, 42)의 하부에 위치되는 기판(8)의 상부 표면으로의 교번 스택(32, 42)을 통한 패터닝된 포토레지스트 층의 패턴의 전사에 의해 형성될 수 있다. 세퍼레이터 트렌치들(47)은 수평 방향을 따라 측방향으로 연장된다. 일 실시예에서, 세퍼레이터 트렌치들(47)은 실질적으로 균일한 폭을 가질 수 있고, 서로 간에 평행할 수 있다. 세퍼레이터 트렌치들(47)은 교번 스택(32, 42)을 복수의 부분들로 측방향으로 분할할 수 있다. 세퍼레이터 트렌치들(47)의 패턴은 후속하여 형성될 세퍼레이터 절연체 구조체들의 패턴과 동일할 수 있다.
도 3a 및 도 3b를 참조하면, 세퍼레이터 트렌치들(47)이 선행 프로세싱 단계에서 형성되는 경우에, 각각의 세퍼레이터 트렌치들(47)은 희생 층들(42)의 제2 재료와는 상이한 유전체 재료로 충전될 수 있다. 세퍼레이터 트렌치들(47)을 충전하는 유전체 재료는 본 명세서에서 세퍼레이터 절연 재료라고 지칭된다. 예를 들어, 희생 층들이 실리콘 질화물을 포함할 때, 세퍼레이터 절연 재료는 도핑되지 않은 실리케이트 유리 또는 도핑된 실리케이트 유리일 수 있다. 세퍼레이터 절연 재료의 초과 부분들은, 예를 들어, 화학적 기계적 평탄화(chemical mechanical planarization)(CMP), 리세스 에칭, 또는 이들의 조합에 의해, 교번 스택의 상부 표면 위로부터 제거될 수 있다. 퇴적된 세퍼레이터 절연 재료의 잔존 부분들은 세퍼레이터 절연체 구조체들(43)을 구성한다. 일 실시예에서, 세퍼레이터 절연체 구조체들(43)은 교번 스택(32, 42)의 다양한 부분들을 측방향으로 분리할 수 있다. 대안적인 실시예에서, 도 2a, 도 2b, 도 3a, 및 도 3b의 프로세싱 단계들은 생략될 수 있다.
도 4a 및 도 4b를 참조하면, 예를 들어, 교번 스택(32, 42) 위의 마스킹 층의 도포, 마스킹 층의 패터닝, 및 반응성 이온 에칭과 같은 이방성 에칭에 의한 교번 스택(32, 42)을 통한 마스킹 층의 패턴의 전사에 의해, 메모리 개구부들(49)이 교번 스택(32, 42)을 통해 형성될 수 있다. 마스킹 층은 포토레지스트 층을 포함할 수 있고, 임의로 탄소 층과 같은 추가적인 하드 마스크 재료 층을 포함할 수 있다. 마스킹 층은, 예를 들어, 애싱(ashing)에 의해 후속하여 제거될 수 있다. 각각의 메모리 개구부(49)는 교번 스택(32, 42)의 상부 표면으로부터 교번 스택(32, 42)의 하부에 위치되는 기판의 상부 표면까지 수직으로 연장될 수 있다. 각각의 메모리 개구부(49)는 도 3a 및 도 3b의 단계에서 형성된 바와 같은 세퍼레이터 절연체 구조체들의 잔존 부분들인 한 쌍의 세퍼레이터 절연체 구조체들(43) 사이에 위치될 수 있다. 일 실시예에서, 각각의 메모리 개구부(49)는 세퍼레이터 절연체 구조체(43)를 2개의 물리적으로 분리된 부분들로 분할할 수 있다. 이러한 경우에, 교번 스택(32, 42) 내의 각각의 메모리 개구부(49)는 세퍼레이터 절연체 구조체들(43)에 위치된 세퍼레이터 절연 재료를 통해 연장될 수 있고, 세퍼레이터 절연체 구조체(43)를 2개의 측방향으로 분리된 부분들로 분할한다.
도 5a 및 도 5b를 참조하면, 절연 층들(32)의 제1 재료에 대해 희생 재료 층들(42)의 제2 재료를 선택적으로 에칭하는 에칭제는, 예를 들어, 에칭 프로세스를 채용하여 메모리 개구부들(49) 내로 도입될 수 있다. 희생 재료 층들(42)이 제거되게 되는 체적들에 측방향 리세스들(41)이 형성된다. 희생 재료 층들(42)의 제2 재료의 제거는 절연 층들(32)의 제1 재료, 세퍼레이터 절연체 구조체들(43)의 재료, 및 반도체 재료 층(10)의 반도체 재료에 대해 선택적일 수 있다. 일 실시예에서, 희생 재료 층들(42)은 실리콘 질화물을 포함할 수 있고, 절연 층들(32) 및 세퍼레이터 절연체 구조체들(43)의 재료들은 실리콘 산화물 및 유전체 금속 산화물들로부터 선택될 수 있다. 다른 실시예에서, 희생 재료 층들(42)은 폴리실리콘과 같은 반도체 재료를 포함할 수 있고, 절연 층들(32) 및 세퍼레이터 절연체 구조체들(43)의 재료들은 실리콘 산화물, 실리콘 질화물, 및 유전체 금속 산화물들로부터 선택될 수 있다.
도 6은 도 4a 및 도 4b의 프로세싱 단계에서의 제1 예시적인 메모리 개구부(49)의 수직 단면도이다. 후속하여, 도 5a 및 도 5b의 프로세스들이 후속하여 수행되어 도 7에 예시된 바와 같이 희생 재료 층들(42)을 제거함으로써 측방향 리세스들(41)을 형성할 수 있다.
도 8을 참조하면, 적어도 하나의 전도성 재료 층(46L1, 46L2)이 등각 퇴적 방법에 의해 퇴적된다. 예를 들어, 금속 라이너 층(46L1) 및 금속 충전 재료 층(46L2)이 측방향 리세스들(41)을 완전히 충전하도록 순차적으로 퇴적될 수 있다.
금속 라이너 층(46L1)은, 예를 들어, 전도성 배리어 재료일 수 있는 전도성 재료를 포함한다. 일 실시예에서, 전도성 라이너 층(46L1)은 전도성 금속 질화물(예컨대, TiN, TaN, 또는 WN), 전도성 금속 탄화물(TiC, TaC, 또는 WC), 및 적어도 하나의 전도성 금속 질화물 및 적어도 하나의 전도성 금속 탄화물을 포함하는 스택과 같은 재료를 포함할 수 있다. 일 실시예에서, 전도성 라이너 층(46L1)은 TiN을 포함할 수 있다. 금속 라이너 층(46L1)의 두께는 1.5 nm 내지 6 nm의 범위 내일 수 있지만, 더 얇은 두께 및 더 두꺼운 두께가 또한 채용될 수 있다.
금속 충전 재료 층(46L2)은 적어도 하나의 금속과 같은 전도성 재료를 포함한다. 예를 들어, 금속 충전 재료 층(46L2)은 적어도 텅스텐, 코발트, 루테늄, 구리, 니켈, 티타늄, 탄탈륨, 및 이들의 조합들과 같은 제1 금속을 포함할 수 있다. 금속 충전 재료 층(46L2)은 원소 금속(즉, 다른 금속 또는 비금속 원소와 결합하는 일 없이 원소 형태의 제1 금속)을 포함할 수 있거나, 또는 (제1 금속 및 적어도 다른 금속을 포함하는) 적어도 2개의 금속 원소들의 합금을 포함할 수 있다. 일 실시예에서, 금속 충전 재료 층(46L2)은 텅스텐을 포함할 수 있다. 금속 충전 재료 층(46L2)은 측방향 리세스들의 잔존 체적들을 완전히 충전할 수 있고, 각각의 메모리 개구부를 부분적으로 충전한다. 메모리 개구부들(49)이 적어도 하나의 전도성 재료 층(46L1, 46L2)으로 완전히 충전되지 않기 때문에, 캐비티(49')가 각각의 메모리 개구부(49) 내에 존재한다.
도 9를 참조하면, 금속 충전 재료 층(46L2) 및 금속 라이너 층(46L1)의 물리적으로 노출된 부분들을 제거하도록 에칭이 수행될 수 있다. 금속 충전 재료 층(46L2) 및 금속 라이너 층(46L1)은 메모리 개구부(49)의 내측으로부터 그리고 절연체 층들(32)의 교번 스택 위로부터 제거된다. 에칭은 등방성 에칭, 이방성 에칭, 또는 이방성 및 등방성 에칭 단계들의 조합일 수 있다. 측방향 리세스(41)의 레벨에서의 금속 라이너 층(46L1)의 각각의 잔존 부분은 본 명세서에서 금속 라이너(46A)라고 지칭되고, 측방향 리세스(41) 내의 금속 충전 재료 층(46L2)의 각각의 잔존 부분은 본 명세서에서 금속 충전 재료 부분(46B)이라고 지칭된다.
금속 라이너(46A)와 금속 충전 재료 부분(46B)의 각각의 물리적으로 인접한 쌍은 전기 전도성 층(46A, 46B)을 구성한다. 따라서, 희생 재료 층들(42)은 전기 전도성 층들(46A, 46B)로 대체된다. 전기 전도성 층들(46A, 46B) 각각은 (제1 금속을 포함하는) 적어도 하나의 금속을 포함하는 금속 충전 재료 부분(46B) 및 금속 라이너(46A)를 포함한다. 임의로, 금속 충전 재료 층(46L2) 및 금속 라이너 층(46L1)의 에칭 동안 오버에칭이 수행되어 금속 라이너(46A) 및 금속 충전 재료 부분들(46B)의 측벽들을 측방향으로 리세스할 수 있다. 이러한 경우에, 금속 충전 재료 부분들(46B) 및 금속 라이너들(46A)은 각각의 메모리 개구부 주위의 절연체 층들(32)의 측벽들에 대해 측방향으로 리세스되는 측벽들로 형성될 수 있다. 일 실시예에서, 금속 충전 재료 부분들(46B)의 측벽들은 실질적으로 수직인 측벽들을 가질 수 있다. 다른 실시예에서, 금속 충전 재료 부분들(46B)의 측벽들은 오목 측벽들을 가질 수 있다. 금속 충전 재료 부분들(46B)의 측벽들의 오목부는 측방향 리세스들(41) 내에 형성된 금속 충전 재료 층(46L2)에서의 심(seam)들의 강도(severity), 및 금속 충전 재료 층(46L2)을 리세스하기 위해 채용되는 등방성 및/또는 이방성 에칭의 화학적 성질에 좌우될 수 있다.
도 10을 참조하면, 희생 반도체 재료 층(35L)은 금속 충전 재료 부분들(46B)과 접촉하는 리세스들(41R)에 그리고 교번 스택(32, 46A, 46B) 위에 그리고 메모리 개구부들(49')에 퇴적될 수 있다. 희생 반도체 재료 층(35L)은 전기 전도성 층들(46A, 46B)의 측벽들 상에 직접 퇴적될 수 있다. 희생 반도체 재료 층(35L)은 원소 반도체 재료(예컨대 실리콘 또는 게르마늄), 화합물 반도체 재료(예컨대 갈륨 비소 또는 인듐 비소), 또는 이들의 합금 또는 조합일 수 있는 반도체 재료를 포함한다. 희생 반도체 재료 층(35L)은 화학 기상 증착(chemical vapor deposition)(CVD) 또는 원자 층 퇴적(atomic layer deposition)(ALD)과 같은 등각 퇴적 프로세스에 의해 퇴적될 수 있다. 희생 반도체 재료 층(35L)의 두께는 2 nm 내지 20 nm의 범위 내일 수 있지만, 더 얇은 두께 및 더 두꺼운 두께가 또한 채용될 수 있다. 희생 반도체 재료 층(35L)은 다결정 반도체 재료 층(예컨대, 폴리실리콘)으로서 또는 비정질 반도체 재료 층(예컨대, 비정질 실리콘)으로서 퇴적될 수 있다.
도 11을 참조하면, 예시적인 구조체는 금속 충전 재료 부분들(46B)의 적어도 하나의 금속과 희생 반도체 재료 층(35L)의 반도체 재료 사이의 반응을 유도하기 위해 상승된 온도에서 어닐링된다. 상승된 온도는, 예를 들어, 섭씨 500도 내지 섭씨 900도의 범위 내일 수 있지만, 더 낮은 온도 또는 더 높은 온도가 또한 채용될 수 있다. 어닐링은 15초 내지 60초 동안 급속 열 어닐링을 포함할 수 있다.
금속-반도체 합금 영역(46C)은 금속 충전 재료 부분(46B)과 희생 반도체 재료 층(35L) 사이의 각각의 계면 주위에 형성된다. 각각의 금속-반도체 합금 영역(46C)은 금속 충전 재료 부분들(26B)의 적어도 하나의 금속과 희생 반도체 재료 층(35L)의 반도체 재료의 합금을 포함한다. 일 실시예에서, 희생 반도체 재료 층(35L)은 실리콘을 포함할 수 있고, 금속-반도체 합금 영역들(46C)은 텅스텐, 탄탈륨, 코발트, 니켈, 티타늄 또는 다른 금속 실리사이드와 같은 금속 실리사이드를 포함할 수 있다. 전도성 구조체로서, 각각의 금속-반도체 합금 영역(46C)은 리세스(41)를 충전하고, 영역(46C)은 동일한 레벨에 위치되는 전기 전도성 층(46A, 46B)에 부가(즉, 추가)된다. 따라서, 측방향 리세스(41)의 레벨에 위치되는 각각의 전기 전도성 층(46A, 46B, 46C)은 금속 라이너(46A), 금속 충전 재료 부분(46B), 및 캐비티(49')에 인접한 금속-반도체 합금 영역(46C)을 포함할 수 있다.
도 12를 참조하면, 절연체 층들(32) 및 금속-반도체 합금 영역(46C)에 대해 선택적으로 희생 반도체 재료 층(35L)의 반도체 재료를 제거하는 선택적 에칭이 희생 반도체 재료 층(35L)의 미반응 부분들을 제거하기 위해 채용될 수 있다. 예를 들어, 금속-반도체 합금 영역들(46C)에 대해 선택적으로 희생 반도체 재료 층(35L)의 반도체 재료를 제거하기 위해 선택적 등방성 습식 에칭이 채용될 수 있다. 임의로, 예시적인 구조체의 표면들로부터 잔존 재료들을 제거하기 위해 습식 세정이 후속하여 수행될 수 있다.
임의로, 금속-반도체 합금 영역들(46C)은 금속-반도체 합금 영역들(46)의 내측 측벽들과 대면하는 캐비티(49')가 캐비티(49')에 노출된 절연체 층(32)의 측벽들과 실질적으로 평면이고 수직으로 일치하도록 이방성으로 에칭될 수 있다. 본 명세서에 사용되는 바와 같이, 제1 표면 및 제2 표면은 제1 표면 및 제2 표면을 포함하는 실질적으로 수직인 평면이 존재하는 경우 수직으로 일치한다. 본 명세서에 사용되는 바와 같이, 평면은 평면이 수직 방향으로부터 5도 초과만큼 벗어나지 않는 경우 실질적으로 수직이다.
도 13을 참조하면, 메모리 필름(52L, 54L, 56) 및 임의적인 제1 반도체 채널 층(601)을 형성하기 위해 재료 층들의 순차적인 퇴적이 채용될 수 있다. 각각의 메모리 필름(52L, 54L, 56)은 블로킹 유전체 층(52L), 메모리 재료 층(54L), 및 터널링 유전체(56)를 포함할 수 있다. 블로킹 유전체 층(52L)은 제1 블로킹 유전체 층(52A)과 제2 블로킹 유전체 층(52B)의 스택을 포함할 수 있다. 예시적인 예에서, 제1 블로킹 유전체 층(52A)은 알루미늄 산화물 층과 같은 유전체 금속 산화물 층을 포함할 수 있고, 제2 블로킹 유전체 층(52B)은 실리콘 산화물 층을 포함할 수 있다.
각각의 메모리 필름(52L, 54L, 56)은 메모리 개구부(49)의 실질적으로 수직인 측벽 상에 인접한 메모리 필름으로서 형성될 수 있다. 일 실시예에서, 메모리 재료 층(54L)은 실리콘 질화물 층과 같은 전하 트래핑 유전체 층을 포함할 수 있다. 임의적인 제1 반도체 채널 층(601)은, 존재한다면, 반도체 채널(60)(도 1 참조)을 형성하는 데 채용되는 제1 재료 부분일 수 있다.
도 14를 참조하면, 본 개시내용의 제2 실시예에 따른 제2 예시적인 메모리 개구부가, 도 8에 도시된 것과 유사한, 금속 라이너 층(46L1) 및 금속 충전 재료 층(46L2)의 퇴적 후에 예시된다. 측방향 캐비티(41C)는 금속 충전 재료 층(46L2)의 충전 특성들에 따라 측방향 리세스들(41)의 각각의 레벨에 형성될 수 있다. 구체적으로는, 금속 충전 재료 층(46L2)을 퇴적시키는 퇴적 프로세스의 불완전한 준수는 측방향 리세스들(41)의 각각의 레벨에서의 심들을 유도할 수 있고, 각각의 심의 개구부는 측방향 캐비티(41C)를 포함할 수 있다. 다시 말해, 측방향 캐비티들(41C)은 층(46L2)의 퇴적 동안 완전히 충전되지 않는다. 대안적인 실시예에서, 층(46L2)의 퇴적 동안 측방향 캐비티들(41C)을 불완전하게 충전하는 것에 더하여 또는 그 대신에 측방향 캐비티들(41C)을 형성하기 위해 금속 충전 재료 층(46L2)의 퇴적 후에 등방성 에칭, 이방성 에칭, 또는 이방성 및 등방성 에칭들의 조합이 수행될 수 있다.
도 15를 참조하면, 희생 반도체 재료 층(35L)은 금속 충전 재료 층(46L2)의 물리적으로 노출된 표면들 상에 퇴적될 수 있다. 희생 반도체 재료 층(35L)은 전기 전도성 층들(46L2)의 오목 측벽들 상에 직접 퇴적될 수 있다. 희생 반도체 재료 층(35L)은 원소 반도체 재료(예컨대 실리콘 또는 게르마늄), 화합물 반도체 재료(예컨대 갈륨 비소 또는 인듐 비소), 또는 이들의 합금 또는 조합일 수 있는 반도체 재료를 포함한다. 희생 반도체 재료 층(35L)은 화학 기상 증착(CVD) 또는 원자 층 퇴적(ALD)과 같은 등각 퇴적 프로세스에 의해 퇴적될 수 있다. 희생 반도체 재료 층(35L)의 두께는 2 nm 내지 20 nm의 범위 내일 수 있지만, 더 얇은 두께 및 더 두꺼운 두께가 또한 채용될 수 있다. 희생 반도체 재료 층(35L)은 다결정 반도체 재료 층(예컨대, 폴리실리콘)으로서 또는 비정질 반도체 재료 층(예컨대, 비정질 실리콘 층)으로서 퇴적될 수 있다. 희생 반도체 재료 층(35L)은 측방향 캐비티들(41C)을 완전히 충전할 수도 있거나, 충전하지 못할 수도 있다.
도 16을 참조하면, 희생 반도체 재료 층(35L)은, 예를 들어, 선택적 에칭에 의해 에치 백되어, 교번 스택(32, 42A, 42B) 위로부터 그리고 메모리 개구부들(49')의 내측으로부터 희생 반도체 재료 층(35L)의 부분들을 제거할 수 있다. 측방향 캐비티들(41C) 내의 희생 반도체 재료 층(35L)의 잔존 부분들은 희생 반도체 재료 부분들(35)을 구성한다. 희생 반도체 재료 부분(35)이 금속 충전 재료 부분들(46B)의 각각의 오목 측벽 상에 잔존하도록 희생 반도체 재료 층(35L)의 에칭 지속기간이 선택된다.
도 17을 참조하면, 희생 금속 층(45L)이 희생 반도체 재료 부분들(35) 상에 퇴적될 수 있다. 희생 금속 층(45L)은 희생 반도체 재료 부분들(35)의 오목 측벽들 상에 직접 퇴적될 수 있다. 희생 금속 층(45L)은 본 명세서에서 제2 금속이라고 지칭되는 금속을 포함한다. 제2 금속은 금속 충전 재료 부분들(46B)에 존재하는 제1 금속과 동일하거나 상이할 수 있다. 예를 들어, 제1 금속은 텅스텐일 수 있고, 제2 금속은 니켈, 코발트, 티타늄, 또는 이들의 조합일 수 있다. 일 실시예에서, 희생 금속 층(45L)은 희생 반도체 재료 부분들(35)의 반도체 재료와의 금속 충전 재료 부분(46B)의 적어도 하나의 금속의 금속-반도체 반응 온도보다 희생 반도체 재료 부분들(35)의 반도체 재료와의 더 낮은 반응 온도에서 금속-반도체 합금을 형성하는 금속을 포함할 수 있다. 희생 금속 층(45L)은 화학 기상 증착(CVD) 또는 원자 층 퇴적(ALD)과 같은 등각 퇴적 프로세스에 의해 퇴적될 수 있다. 희생 금속 층(45L)의 두께는 2 nm 내지 20 nm의 범위 내일 수 있지만, 더 얇은 두께 및 더 두꺼운 두께가 또한 채용될 수 있다. 일 실시예에서, 희생 금속 층(45L)은 희생 반도체 재료 부분들(35)의 오목 측벽들 상에 직접 퇴적될 수 있다.
도 18을 참조하면, 예시적인 구조체는 희생 금속 층(45L)의 제2 금속과 희생 반도체 재료 부분들(35)의 반도체 재료 사이 그리고 임의로 금속 충전 재료 부분들(46B)의 적어도 하나의 금속과 희생 반도체 재료 층(35L)의 반도체 재료 사이의 반응을 유도하기 위해 상승된 온도에서 어닐링된다. 상승된 온도는, 예를 들어, 섭씨 500도 내지 섭씨 900도의 범위 내일 수 있지만, 더 낮은 온도 또는 더 높은 온도가 또한 채용될 수 있다. 어닐링은, 예를 들어, 급속 열 어닐링일 수 있다.
금속-반도체 합금 영역(46S)은 희생 반도체 재료 부분들(35)과 희생 금속 층(45L)의 반응에 의해 형성된다. 각각의 금속-반도체 합금 영역(46S)은 희생 반도체 재료 층(35L)의 반도체 재료와 제2 금속의 합금, 그리고 임의로 금속 충전 재료 부분들(46B)의 적어도 하나의 금속(제1 금속을 포함함)을 포함한다. 일 실시예에서, 희생 반도체 재료 부분들(35)은 실리콘을 포함할 수 있고, 금속-반도체 합금 영역들(46C)은 금속 실리사이드를 포함할 수 있다. 금속 실리사이드는 코발트 실리사이드, 니켈 실리사이드, 티타늄 실리사이드 등, 또는 멀티-금속 실리사이드, 예컨대 텅스텐-코발트 실리사이드, 텅스텐-니켈 실리사이드, 티타늄-텅스텐 실리사이드 등을 포함할 수 있다. 전도성 구조체로서, 각각의 금속-반도체 합금 영역(46S)은 동일한 레벨에 위치되는 전기 전도성 층(46A, 46B)에 부가(즉, 추가)된다. 일 실시예에서, 각각의 전기 전도성 층(46A, 46B)에는 적어도 하나의 금속과 반도체 재료의 합금을 포함하는 금속-반도체 합금 영역(46S)이 부가될 수 있다. 금속-반도체 합금 영역들(46S)의 적어도 하나의 금속은 제1 금속 및 제2 금속 중 하나 또는 양측 모두를 포함할 수 있다. 따라서, 측방향 리세스(41)의 레벨에 위치되는 각각의 전기 전도성 층(46A, 46B, 46S)은 금속 라이너(46A), 금속 충전 재료 부분(46B), 및 금속-반도체 합금 영역(46S)을 포함할 수 있다.
일 실시예에서, 금속-반도체 합금 영역들(46S) 내의 금속 농도는 균질할 수 있는데, 즉, 전체적으로 동일한 조성을 가질 수 있다. 다른 실시예에서, 금속-반도체 합금 영역들(46S)은 희생 금속 층(45L)으로부터의 및/또는 금속 충전 재료 부분들(46B)로부터의 금속 원소들의 제한된 확산으로 인해 농도 구배(concentration gradient)를 가질 수 있다. 일 실시예에서, 각각의 금속-반도체 합금 영역(46S)은 제1 금속의 농도가 동일한 레벨에 위치되는 각각의 금속 충전 재료 부분(46B)과의 계면으로부터의 측방향 거리에 따라 감소되도록, 그리고 제2 금속의 농도가 각각의 금속 충전 재료 부분(46B)과의 계면으로부터의 측방향 거리에 따라 증가되도록 하는 농도 구배를 가질 수 있다. 일 실시예에서, 금속-반도체 합금 영역(46S)은 금속 충전 재료 부분(46B)의 적어도 하나의 금속을 포함할 수 있고, 적어도 하나의 금속과 상이한 희생 금속 층(45L)으로부터의 적어도 하나의 추가 금속을 더 포함할 수 있다. 예를 들어, 실리사이드는 텅스텐 부분(46B)에 인접한 다른 금속(예컨대, Co, Ni 또는 Ti)보다 더 많은 텅스텐을 그리고 캐비티(49')에 인접한 다른 금속보다 더 적은 텅스텐을 가질 수 있다.
도 19를 참조하면, 희생 금속 층(45L)의 미반응 부분들은 금속-반도체 합금 부분들(46S)에 대해 선택적으로 제거될 수 있다. 금속-반도체 합금 부분들(46S)의 금속-반도체 합금 재료에 대해 선택적으로 희생 금속 층(45L)의 미반응 부분들을 제거하기 위해 습식 에칭이 채용될 수 있다.
임의로, 금속-반도체 합금 영역들(46S)은 금속-반도체 합금 영역들(46)의 내측 측벽들이 절연체 층(32)의 측벽들과 수직으로 일치하도록 이방성으로 에칭될 수 있다.
도 20을 참조하면, 도 13의 프로세싱 단계들은 메모리 필름(52L, 54L, 56) 및 임의적인 제1 반도체 채널 층(601)의 형성을 위해 다양한 재료 층들을 퇴적시키도록 수행될 수 있다.
상술된 제1 및 제2 실시예들에서, 금속-반도체 합금 영역들(예컨대, 실리사이드 영역들)(46C 또는 46S)은 바람직하게는 메모리 스택 구조체들(55)(즉, 구조체들(55)의 메모리 필름(50) 부분들)과 대면하는 전기 전도성 층들(즉, 제어 게이트 층들)(46)의 내측면 표면(즉, 기판(8)의 상부 표면(9)에 수직으로 연장되는 수직 표면) 상에만 위치된다. 바람직하게는, 층들(46)의 상부 및 하부 표면들(즉, 기판(8)의 상부 표면(9)에 평행하게 연장되는 수평 표면들) 및 대향하는 외측면 표면은 실리사이드 영역들을 포함하지 않는다.
도 21a 및 도 21b를 참조하면, 도 12 또는 도 19에 대응하는 프로세싱 단계 동안 예시적인 디바이스 구조체의 어레이 영역의 절단 부분이 예시된다. 도 21a 및 도 21b의 전기 전도성 층들(46)은 도 12의 전기 전도성 층들(46A, 46B, 46C)일 수 있거나, 또는 도 19의 전기 전도성 층들(46A, 46B, 46S)일 수 있다.
후속하여, 도 13 또는 도 20의 프로세싱 단계들이 (도 12의 디바이스 구조체들 또는 도 19의 디바이스 구조체들의 인스턴스들을 가질 수 있는) 본 개시내용의 예시적인 구조체에 수행되어, 층들(52L, 54L 및 56) 및 임의적인 제1 반도체 채널 층(601)을 포함하는 메모리 필름을 형성할 수 있다. 도 13의 프로세싱 단계들 또는 도 20의 프로세싱 단계들이 채용될 수 있다.
도 22a 및 도 22b를 참조하면, 임의적인 제1 반도체 채널 층(601), 터널링 유전체(56), 메모리 재료 층(54L), 적어도 하나의 블로킹 유전체 층(52L)이 적어도 하나의 이방성 에칭 프로세스를 채용하여 순차적으로 이방성으로 에칭된다. 메모리 개구부(49) 내의 터널링 유전체(56), 메모리 재료 층(54L)의 잔존 부분들의 각각의 조합은 메모리 필름(50)을 구성한다. 반도체 재료 층(10)의 상부 표면은 메모리 개구부(49)의 미충전 부분인 각각의 캐비티(49')의 하부 부분에서 물리적으로 노출된다.
도 23a 및 도 23b를 참조하면, 제2 반도체 채널 층(602)은 기판(10)의 반도체 표면 상에, 그리고 제1 반도체 채널 층(601) 상에 직접 퇴적될 수 있다. 제2 반도체 채널 층(602)은 적어도 하나의 원소 반도체 재료, 적어도 하나의 III-V 화합물 반도체 재료, 적어도 하나의 II-VI 화합물 반도체 재료, 적어도 하나의 유기 반도체 재료, 또는 본 기술분야에 알려져 있는 다른 반도체 재료들과 같은 반도체 재료를 포함한다. 일 실시예에서, 제2 반도체 채널 층(602)은 비정질 실리콘 또는 폴리실리콘을 포함한다. 제2 반도체 채널 층(602)은 저압 화학 기상 증착(low pressure chemical vapor deposition)(LPCVD)과 같은 등각 퇴적 방법에 의해 형성될 수 있다. 제2 반도체 채널 층(602)의 두께는 2 nm 내지 10 nm의 범위 내일 수 있지만, 더 얇은 두께 및 더 두꺼운 두께가 또한 채용될 수 있다. 제2 반도체 채널 층(602)은 각각의 메모리 개구부 내의 캐비티(49')를 부분적으로 충전할 수 있거나, 또는 각각의 메모리 개구부 내의 캐비티를 완전히 충전할 수 있다. 제1 반도체 채널 층(601) 및 제2 반도체 채널 층(602)의 재료들은 집합적으로 반도체 채널 재료라고 지칭된다. 반도체 채널(60) 및 메모리 필름(50)을 포함하는 메모리 스택 구조체(55)는 복수의 메모리 개구부들 각각에 그리고 금속-반도체 합금 영역들(46C 또는 46S; 도 13 및 도 20 참조)의 내측 측벽들 상에 직접 형성된다.
도 24a 및 도 24b를 참조하면, 각각의 메모리 개구부 내의 캐비티(49')가 제2 반도체 채널 층(602)에 의해 완전히 충전되지 않은 경우에, 각각의 메모리 개구부 내의 캐비티(49')의 임의의 잔존 부분을 충전하도록 유전체 코어 층이 퇴적될 수 있다. 유전체 코어 층은 실리콘 산화물 또는 유기 실리케이트 유리와 같은 유전체 재료를 포함한다. 유전체 코어 층은 저압 화학 기상 증착(LPCVD)과 같은 등각 퇴적 방법에 의해, 또는 스핀 코팅과 같은 자기 평탄화 퇴적 프로세스에 의해 퇴적될 수 있다.
유전체 코어 층의 수평 부분은, 예를 들어, 리세스 에칭에 의해 제거될 수 있다. 추가로, 교번 스택(32, 46) 위에 위치되는 제2 반도체 채널 층(602)의 수평 부분은 리세스 에칭 또는 화학적 기계적 평탄화(CMP)를 채용할 수 있는 평탄화 프로세스에 의해 제거될 수 있다. 제1 반도체 채널 층(601) 및 제2 반도체 채널 층(602)의 각각의 인접한 쌍은 반도체 채널(60)을 포함하는 수직 NAND 디바이스가 턴 온될 때 전류가 흐를 수 있게 하는 반도체 채널(60)을 집합적으로 형성할 수 있다. 터널링 유전체(56)는 전하 저장 요소(54L)에 의해 둘러싸이고, 반도체 채널(60)의 일 부분을 측방향으로 둘러싸고 있다. 블로킹 유전체 층(52L), 메모리 재료 층(54L) 및 터널링 유전체(56)의 각각의 인접한 세트는 집합적으로 메모리 필름(50)을 구성한다. 전기 전도성 층(46)에 인접한 메모리 재료 층(54L)의 각각의 부분은 1비트의 정보를 저장할 수 있는 전하 저장 요소 또는 영역들(예컨대, 메모리 요소)을 구성한다.
유전체 코어 층의 잔존 부분의 상부 표면은, 예를 들어, 리세스 에칭에 의해 각각의 메모리 개구부 내에서 추가로 리세스될 수 있다. 유전체 코어 층의 각각의 잔존 부분은 유전체 코어(62)를 구성한다. 도핑된 반도체 재료를 유전체 코어(62) 위의 각각의 리세스된 영역 내에 퇴적시킴으로써 드레인 영역들(63)이 형성될 수 있다. 도핑된 반도체 재료는, 예를 들어, 도핑된 폴리실리콘일 수 있다. 퇴적된 반도체 재료의 초과 부분들은, 예를 들어, 화학적 기계적 평탄화(CMP) 또는 리세스 에칭에 의해 교번 스택(32, 46)의 상부 표면 위로부터 제거되어 드레인 영역들(63)을 형성할 수 있다.
도 24a 및 도 24b의 예시적인 디바이스 구조체는 도 1의 예시적인 디바이스 구조체 또는 그로부터의 파생물들 내에 통합될 수 있다. 도 25는 그러한 통합 시의 예시적인 디바이스 구조체를 예시한다. 콘택 비아 구조체들(92)이 각각의 드레인 영역(63) 상에 형성될 수 있고, 비트 라인들(96)이 콘택 비아 구조체들(92) 상에 직접 형성되어 드레인 영역들(63)에 액세스할 수 있다. 메모리 필름들(50)의 쌍의 적어도 일부 위의 각각의 메모리 개구부에 반도체 채널(60)이 형성될 수 있다. 교번 스택(32, 42 또는 46)을 통해 소스 콘택 트렌치를 형성하고 제2 전도도 타입의 전기 도펀트들을 주입함으로써 소스 영역들(61)이 형성될 수 있다. 절연 스페이서(74)가 각각의 소스 콘택 트렌치의 주변부에 형성될 수 있고, 소스 콘택 구조체(76)가 각각의 절연 스페이서(74) 내의 잔존 체적에 형성될 수 있다. 소스 콘택 구조체들(76)은 소스 영역들(61)로의 전기적 접촉을 제공할 수 있다.
도 25 및 도 26을 참조하면, 예시적인 구조체는 기판(8) 상에 위치되는 전기 전도성 층들(46)과 절연 층들(32)을 포함하는 교번 층들의 스택, 기판(8)의 상부 표면과 수직인 방향을 따라 연장되는 수직 부분을 갖는 반도체 채널(60)을 포함하고 스택을 통해 연장되는 메모리 개구부 내에 위치되는 메모리 스택 구조체(55)를 포함하는 메모리 디바이스를 포함할 수 있다. 전기 전도성 층들(46) 각각은 절연 층들(32) 중 적어도 하나와 접촉하는 금속 라이너(46A), 금속 라이너(46A)에 의해 둘러싸이고 적어도 하나의 금속을 포함하는 금속 충전 재료 부분(46B), 및 적어도 하나의 금속과 반도체 재료의 합금을 포함하고 복수의 메모리 스택 구조체들(50)의 측벽들과 접촉하는 금속-반도체 합금 영역(46C 또는 46S)을 포함할 수 있다.
일 실시예에서, 각각의 메모리 스택 구조체(55)는 전기 전도성 층들(46)의 각각의 레벨에서 반도체 채널(60) 주위에 위치되는 적어도 2개의 전하 저장 요소들의 다수의 세트들을 포함할 수 있다. 적어도 2개의 전하 저장 요소들의 각각의 세트는 각각의 전기 전도성 층(46)과 동일한 레벨에 위치되고 적어도 하나의 각각의 터널링 유전체(56)에 의해 반도체 채널(60)로부터, 그리고 적어도 하나의 각각의 블로킹 유전체(52)에 의해 그의 각각의 제어 게이트 전극들(전기 전도성 층들(46)의 인접한 부분들임)로부터 전기적으로 분리되는 전하 저장 요소들을 포함한다. 전기 전도성 층들(46)은 제어 게이트 전극들(46E), 소스 선택 게이트 전극들(46SR), 및 드레인 선택 게이트 전극들(46D)을 포함할 수 있다. 동일한 디바이스 레벨에서 채널(60)의 대향하는 면들 상의 적어도 2개의 전하 저장 요소들의 각각의 세트는 이들이 실리콘 질화물 층과 같은 절연 전하 트래핑 층(54L)에 위치되기 때문에 서로 전기적으로 분리된다. 따라서, 대향하는 제어 게이트 전극들(46)에 인접한 각각의 디바이스 레벨에서의 층(54L)의 부분들은 하나의 메모리 셀의 2개의 전하 저장 요소들을 구성하는 한편, 세퍼레이터 절연체 구조체들(43)에 인접한 각각의 디바이스 레벨에서의 층(54L)의 잔존 부분들은 메모리 셀의 전하 저장 요소들 사이의 전기적 분리 영역들을 구성한다. 따라서, 각각의 메모리 셀은 적어도 2비트들의 데이터를 저장할 수 있다(즉, 멀티-비트 메모리 셀).
세퍼레이터 절연체 구조체들(43)은 스택을 통해 연장되고, 메모리 스택 구조체들(55)의 외측 측벽들의 부분들과 접촉하고, (메모리 재료 층(54L)의 부분들인) 복수의 전하 저장 요소들의 제어 게이트 전극들(46)을 측방향으로 분리시킨다. 패터닝된 전기 전도성 층들(46)은 적어도 2개의 전하 저장 요소들의 다수의 세트들의 제어 게이트 전극들을 포함한다. 적어도 2개의 전하 저장 요소들의 각각의 세트는 각각의 제어 게이트 전극들에 인접하고 동일한 레벨에 위치되는 각각의 메모리 재료 층(54L) 내의 2개의 영역들을 포함한다. 세퍼레이터 절연체 구조체들(43)은 교번 스택(32, 46)을 통해 연장되고, 메모리 스택 구조체(55)의 측벽들과 접촉하고, 복수의 전하 저장 요소들의 제어 게이트 전극들(46E)을 측방향으로 분리시킬 수 있다.
일 실시예에서, 금속-반도체 합금 영역(46C 또는 46S)의 내측 측벽이 절연 층들(32) 중 적어도 하나의 절연 층의 측벽과 수직으로 일치할 수 있다. 일 실시예에서, 각각의 금속-반도체 합금 영역(46C)의 외측 측벽이 평면일 수 있고, 도 13에 예시된 바와 같이 금속 충전 재료 부분의 평면 측벽과 접촉할 수 있다. 다른 실시예에서, 금속-반도체 합금 영역(46S)의 외측 측벽이 볼록할 수 있고, 도 20에 예시된 바와 같이 금속 충전 재료 부분(46B)의 오목 측벽과 접촉할 수 있다.
메모리 스택 구조체들(55)의 제1 로우(row)(155) 및 제2 로우(255)가 도 25에 도시된 바와 같이 각각의 제1 및 제2 세퍼레이터 절연체 구조체들(43A, 43B)을 통해 연장된다. 연속적인 제1 제어 게이트 전극(461)이 제1 세퍼레이터 구조체(43A)와 제2 세퍼레이터 구조체(43B) 사이에서 연장된다. 제어 게이트 전극(461)은 제1 세퍼레이터 구조체(43A)의 제1(우측) 면에 인접하게, 메모리 스택 구조체들의 제1 로우(155)의 제1(우측) 면에 인접하게, 제2 세퍼레이터 구조체(43B)의 제1(좌측) 면에 인접하게, 그리고 메모리 스택 구조체들의 제2 로우(255)의 제1(좌측) 면에 인접하게 위치된다.
제2 제어 게이트 전극(462)이 제1 세퍼레이터 구조체(43A)의 제2(좌측) 면에 인접하게, 그리고 메모리 스택 구조체들의 제1 로우(155)의 제2(좌측) 면에 인접하게 위치된다. 제3 제어 게이트 전극(463)이 메모리 스택 구조체들의 제2 로우(255)의 제2(우측) 면에 인접하게, 그리고 제2 세퍼레이터 구조체(43B)의 제2(우측) 면에 인접하게 위치된다. 전극들(462 및 463)은 동일한 빗 형상의 워드 라인(46B)의 핑거 부분들을 포함할 수 있는 한편, 전극(461)은 상이한 빗 형상의 워드 라인(46A)의 핑거 부분을 포함할 수 있다.
일 실시예에서, 메모리 스택 구조체들(55) 각각은 메모리 셀들의 수직 스택을 포함할 수 있다. 각각의 메모리 셀은 1비트의 정보를 저장할 수 있는 제1 전하 저장 요소, 및 제1 전하 저장 요소로부터 전기적으로 분리되고 다른 비트의 정보를 저장하는 것이 가능한 제2 전하 저장 요소를 포함할 수 있다. 제1 전하 저장 요소는 제1 제어 게이트 전극(예컨대, 461)에 인접하는 메모리 재료 층(54L)의 제1 부분일 수 있고, 제2 전하 저장 요소는 제1 제어 게이트 전극과 동일한 레벨에 위치되는 제2 제어 게이트 전극(예컨대, 462)에 인접하는 메모리 재료 층(54L)의 제2 부분일 수 있다.
세퍼레이터 절연체 구조체들(43)은 복수의 메모리 스택 구조체들(50)의 측벽들과 접촉할 수 있다. 전기 전도성 층들(46) 각각은 세퍼레이터 절연체 구조체들(43)에 의해 서로 이격되는 복수의 부분들(예컨대, 461, 462, 463)을 포함할 수 있다.
예시적인 구조체는 복수의 메모리 스택 구조체들(50) 각각의 상부 부분과 접촉하는 드레인 영역들(63), 및 기판(8) 상에 또는 기판(8) 내에 위치되는 소스 영역(61)을 더 포함할 수 있다. 반도체 채널이 각각의 메모리 스택 구조체(55)를 통해 각각의 드레인 영역(63)과 소스 영역(61) 사이에서 연장될 수 있다. 일 실시예에서, 각각의 메모리 스택 구조체(55)는, 외측으로부터 내측으로, 메모리 필름(50) 및 반도체 채널(60)을 포함할 수 있고, 여기서 각각의 메모리 필름은, 외측으로부터 내측으로, 적어도 하나의 블로킹 유전체 층(52L), 메모리 재료 층(54L), 반도체 채널과 접촉하는 터널링 유전체(56)를 포함한다.
일 실시예에서, 메모리 디바이스는 기판(10) 위에 위치되는 수직 NAND 디바이스를 포함하는 모놀리식 3차원 메모리 디바이스일 수 있다. 전기 전도성 층들(46)은 수직 NAND 디바이스의 각각의 워드 라인을 포함할 수 있거나, 또는 그에 전기적으로 연결될 수 있다. 기판(10)은 실리콘 기판을 포함할 수 있다. 수직 NAND 디바이스는 실리콘 기판 위의 모놀리식 3차원 NAND 스트링들의 어레이를 포함할 수 있다. 모놀리식 3차원 NAND 스트링들의 어레이의 제1 디바이스 레벨에서의 적어도 하나의 메모리 셀은 모놀리식 3차원 NAND 스트링들의 어레이의 제2 디바이스 레벨에서의 다른 메모리 셀 위에 위치될 수 있다. 실리콘 기판은 그 위에 위치되는 메모리 디바이스에 대한 드라이버 회로를 포함하는 집적 회로를 포함할 수 있다. 모놀리식 3차원 NAND 스트링들의 어레이는 복수의 반도체 채널들을 포함할 수 있다. 복수의 반도체 채널들 각각의 적어도 하나의 단부 부분은 기판(10)의 상부 표면에 실질적으로 수직으로 연장될 수 있다. 모놀리식 3차원 NAND 스트링들의 어레이는 복수의 전하 저장 요소, 및 기판(10)의 상부 표면에 실질적으로 평행하게 연장되는 스트립 형상을 갖는 복수의 제어 게이트 전극들을 더 포함할 수 있다. 각각의 전하 저장 요소는 복수의 반도체 채널들의 각각의 하나의 반도체 채널에 인접하게 위치될 수 있다. 복수의 제어 게이트 전극들은 적어도 제1 디바이스 레벨에 위치되는 제1 제어 게이트 전극, 및 제2 디바이스 레벨에 위치되는 제2 제어 게이트 전극을 포함할 수 있다.
전술한 것이 특정 실시예들을 언급하지만, 본 개시내용은 그렇게 제한되지 않는다는 것을 이해할 것이다. 개시된 실시예들에 대해 다양한 수정들이 이루어질 수 있고 그러한 수정들이 본 개시내용의 범주 내에 있는 것으로 의도된다는 것은 본 기술분야의 통상의 기술자에게 명백할 것이다. 특정 구조체 및/또는 구성을 채용하는 실시예가 본 개시내용에 예시되는 경우, 본 개시내용은 그러한 치환들이 명시적으로 금지되지 않다면 또는 그렇지 않으면 본 기술분야의 통상의 기술자에게 불가능한 것으로 알려져 있지 않다면 기능적으로 동등한 임의의 다른 호환가능한 구조체들 및/또는 구성들로 실시될 수 있다는 것을 이해한다. 본 명세서에 인용된 모든 공보들, 특허 출원들 및 특허들은 본 명세서에 그 전체가 참조로 포함된다.

Claims (25)

  1. 삭제
  2. 메모리 디바이스로서,
    기판 위에 위치되고 절연 층들 및 전기 전도성 층들을 포함하는 교번 층들의 스택; 및
    상기 스택을 통해 연장되는 복수의 메모리 스택 구조체들
    을 포함하고,
    상기 전기 전도성 층들 각각은, 제1 금속을 포함하는 제1 금속 영역을 포함하고 금속-반도체 합금 영역을 더 포함하는 제어 게이트 전극을 포함하고, 상기 금속-반도체 합금 영역은 상기 제1 금속과 반도체 재료의 합금을 포함하고, 상기 복수의 메모리 스택 구조체들 중의 각자의 메모리 스택 구조체의 측벽들과 접촉하고;
    각각의 제어 게이트 전극은, 각자의 제1 금속 영역 및 상기 절연 층들 중 적어도 하나의 절연 층과 접촉하는 금속 라이너(metallic liner)를 더 포함하는, 메모리 디바이스.
  3. 제2항에 있어서,
    상기 금속-반도체 합금 영역의 내측 측벽이 상기 절연 층들 중 상기 적어도 하나의 절연 층의 측벽과 수직으로 일치하고;
    상기 금속-반도체 합금 영역들은 상기 메모리 스택 구조체들과 대면하는 상기 전기 전도성 층들의 내측면 표면 상에만 위치되고;
    상기 전기 전도성 층들의 상부 및 하부 표면들 및 대향하는 외측면 표면은 금속-반도체 합금 영역들을 포함하지 않는, 메모리 디바이스.
  4. 제2항에 있어서, 상기 금속-반도체 합금 영역의 외측 측벽은 평면이고, 상기 제1 금속 영역의 평면 측벽과 접촉하는, 메모리 디바이스.
  5. 제2항에 있어서, 상기 금속-반도체 합금 영역의 외측 측벽은 볼록하고, 상기 제1 금속 영역의 오목 측벽과 접촉하는, 메모리 디바이스.
  6. 제2항에 있어서, 상기 금속-반도체 합금 영역은 상기 제1 금속과 상이한 제2 금속을 더 포함하는, 메모리 디바이스.
  7. 제6항에 있어서, 상기 금속-반도체 합금 영역은,
    상기 제1 금속의 농도가 상기 제1 금속 영역과의 계면으로부터의 측방향 거리에 따라 감소되도록; 그리고
    상기 제2 금속의 농도가 상기 제1 금속 영역과의 계면으로부터의 상기 측방향 거리에 따라 증가되도록
    하는 농도 구배(concentration gradient)를 갖는, 메모리 디바이스.
  8. 삭제
  9. 삭제
  10. 제2항에 있어서,
    상기 금속 라이너는 전도성 금속 질화물, 전도성 금속 탄화물, 및 적어도 하나의 전도성 금속 질화물과 적어도 하나의 전도성 금속 탄화물을 포함하는 스택으로부터 선택되는 재료를 포함하고;
    상기 제1 금속 영역은 텅스텐, 코발트, 루테늄, 구리, 니켈, 티타늄, 탄탈륨, 및 이들의 조합들로부터 선택되는 재료를 포함하고;
    상기 금속-반도체 합금 영역은 금속 실리사이드 영역을 포함하는, 메모리 디바이스.
  11. 삭제
  12. 메모리 디바이스로서,
    기판 위에 위치되고 절연 층들 및 전기 전도성 층들을 포함하는 교번 층들의 스택; 및
    상기 스택을 통해 연장되는 복수의 메모리 스택 구조체들
    을 포함하고,
    상기 전기 전도성 층들 각각은, 제1 금속을 포함하는 제1 금속 영역을 포함하고 금속-반도체 합금 영역을 더 포함하는 제어 게이트 전극을 포함하고, 상기 금속-반도체 합금 영역은 상기 제1 금속과 반도체 재료의 합금을 포함하고, 상기 복수의 메모리 스택 구조체들 중의 각자의 메모리 스택 구조체의 측벽들과 접촉하고;
    상기 메모리 디바이스는 모놀리식 3차원 메모리 디바이스이고;
    상기 모놀리식 3차원 메모리 디바이스는 상기 기판 위에 위치되는 수직 NAND 디바이스를 포함하고;
    상기 전기 전도성 층들은 상기 수직 NAND 디바이스의 각자의 워드 라인을 포함하거나 상기 수직 NAND 디바이스의 각자의 워드 라인에 전기적으로 연결되고;
    상기 기판은 실리콘 기판을 포함하고;
    상기 수직 NAND 디바이스는 상기 실리콘 기판 위에 모놀리식 3차원 NAND 스트링들의 어레이를 포함하고;
    상기 모놀리식 3차원 NAND 스트링들의 어레이의 제1 디바이스 레벨에 있는 적어도 하나의 메모리 셀은 상기 모놀리식 3차원 NAND 스트링들의 어레이의 제2 디바이스 레벨에 있는 다른 메모리 셀 위에 위치되고;
    상기 실리콘 기판은, 상기 실리콘 기판 상에 위치되는 상기 메모리 디바이스에 대한 드라이버 회로를 포함하는 집적 회로를 포함하고;
    상기 모놀리식 3차원 NAND 스트링들의 어레이는,
    복수의 반도체 채널들 - 상기 복수의 반도체 채널들 중의 각각의 반도체 채널의 적어도 하나의 단부 부분은 상기 기판의 상부 표면에 실질적으로 수직으로 연장됨 -;
    복수의 전하 저장 요소들 - 각각의 전하 저장 요소는 상기 복수의 반도체 채널들 중의 각자의 반도체 채널에 인접하게 위치됨 -; 및
    상기 기판의 상부 표면에 실질적으로 평행하게 연장되는 스트립 형상을 갖는 복수의 제어 게이트 전극들 - 상기 복수의 제어 게이트 전극들은 상기 제1 디바이스 레벨에 위치되는 제1 제어 게이트 전극, 및 상기 제2 디바이스 레벨에 위치되는 제2 제어 게이트 전극을 적어도 포함함 -
    을 포함하는, 메모리 디바이스.
  13. 삭제
  14. 메모리 디바이스를 형성하는 방법으로서,
    기판 위에 절연 층들 및 희생 재료 층들을 포함하는 교번 층들의 스택을 형성하는 단계;
    상기 스택을 통해 복수의 메모리 개구부들을 형성하는 단계;
    상기 희생 재료 층들을 전기 전도성 층들로 대체하는 단계 - 상기 전기 전도성 층들 각각은 제1 금속 영역을 포함함 -;
    상기 전기 전도성 층들 각각이, 제1 금속을 포함하는 각자의 제1 금속 영역을 포함하고 각자의 금속-반도체 합금 영역을 더 포함하는 제어 게이트 전극을 포함하도록, 각각의 전기 전도성 층에 금속-반도체 합금 영역을 부가(appending)하는 단계 - 상기 금속-반도체 합금 영역은 상기 제1 금속과 반도체 재료의 합금을 포함하고, 복수의 메모리 스택 구조체들 중의 각자의 메모리 스택 구조체의 측벽들과 접촉함 -; 및
    상기 절연 층들 및 상기 전기 전도성 층들을 포함하는 교번 층들의 스택을 통해 연장되는 복수의 메모리 스택 구조체들을 형성하기 위해서 상기 복수의 메모리 개구부들 중의 각각의 메모리 개구부 내에 그리고 상기 금속-반도체 합금 영역들의 내측 측벽들 바로 위에 메모리 스택 구조체를 형성하는 단계
    를 포함하고,
    각각의 전기 전도성 층은, 각자의 제1 금속 영역 및 상기 절연 층들 중 적어도 하나의 절연 층과 접촉하는 금속 라이너를 더 포함하고, 상기 금속-반도체 합금 영역은 금속 실리사이드 영역을 포함하는, 방법.
  15. 제14항에 있어서, 상기 메모리 스택 구조체들을 형성하기에 앞서 상기 금속-반도체 합금 영역들을 이방성으로 에칭하는 단계를 더 포함하고, 상기 금속-반도체 합금 영역들의 내측 측벽들 및 상기 절연 층들의 측벽들은 수직으로 일치하는, 방법.
  16. 제14항에 있어서,
    상기 제1 금속 영역들 상에 희생 반도체 재료 층을 퇴적시키는 단계;
    상기 제1 금속 영역들과 상기 희생 반도체 재료 층의 반응을 유도하는 단계 - 상기 금속-반도체 합금 영역들이 형성됨 -; 및
    상기 희생 반도체 재료 층의 미반응 부분들을 제거하는 단계
    를 더 포함하는, 방법.
  17. 제16항에 있어서, 상기 제1 금속 영역들은 각각의 메모리 개구부 주위의 상기 절연 층들의 측벽들에 대해 측방향으로 리세스(recess)되는 측벽들로 형성되는, 방법.
  18. 제14항에 있어서,
    상기 제1 금속 영역들 중의 각각의 제1 금속 영역 상에 희생 반도체 재료 부분을 형성하는 단계;
    상기 희생 반도체 재료 부분들 상에 희생 금속 층을 형성하는 단계;
    희생 반도체 재료 층과 적어도 상기 희생 금속 층 사이의 반응을 유도하는 단계 - 상기 금속-반도체 합금 영역들이 형성됨 -; 및
    상기 희생 금속 층의 미반응 부분들을 제거하는 단계
    를 더 포함하는, 방법.
  19. 제18항에 있어서,
    상기 희생 금속 층은 상기 제1 금속과 상이한 제2 금속을 포함하고;
    각각의 금속-반도체 합금 영역은,
    상기 제1 금속의 농도가, 동일한 레벨에 위치되는 각자의 제1 금속 영역과의 계면으로부터의 측방향 거리에 따라 감소되도록; 그리고
    상기 제2 금속의 농도가, 상기 각자의 제1 금속 영역과의 계면으로부터의 상기 측방향 거리에 따라 증가되도록
    하는 농도 구배를 갖는, 방법.
  20. 제14항에 있어서,
    상기 희생 재료 층들을 제거함으로써 측방향 리세스들을 형성하는 단계;
    상기 측방향 리세스들을 금속 라이너 층 및 금속 충전 재료 층으로 충전하는 단계; 및
    상기 금속 라이너 층 및 상기 금속 충전 재료 층의 부분들을 상기 메모리 개구부들로부터 제거하는 단계 - 상기 금속 라이너 층 및 상기 금속 충전 재료 층의 잔존 부분들은 상기 금속 라이너들 및 상기 제1 금속 영역들을 구성함 -
    를 더 포함하는, 방법.
  21. 제20항에 있어서, 제1 금속 영역들은 오목 측벽들을 갖도록 형성되고,
    상기 방법은,
    상기 제1 금속 영역들의 각각의 오목 측벽 상에 희생 반도체 재료 부분을 형성하는 단계; 및
    상기 희생 반도체 재료 부분들의 오목 측벽들 바로 위에 퇴적되는 희생 금속 층을 형성하는 단계
    를 더 포함하는, 방법.
  22. 제14항에 있어서, 상기 메모리 스택 구조체들 각각은 메모리 셀들의 수직 스택을 포함하고, 각각의 메모리 셀은,
    제1 전하 저장 요소; 및
    상기 제1 전하 저장 요소로부터 전기적으로 분리되는 제2 전하 저장 요소
    를 포함하는, 방법.
  23. 제14항에 있어서, 상기 교번 층들의 스택을 통해 세퍼레이터 절연체 구조체들을 형성하는 단계를 더 포함하고,
    상기 복수의 메모리 개구부들은 상기 세퍼레이터 절연체 구조체들을 통해 형성되고;
    상기 메모리 스택 구조체들은 상기 세퍼레이터 절연체 구조체들의 잔존 부분들의 측벽들 상에 그리고 상기 실리사이드 영역들 상에 형성되는, 방법.
  24. 제14항에 있어서,
    상기 복수의 메모리 스택 구조체들 상에 드레인 영역들을 형성하는 단계; 및
    상기 기판 상에 또는 상기 기판 내에 소스 영역을 형성하는 단계
    를 더 포함하고;
    각자의 메모리 스택 구조체를 통해 각각의 드레인 영역과 상기 소스 영역 사이에 반도체 채널이 연장되고;
    각각의 메모리 스택 구조체는, 외측으로부터 내측으로, 메모리 필름 및 반도체 채널을 포함하고,
    각각의 메모리 필름은, 외측으로부터 내측으로,
    적어도 하나의 블로킹 유전체 층,
    메모리 재료 층, 및
    반도체 채널과 접촉하는 터널링 유전체
    를 포함하는, 방법.
  25. 제14항에 있어서,
    상기 메모리 디바이스는 모놀리식 3차원 NAND 메모리 디바이스이고;
    상기 기판은 실리콘 기판을 포함하고;
    상기 모놀리식 3차원 NAND 메모리 디바이스는 상기 실리콘 기판 위의 모놀리식 3차원 NAND 스트링들의 어레이를 포함하고;
    상기 3차원 NAND 스트링들의 어레이의 제1 디바이스 레벨에 있는 적어도 하나의 메모리 셀은 상기 3차원 NAND 스트링들의 어레이의 제2 디바이스 레벨에 있는 다른 메모리 셀 위에 위치되고;
    상기 실리콘 기판은, 상기 실리콘 기판 상에 위치되는 상기 메모리 디바이스에 대한 드라이버 회로를 포함하는 집적 회로를 포함하고;
    각각의 NAND 스트링은,
    반도체 채널들 - 상기 반도체 채널의 적어도 하나의 단부 부분은 상기 실리콘 기판의 상부 표면에 실질적으로 수직으로 연장됨 -;
    복수의 전하 저장 요소들 - 각각의 전하 저장 요소는 각자의 반도체 채널에 인접하게 위치됨 -; 및
    상기 기판의 상부 표면에 실질적으로 평행하게 연장되는 스트립 형상을 갖는 복수의 제어 게이트 전극들 - 상기 복수의 제어 게이트 전극들은 상기 제1 디바이스 레벨에 위치되는 제1 제어 게이트 전극, 및 상기 제2 디바이스 레벨에 위치되는 제2 제어 게이트 전극을 적어도 포함함 -
    을 포함하는, 방법.
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