CN100339978C - 快闪存储单元及其制造方法 - Google Patents
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Abstract
一种快闪存储单元，主要包括第一导电型基底、栅极堆栈结构、第一导电型源极/漏极区、金属硅化物层、层间介电层以及接触插塞。其中，第一导电型基底上已形成有第二导电型浅阱区。金属硅化物层配置在第一导电型漏极区内，而接触插塞则形成于层间介电层中，并与第一导电型漏极区内的金属硅化物层电连接，以降低接触插塞与第一导电型漏极区与第二导电型浅阱区之间的电阻值，进而提高快闪存储单元的读取速度与效能。
Description
技术领域
本发明涉及一种存储器元件及其制造方法，特别是涉及一种快闪存储单元(Flash memory cell)的结构及其制造方法。
背景技术
非挥发性存储器(Nonvolatile memory)目前多应用在各种电子元件的使用上，如储存结构数据、程序数据及其它可以重复存取的数据。而其中一种可重复存取数据的非挥发性存储器称为闪存。闪存是一种可电抹除且可编程只读存储器(Electrically Erasable Programmable Read Only Memory，EEPROM)，其具有可进行多次数据的存入、读取、抹除等动作且存入的数据在断电后也不会消失的优点，所以已成为个人计算机和电子设备所广泛采用的一种存储器元件。
图1绘示为现有一种快闪存储单元(例如是美国专利第6,418,060号所揭露的快闪存储单元)的剖面示意图。请参照图1，快闪存储单元70主要包括深阱区42、浅阱区46、栅极堆栈结构40、源极区48、漏极区44、导线(位线)72以及接触窗60a。其中，导线72经由接触插塞60a而与漏极区44以及浅阱区46电性耦接，换言之，接触插塞60a贯穿漏极区44与浅阱区46，因此在形成接触插塞60a时，需要蚀刻层间介电层(未标示)与深阱区42，以形成贯穿层间介电层、漏极区44以及浅阱区46的接触插塞开口。但由于此接触插塞开口的深宽比很大，且需要蚀刻两种不同的材料，因此接触插塞开口的深度较难控制，所以工艺困难度较高。而且，在后段工艺中，因为存储单元区的接触插塞与周边电路区的接触插塞必须要分开形成，所以也会增加后段工艺的复杂度。
此外，由于接触插塞60a与漏极区44以及浅阱区46的接触不佳(接触窗60a与漏极区44为垂直式接触，两者接触面积小)，因此在操作此存储单元时(特别是在对存储单元进行读取操作时)，会造成漏极区44与浅阱区46的电阻值变大或不稳定，导致元件操作速度变慢，进而影响元件效能。
发明内容
因此，本发明的目的就是提供一种快闪存储单元的制造方法，可降低其漏极区的阻值，并提高快闪存储单元的读取速度。
本发明的另一目的是提供一种快闪存储单元，可具有优选的读取速度。
本发明提出一种快闪存储单元的制造方法，此方法先在第一导电型基底上形成第二导电型浅阱区，接着在第一导电型基底上形成栅极堆栈结构。其中，此栅极堆栈结构由第一导电型基底起依序由穿隧介电层、浮置栅极、栅间介电层以及控制栅极所构成，且此栅极堆栈结构位于第二导电型浅阱区上。然后，在栅极结构两侧的第一导电型基底中的第二导电型浅阱区内形成第一导电型源极与第二导电型漏极。之后，再于第一导电型漏极区中形成金属硅化物层，且金属硅化物层贯穿第一导电型漏极区与第二导电型浅阱区的结。接着在第一导电型基底与栅极堆栈结构上形成层间介电层。之后，在层间介电层中形成接触插塞，且此接触插塞经由金属硅化物层而与第一导电型漏极区及第二导电型浅阱区电连接。
在上述的快闪存储单元的制造方法中，在形成层间介电层之后与形成接触插塞之前，例如是包括以层间介电层做为掩模来进行离子注入工艺，以在第一导电型漏极区与其下方的第二导电型浅阱区中形成掺杂区。其中，第一导电型漏极区例如是藉此掺杂区而与第二导电型浅阱区电性短路。
本发明提出一种快闪存储单元的制造方法，此方法先在第一导电型基底上形成第二导电型浅阱区，接着在第一导电型基底上形成栅极堆栈结构。其中，此栅极堆栈结构由第一导电型基底起依序由穿隧介电层、浮置栅极、栅间介电层以及控制栅极所构成，且此栅极堆栈结构位于第二导电型浅阱区上。然后，在栅极结构两侧的第一导电型基底中的第二导电型浅阱区内形成第一导电型源极与第二导电型漏极。接着，在第一导电型漏极区内形成金属硅化物层。之后，在第一导电型漏极区及其下方的第二导电型浅阱区中形成掺杂区，而第一导电型漏极区即是藉由此掺杂区而与第二导电型浅阱区电性短路。接着，在第一导电型基底与栅极堆栈结构上形成层间介电层，再于层间介电层中形成接触插塞而与金属硅化物层电连接。且接触插塞藉由金属硅化物层与掺杂区而电连接至第一导电型漏极区以及第二导电型浅阱区。
本发明提出一种快闪存储单元的制造方法，此方法先在第一导电型基底上形成第二导电型浅阱区，接着在第一导电型基底上形成栅极堆栈结构。其中，此栅极堆栈结构由第一导电型基底起依序由穿隧介电层、浮置栅极、栅间介电层以及控制栅极所构成，且此栅极堆栈结构位于第二导电型浅阱区上。然后，在栅极结构两侧的第一导电型基底中的第二导电型浅阱区内形成第一导电型源极与第二导电型漏极。接着，在第一导电型漏极区及其下方的第二导电型浅阱区中形成掺杂区，而第一导电型漏极区即是藉由此掺杂区而与第二导电型浅阱区电性短路。之后，在第一导电型漏极区内形成金属硅化物层。接着，在第一导电型基底与栅极堆栈结构上形成层间介电层，再于层间介电层中形成接触插塞而与金属硅化物层电连接。且接触插塞藉由金属硅化物层与掺杂区而电连接至第一导电型漏极区以及第二导电型浅阱区。
本发明的快闪存储单元的制造方法在第一导电型漏极区内形成金属硅化物层，并利用金属硅化物层或是另外在金属硅化物层的下方形成掺杂区，以使第一导电型漏极区及第二导电型浅阱区电性短路，而接触插塞即可透过金属硅化物层而与第一导电型漏极区及第二导电型浅阱区电连接。所以，本发明可解决现有工艺中因接触插塞口深宽比太大，而导致工艺困难度提高的问题。
本发明还提出一种快闪存储单元，主要包括第一导电型基底、栅极堆栈结构、第一导电型源极、第一导电型漏极、金属硅化物层、层间介电层以及接触插塞。其中，第一导电型基底中已形成有第二导电型浅阱区。栅极堆栈结构配置在第一导电型基底上，且其由第一导电型基底起依序由穿隧介电层、浮置栅极、栅间介电层以及控制栅极所构成。第一导电型源极与第一导电型漏极则分别配置在栅极堆栈结构两侧的第一导电型基底中的第二导电型浅阱区内。金属硅化物层配置在第一导电型漏极区内，而层间介电层配置在第一导电型基底与栅极堆栈结构上。接触插塞则形成于层间介电层中，并经由金属硅化物层而与第一导电型漏极区及第二导电型浅阱区电连接。
在本发明的快闪存储单元中，第一导电型漏极区藉由金属硅化物层或是掺杂区而与第二导电型浅阱区电性短路，而接触插塞则与金属硅化物电连接。由于金属硅化物层可以降低接触插塞与第一导电型漏极区与第二导电型浅阱区之间的电阻值，因此可以提升读取速率，进而提高元件效能。
为让本发明的上述和其它目的、特征和优点能更明显易懂，以下配合附图以及优选实施例，以更详细地说明本发明。
附图说明
图1绘示为美国专利第6,418,060号的存储单元结构示意图。
图2A至图2E绘示为本发明一优选实施例的一种快闪存储单元的制造流程剖面图。
图3A至图3B即绘示为本发明另一优选实施例的一种快闪存储单元的部分制造流程剖面图。
图4A至图4B绘示为本发明的又一实施例的一种快闪存储单元的部分制造流程剖面示意图。
简单符号说明
40、112：栅极堆栈结构
42：深阱区
44：漏极区
46：浅阱区
48：源极区
60a、132：接触插塞
70、150、160：快闪存储单元
72、134：导线
100：n型基底
102：p型浅阱区
104、108：介电层
104a：穿隧介电层
106、110：导体层
106a：浮置栅极
108a：栅间介电层
110a：控制栅极
114a：n型源极区
114b：n型漏极区
116：间隙壁
124、142：开口
120、120a：金属硅化物层
122：光致抗蚀剂层
126：掺杂区
128：层间介电层
130：离子
140：掩模层
具体实施方式
本发明的快闪存储单元具有优选的读取速度以及优选的一致性，且本发明可利用多种不同的工艺来制作此快闪存储单元，以下将举多个实施例来说明这些不同的工艺，并以双或非门式(BiNOR)型阵列闪存为例做说明。然而，下述实施例用以说明本发明，而非用以限定本发明。因此本领域技术人员可依据本发明所揭露的技术依实际所需加以变化，帷其亦属本发明的范围内。值得注意的是，以下实施例是以第一导电型为n型，第二导电型为p型来说明，但本领域技术人员应知，若将第一导电型置换成p型，第二导电型置换成n型，则下述实施例仍可据以实施。
第一实施例
图2A至图2E绘示为本发明一优选实施例的一种快闪存储单元的制造流程剖面图。
请参照图2A，首先在n型基底100中形成p型浅阱区102，接着在n型基底100上依序形成介电层104、导体层106、介电层108以及导体层110。其中，介电层104的材料例如是氧化硅，而其形成方法例如是热氧化法。介电层108的材料例如是氧化硅/氮化硅/氧化硅等，或是由氧化硅层或氧化硅/氮化硅层等所构成，而其形成方法例如是低压化学气相沉积(Low PressureCVD，LPCVD)。而导体层106与导体层110的材料例如是掺有杂质的多晶硅，其形成方法例如是先以化学气相沉积法形成未掺杂的多晶硅，然后再以例如是离子注入法而将掺质掺入未掺杂的多晶硅中。当然，导体层106与导体层110的形成方法也可以是以临场(In-Situ)掺杂离子的方式，利用化学气相沉积法以形成之。
另外，本领域技术人员可以知道，本发明还可以在导体层110上形成一层顶盖层(未绘示)，以保护导体层110在后续工艺(例如是蚀刻工艺等)中不会受损。
请参照图2B，以例如是光刻/蚀刻的方式图案化介电层104、导体层106、介电层108以及导体层110，以于n型基底100上形成多个栅极堆栈结构112。其中，每一栅极堆栈结构112由n型基底100起依序由穿隧介电层104a、浮置栅极106a、栅间介电层108a以及控制栅极110a所构成。然后，在栅极堆栈结构112两侧的n型基底100中的p型浅阱区102中形成n型源极区114a与n型漏极区114b。其中，n型源极区114a与n型漏极区114b的形成方法例如是以离子注入法将n型掺质的离子注入p型浅阱区102中。在一优选实施例中，接着可在栅极堆栈结构112的侧壁上形成间隙壁116。间隙壁116的材料例如是绝缘材料，其形成方法例如是先在n型基底100上形成一层共形绝缘层(未绘示)，之后再对共形绝缘层进行非等向性蚀刻工艺，以形成间隙壁116。值得注意的是，在本发明的另一实施例中，两栅极堆栈结构112之间还可以具有较小的距离(亦即n型源极区114a的宽度较小)，使得栅极堆栈结构112在n型源极区114a侧的间隙壁116相连而覆盖住n型源极区114a。
请参照图2C，在n型漏极区114b上方的n型基底100上形成金属硅化物层120，其材料例如是硅化镍、硅化钨、硅化钴、硅化钛、硅化铂或是硅化钯。而金属硅化物层120的形成方法例如是自行对准金属硅化物工艺，其步骤例如是先于n型基底100以与栅极堆栈结构112上以物理气相沉积法(Physical Vapor Deposition，PVD)或溅射法(Sputtering)形成一层金属层(如：镍、钨、钴、钛、铂、钯等)(未绘示)，接着进行热工艺以使金属层与n型基底100中的硅反应，而形成金属硅化物。然后移除未参与硅化反应或反应未完全的金属，只留下的金属硅化物层120。在一优选实施例中，栅极堆栈结构112的控制栅极110a以及n型源极区114a中的硅在此热工艺中，亦会与上述的金属层产生反应而形成金属硅化物，因而在控制栅极110a上以及n型源极区114a内形成金属硅化物层120，如图2C所示。
当然，如果共享同一n型源极区114a的相邻两栅极堆栈结构112之间的距离较小(亦即n型源极区114a的宽度较小)，使得栅极堆栈结构112在n型源极区114a侧的间隙壁116相连而覆盖住n型源极区114a，则在上述的自行对准硅化物工艺中，n型源极区114a上不会形成金属硅化物层120。另外，值得注意的是，在上述说明中，只于存储单元区进行自行对准金属硅化物工艺，但是实际上此自行对准金属硅化物工艺与周边电路的互补式金氧半导体元件工艺(CMOS)整合在一起。
请参照图2D，在n型基底100与栅极堆栈结构112上形成具有开口124的光致抗蚀剂层122，其形成方法例如是光刻/蚀刻工艺。接着再以光致抗蚀剂层122为掩模，进行离子注入工艺，以将离子130注入开口124所暴露出的金属硅化物层120的下方的n型漏极区114b以及p型浅阱区102之中，以形成贯穿n型漏极区114b与p型浅阱区102的结的掺杂区126。其中，离子130例如是二氟化硼(BF2)离子。
请参照图2E，移除光致抗蚀剂层122，之后再于n型基底100与栅极堆栈结构112上形成层间介电层128。层间介电层128的材料例如是硼磷硅玻璃(BPSG)或磷硅玻璃(PSG)，且层间介电层128的形成方法例如是化学气相沉积法。然后进行平坦化工艺(例如回蚀刻法、化学机械研磨法(ChemicalMechanical Polishing))，使层间介电层128的表面平坦化。接着，于层间介电层128内形成与金属硅化物层120电连接的接触插塞132，其材料例如是钨金属。接触插塞132的形成方法例如是先于层间介电层128中形成暴露出n型漏极区114b之内的金属硅化物层120的开口(未绘示)，然后于开口内填入导体材料以形成之。
之后，于层间介电层128上形成与接触插塞132电连接的导线134。此时即完成图2E所绘示的快闪存储单元150的工艺。导线134的形成方法例如是于层间介电层128上形成导体层(未绘示)后，再进行光刻及蚀刻步骤而形成条状的导线134。后续完成闪存的工艺为现有技艺者所周知，在此不再赘述。
本发明于n型漏极区114b内形成金属硅化物层120，且于金属硅化物层120下方形成掺杂区126，并贯穿n型漏极区114b与p型浅阱区102的结，以使n型漏极区114b与p型浅阱区102电性短路。之后再形成接触插塞132以电连接至金属硅化物层120，以避免现有的接触插塞的工艺中，因接触插塞开口深宽比太大而遭遇到的困难。因此，本发明可降低工艺的困难度。
特别值得注意的是，在本发明的另一实施例中，还可以在进行图2D的离子注入工艺前，先形成层间介电层128(如图2E所示)，然后以层间介电层128为掩模进行离子注入工艺，以形成掺杂区126(如图2D所示)。之后再于图2D所示的开口124内填入导体材料以形成接触插塞132(如图2E所示)。也就是说，本发明在形成掺杂区126的工艺中可以直接利用层间介电层128做为掩模，而不必形成光致抗蚀剂层做为离子注入工艺的掩模。如此一来即可节省一道光掩模，进而降低工艺成本。
以下将详细说明依照上述工艺而形成的快闪存储单元150。请参照图2E，快闪存储单元150主要包括n型基底100、栅极堆栈结构112、n型源极区114a、n型漏极区114b、金属硅化物层120、层间介电层128以及导线134。其中，n型基底100中已形成有p型浅阱区102。栅极堆栈结构112配置在n型基底100上，且其由n型基底100起依序由穿隧介电层104a、浮置栅极106a、栅间介电层108a以及控制栅极110a所构成。n型源极区114a与n型漏极区114b则分别配置在栅极堆栈结构112两侧的n型基底100中的p型浅阱区102内。金属硅化物层120配置在n型漏极区114b内，而层间介电层128配置在n型基底100与栅极堆栈结构112上。接触插塞132则形成于层间介电层128中，并与n型漏极区114b内的金属硅化物层120电连接。另外，层间介电层128上还配置有导线134，其藉由接触插塞132而与n型漏极区114b电连接，以作为快闪存储单元150的位线(bit line)。
特别的是，快闪存储单元150还包括有一掺杂区126，形成于n型漏极区114b及其下方的p型浅阱区102内，以使n型漏极区114b藉由掺杂区126而与p型浅阱区102电性短路。此外，栅极堆栈结构112之上也可以配置有金属硅化物层120，以降低控制栅极110a的阻值。
快闪存储单元150的n型漏极区114b内配置有金属硅化物层120，因此可降低n型漏极区114b的阻值，并提高元件阻值的一致性。此外，由于接触插塞132藉由金属硅化物层120而与n型漏极区114b及p型浅阱区102电连接，因此可降低接触插塞132与n型漏极区114b及p型浅阱区102之间的阻值，进而提高快闪存储单元150的读取速度，以提高元件的效能。
第二实施例
本发明还可以先在n型漏极区与p型浅阱区内形成掺杂区，然后再于n型漏极区内形成金属硅化物层，以降低形成掺杂区的工艺中所需要的能量。图3A至图3B即绘示为本发明另一优选实施例的一种快闪存储单元的部分制造流程剖面图。而本实施例中的元件与第一实施例相同者，即以相同的标号示之，其形成方法与材料等，请参照第一实施例的说明，以下不再赘述。
请参照图3A，依照上述实施例的图2A至图2B的说明而完成图2B所示的结构后，接着在n型基底100与栅极堆栈结构112上形成具有开口124的光致抗蚀剂层122，接着再以光致抗蚀剂层122为掩模，进行离子注入工艺，以将离子130注入开口124所暴露出的金属硅化物层120的下方的n型漏极区114b以及p型浅阱区102之中，以形成掺杂区126。
请参照图3B，移除光致抗蚀剂层122，接着在n型漏极区114b中形成形成金属硅化物层120。在一优选实施例中，此步骤也可以同时在n型源极区114a内以与栅极堆栈结构112上形成金属硅化物层120。然后再接着进行第一实施例中的图2E所述的工艺，以形成图2E所绘示的快闪存储单元150。
此外，本发明还可以直接以金属硅化物层作为n型漏极区114b与p型浅阱区102之间的电性导通媒介。以下将举第三实施例说明之。
第三实施例
图4A至图4B绘示为本发明的又一实施例的一种快闪存储单元的部分制造流程剖面示意图。请参照图4A，依照第一实施例的图2A至图2B所述的工艺而完成图2B所示的结构后，接着在n型基底100上形成具有开口142的掩模层140。其中，开口142暴露出n型漏极区114b。然后再以掩模层140作为掩模而在n型漏极区114b中形成金属硅化物层120a。特别的是，金属硅化物层120贯穿n型漏极区114b与p型浅阱区102的结。此时，n型漏极区114b即是藉由金属硅化物层120而与p型浅阱区102电性短路。
在一优选实施例中，金属硅化物层120a的形成方法例如是先以掩模层140为硬掩模(hard mask)进行蚀刻工艺，以于n型基底100中形成开口(未绘示)贯穿n型漏极区114b与p型浅阱区102的结。之后再将第一实施例中所述的金属材料填入开口中，并进行热工艺使其与n型漏极区114b及p型浅阱区102内的硅产生反应而形成金属硅化物层120a。此外，形成金属硅化物层120a的方法还可以是以掩模层140为掩模进行离子注入工艺，以将金属离子注入n型基底100中，使其与n型漏极区114b及p型浅阱区102内的硅产生反应而形成金属硅化物层120a。然而，本发明并不将金属硅化物层120a的形成方法限定为上述两种工艺。本领域技术人员可以依照本发明的精神及实际工艺来决定金属硅化物层120a的工艺。
请参照图4B，在形成金属硅化物层120a之后，再移除掩模层140，并继续进行第一实施例的图2E所述的工艺，以形成图4B所绘示的快闪存储单元160。
特别值得注意的是，在本发明的另一实施例中，若共享同一n型源极区114a的相邻两栅极堆栈结构112之间的距离较小(亦即n型源极区114a的宽度较小)，使得栅极堆栈结构112在n型源极区114a侧的间隙壁116相连而覆盖住n型源极区114a，且因为一般存储器元件的工艺均会在控制栅极110a上形成顶盖层(未绘示)以保护控制栅极110a，所以此时即可直接以间隙壁116为掩模来进行自行对准硅化物工艺，而毋须再形成掩模层140。因此可节省形成掩模层140与移除掩模层140这两道工艺。
本发明于n型漏极区114b内形成金属硅化物层120，并贯穿n型漏极区114b与p型浅阱区102的结，以使n型漏极区114b与p型浅阱区102电性短路。之后再形成接触插塞132以电连接至金属硅化物层120，以使接触插塞132可藉由金属硅化物层120而与n型漏极区114b及p型浅阱区102电连接。因此可避免现有的接触插塞的工艺中，因接触插塞开口深宽比太大而遭遇到的困难。因此，本发明可降低工艺的困难度。
依照上述工艺而形成的快闪存储单元160与图2E所绘示的快闪存储单元150的相异处仅在于n型漏极区114b与p型浅阱区102之间的电连接媒介物。较详细地来说，在快闪存储单元150中，n型漏极区114b藉由掺杂区126(见图2E)而与p型浅阱区102电性短路，而在快闪存储单元160中，n型漏极区114b则藉由金属硅化物层120a(见图4B)而与p型浅阱区102电性短路。其它元件均与图1E所绘示的元件相同或相似，因此此处不再赘述。
综上所述，本发明具有下列优点：
1.本发明直接利用金属硅化物层或是在金属硅化物层下再形成掺杂区，以使n型漏极区与p型浅阱区电性短路，再使接触插塞电连接至金属硅化物层，以避免现有直接以接触插塞贯穿n型漏极区与p型浅阱区的结的工艺中，因接触插塞开口深宽比太大而遭遇到的困难。因此，本发明可降低工艺的困难度。而且，在后段工艺中，因为存储单元区的接触插塞与周边电路区的接触插塞可以同时形成，所以也可以简化后段工艺。
2.本发明在n型漏极区内形成有金属硅化物层，因此可降低n型漏极区的阻值，并提高元件阻值的一致性。
3.本发明的接触插塞藉由金属硅化物层而与n型漏极区及p型浅阱区电连接，因此可降低接触插塞与n型漏极区及p型浅阱区之间的阻值，进而提高存储单元的读取速度，以提高元件的效能。
虽然本发明以优选实施例揭露如上，然而其并非用以限定本发明，本领域的技术人员在不脱离本发明的精神和范围内，可作些许的更动与润饰，因此本发明的保护范围应当以后附的权利要求所界定者为准。
Claims (23)
1、一种快闪存储单元的制造方法，包括：
于一第一导电型基底中形成一第二导电型浅阱区；
于该第一导电型基底上形成一栅极堆栈结构，且该栅极堆栈结构由该第一导电型基底起依序包括一穿隧介电层、一浮置栅极、一栅间介电层以及一控制栅极，而该栅极堆栈结构位于该第二导电型浅阱区上；
于该栅极堆栈结构两侧的该第一导电型基底中的该第二导电型浅阱区中分别形成一第一导电型源极区以及一第一导电型漏极区；
于该第一导电型漏极区中形成一金属硅化物层，且该金属硅化物层贯穿该第一导电型漏极区与该第二导电型浅阱区的结；
于该第一导电型基底以及该栅极堆栈结构上形成一层间介电层；以及
于该层间介电层中形成一接触插塞，且该接触插塞藉由该金属硅化物层而与该第一导电型漏极区以及该第二导电型浅阱区电连接。
2、如权利要求1所述的快闪存储单元的制造方法，其中在形成该第一导电型源极区以及该第一导电型漏极区后与形成该层间介电层前，还包括在该栅极堆栈结构的侧壁形成一间隙壁。
3、如权利要求1所述的快闪存储单元的制造方法，还包括在该栅极堆栈结构的该控制栅极上形成该金属硅化物层。
4、如权利要求1所述的快闪存储单元的制造方法，其中该第一导电型为n型导电型，而该第二导电型为p型导电型。
5、一种快闪存储单元的制造方法，包括：
于一第一导电型基底中形成一第二导电型浅阱区；
于该第一导电型基底上形成一栅极堆栈结构，且该栅极堆栈结构由该第一导电型基底起依序包括一穿隧介电层、一浮置栅极、一栅间介电层以及一控制栅极，而该栅极堆栈结构位于该第二导电型浅阱区上；
于该栅极堆栈结构两侧的该第一导电型基底中的该第二导电型浅阱区中分别形成一第一导电型源极区以及一第一导电型漏极区；
于该第一导电型漏极区中形成一金属硅化物层；
于该金属硅化物层下方形成一掺杂区，且该掺杂区与该金属硅化物层电连接，并贯穿该第一导电型漏极区与该第二导电型浅阱区的结；
于该第一导电型基底以及该栅极堆栈结构上形成一层间介电层，该层间介电层具有一开口，且该开口对应至该第一导电型漏极区；以及
于该层间介电层的该开口中形成一接触插塞，且该接触插塞藉由该金属硅化物层以及该掺杂区而与该第一导电型漏极区以及该第二导电型浅阱区电连接。
6、如权利要求5所述的快闪存储单元的制造方法，其中在形成该金属硅化物层之后与形成该层间介电层之前，还包括：
在该堆栈栅极结构与该第一导电型基底上形成一图案化光致抗蚀剂层，以暴露出该金属硅化物层；
以该图案化光致抗蚀剂层为掩模而形成该掺杂区；以及
移除该图案化光致抗蚀剂层。
7、如权利要求5所述的快闪存储单元的制造方法，其中形成该掺杂区的方法包括离子注入工艺。
8、如权利要求5所述的快闪存储单元的制造方法，还包括在该栅极堆栈结构的该控制栅极上形成该金属硅化物层。
9、如权利要求5所述的快闪存储单元的制造方法，其中该第一导电型为n型导电型，而该第二导电型为p型导电型。
10、一种快闪存储单元的制造方法，包括：
于一第一导电型基底中形成一第二导电型浅阱区；
于该第一导电型基底上形成一栅极堆栈结构，且该栅极堆栈结构由该第一导电型基底起依序由一穿隧介电层、一浮置栅极、一栅间介电层以及一控制栅极所构成，而该栅极堆栈结构位于该第二导电型浅阱区上；
于该栅极堆栈结构两侧的该第一导电型基底中的该第二导电型浅阱区中分别形成一第一导电型源极区以及一第一导电型漏极区；
于该第一导电型漏极区中形成一掺杂区，且该掺杂区贯穿该第一导电型漏极区与该第二导电型浅阱区的结；
于该第一导电型漏极区内形成一金属硅化物层，且该金属硅化物与该掺杂区电连接；
于该第一导电型基底以及该栅极堆栈结构上形成一层间介电层，该层间介电层具有一开口，且该开口对应至该第一导电型漏极区；以及
于该层间介电层的该开口中形成一接触插塞，电连接至该金属硅化物层。
11、如权利要求10所述的快闪存储单元的制造方法，其中在形成该第一导电型源极区与该第一导电型漏极区后以及形成该金属硅化物层前，还包括在该栅极堆栈结构的侧壁形成一间隙壁，而该金属硅化物层位于该间隙壁所暴露出的部分的第一导电型漏极区中。
12、如权利要求10所述的快闪存储单元的制造方法，还包括在该栅极堆栈结构的该控制栅极上形成该金属硅化物层。
13、如权利要求10所述的快闪存储单元的制造方法，其中在形成该掺杂区的步骤中包括：
于该第一导电型基底以及该栅极堆栈结构上形成一图案化光致抗蚀剂层，以暴露出部分的该第一导电型漏极区；
于该图案化光致抗蚀剂层所暴露出的该第一导电型漏极区及其下方的该第二导电型浅阱区中形成该掺杂区；以及
移除该光致抗蚀剂层。
14、如权利要求10所述的快闪存储单元的制造方法，其中形成该掺杂区的方法包括离子注入工艺。
15、如权利要求10所述的快闪存储单元的制造方法，其中该第一导电型为n型导电型，而该第二导电型为p型导电型。
16、一种快闪存储单元，包括：
一第一导电型基底，该第一导电型基底中已形成有一第二导电型浅阱区；
一栅极堆栈结构，配置于该第一导电型基底上，且该栅极堆栈结构由该第一导电型基底起依序由一穿隧介电层、一浮置栅极、一栅间介电层以及一控制栅极所构成；
一第一导电型源极区，配置于该栅极堆栈结构的一侧的该第一导电型基底中的该第二导电型浅阱区中；
一第一导电型漏极区，配置于该栅极堆栈结构的另一侧的该第一导电型基底中的该第二导电型浅阱区中；
一金属硅化物层，配置于该第一导电型漏极区内，且该金属硅化物层贯穿该第一导电型漏极区与该第二导电型浅阱区的结；
一层间介电层，配置于该第一导电型基底与该栅极堆栈结构上；以及
一接触插塞，形成于该层间介电层中，并经由该金属硅化物层而电连接至该第一导电型漏极区与该第二导电型浅阱区。
17、如权利要求16所述的快闪存储单元，还包括一间隙壁，配置于该栅极堆栈结构的侧壁，而该金属硅化物层配置于该间隙壁所暴露出的部分的该第一导电型漏极区内。
18、如权利要求16所述的快闪存储单元，还包括一顶盖层，配置于该栅极堆栈结构的该控制栅极上。
19、如权利要求16所述的快闪存储单元，其中该第一导电型为n型，而该第二导电型为p型。
20、一种快闪存储单元，包括：
一第一导电型基底，该第一导电型基底中已形成有一第二导电型浅阱区；
一栅极堆栈结构，配置于该第一导电型基底上，且该栅极堆栈结构由该第一导电型基底起依序由一穿隧介电层、一浮置栅极、一栅间介电层以及一控制栅极所构成；
一第一导电型源极区，配置于该栅极堆栈结构的一侧的该第一导电型基底中的该第二导电型浅阱区中；
一第一导电型漏极区，配置于该栅极堆栈结构的另一侧的该第一导电型基底中的该第二导电型浅阱区中；
一金属硅化物层，配置于该第一导电型漏极区内；
一掺杂区，配置于该金属硅化物层下方的该第一导电型漏极区与该第二导电型浅阱区内，而该第一导电型漏极区经由该掺杂区而与该第二导电型浅阱区电性短路；
一层间介电层，配置于该第一导电型基底与该栅极堆栈结构上；以及
一接触插塞，形成于该层间介电层中，并经由该金属硅化物层以及该掺杂区而电连接至该第一导电型漏极区与该第二导电型浅阱区。
21、如权利要求20所述的快闪存储单元，还包括一间隙壁，配置于该栅极堆栈结构的侧壁，而该金属硅化物层配置于该间隙壁所暴露出的部分的该第一导电型漏极区内。
22、如权利要求20所述的快闪存储单元，还包括一顶盖层，配置于该栅极堆栈结构的该控制栅极上。
23、如权利要求20所述的快闪存储单元，其中该第一导电型为n型，而该第二导电型为p型。
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| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant | ||
| C17 | Cessation of patent right | ||
| CF01 | Termination of patent right due to non-payment of annual fee |
Granted publication date: 20070926 Termination date: 20091123 |