CN1855433A - 记忆体的制造方法 - Google Patents
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Abstract
本发明是有关于一种记忆体的制造方法，是在形成半导体元件的记忆胞区及周边电路区的制程中，在进行一蚀刻制程以在周边电路区的闸极的侧壁上形成间隙壁之前，先在记忆胞区形成一光阻层。如此一来，可避免记忆胞区在周边电路区形成间隙壁的蚀刻制程中受到破坏，以有效改善位元线间漏电流的问题。
Description
技术领域
本发明是有关于一种半导体的制造方法，且特别是有关于一种记忆体元件的制造方法。
背景技术
记忆体，是为一种用以储存资料或数据的半导体元件。随着集成电路的快速发展，微处理器的功能越来越强，软体所进行的程式与运算越来越庞大的情况下，对记忆体可靠度的要求也就越来越高。
图1是绘示习知一种记忆体阵列的示意图。在图1中，至少包括字元线102、104及位元线112及114。而在记忆体的记忆胞区与周边电路区的整合制程中，在周边电路区的闸极侧壁形成间隙壁时，先在整个基底上形成一层绝缘材料层后，再进行蚀刻制程移除部分绝缘材料层以形成间隙壁。然而，在间隙壁的形成步骤中，由于并未对记忆胞区进行保护，因此在移除部分绝缘材料层时会使图1中记忆胞区的区域120亦受到蚀刻影响而产生缺陷，而使得位元线112、114之间产生漏电流，而影响元件的可靠度。再者，当采用的绝缘材料层的材质为氧化硅材料层时，在蚀刻的过程中，也会因为产生过度蚀刻的情况，而对结构表面上的字元线、位元线及闸极区域造成破坏。如此一来，将使得元件的可靠度降低。
发明内容
有鉴于此，本发明的目的在提出一种记忆体的制造方法，可减少位元线间漏电流的现象。
本发明的另一目的在提出一种记忆体的制造方法，可提升记忆体元件的可靠度。
本发明提出一种记忆体的制造方法，首先提供一基底，基底至少可区分为记忆胞区及周边电路区。其中记忆胞区上已形成记忆体阵列，且在周边电路区已形成有至少第一主动区与第二主动区，且两个主动区上已形成有多数个闸极结构。接着，在基底上形成介电层，并覆盖些闸极结构。然后，在基底上形成第一图案化光阻层，并覆盖记忆胞区及第二主动区。接下来，移除第一主动区的部分介电层，而在第一主动区中各闸极结构侧壁形成第一间隙壁。之后，在第一主动区的各闸极结构两侧的基底中形成第一导电型源极区及第一导电型汲极区。继之，移除第一图案化光阻层。再者，在基底上形成第二图案化光阻层，第二图案化光阻层覆盖记忆胞区及第一主动区。然后，移除第二主动区的部分介电层，而在第二主动区的各闸极结构侧壁形成第二间隙壁。接着，在第二主动区的各闸极结构两侧的基底中形成第二导电型源极区及第二导电型汲极区。之后，移除第二图案化光阻层。
本发明另提出一种记忆体的制造方法，首先提供基底，基底至少可区分为记忆胞区及周边电路区，其中记忆胞区上已形成有记忆体阵列，且在周边电路区已形成有至少第一主动区与第二主动区，两个主动区上已形成有多数个闸极结构结构。接着，在基底上形成介电层，并覆盖些闸极结构。然后，在基底上形成第一图案化光阻层，并覆盖记忆胞区。接下来，移除周边电路区的部分介电层，而在周边电路区中各闸极结构侧壁形成间隙壁。之后，移除第一图案化光阻层。继之，在基底上形成第二图案化光阻层，并覆盖记忆胞区及第二主动区。再者，在第一主动区的各闸极结构两侧的基底中形成第一导电型源极区及第一导电型汲极区。接着，移除第二图案化光阻层。然后，在基底上形成第三图案化光阻层，第三图案化光阻层覆盖记忆胞区及第一主动区。接下来，在第二主动区的各闸极结构两侧的基底中形成第二导电型源极区及第二导电型汲极区。之后，移除第三图案化光阻层。
依照本发明的一较佳实施例所述，上述的记忆体的制造方法，更包括在基底上形成介电层之前，先形成衬氧化层。
依照本发明的一较佳实施例所述，上述的记忆体的制造方法，其中衬氧化层的材质包括以四乙氧基硅烷为反应气体源所形成的氧化硅。
依照本发明的一较佳实施例所述，上述的记忆体的制造方法，其中移除第一主动区的部分介电层的方法包括非等向性蚀刻法。
依照本发明的一较佳实施例所述，上述的记忆体的制造方法，其中移除第二主动区的部分介电层的方法包括非等向性蚀刻法。
依照本发明的一较佳实施例所述，上述的记忆体的制造方法，其中介电层的材质包括氮化硅。
依照本发明的一较佳实施例所述，上述的记忆体的制造方法，在基底上形成介电层之前，更包括在基底上形成一层衬氧化层，并覆盖这些闸极结构。
依照本发明的一较佳实施例所述，上述的记忆体的制造方法，其中在基底中形成第一导电型源极区及第一导电型汲极区的方法包括离子植入法。
依照本发明的一较佳实施例所述，上述的记忆体的制造方法，其中在基底中形成第二导电型源极区及第二导电型汲极区的方法包括离子植入法。
依照本发明的一较佳实施例所述，上述的记忆体的制造方法，其中第一导电型与第二导电型是为两种不同导电型态。
依照本发明的一较佳实施例所述，上述的记忆体的制造方法，其中第一导电型包括P型或N型。
依照本发明的一较佳实施例所述，上述的记忆体的制造方法，其中第二导电型包括P型或N型。
依照本发明的一较佳实施例所述，上述的记忆体的制造方法，更包括在两相邻主动区之间形成隔离结构。
依照本发明的一较佳实施例所述，上述的记忆体的制造方法，更包括在各闸极结构上形成金属硅化物。
依照本发明的一较佳实施例所述，上述的记忆体的制造方法，其中闸极结构包括闸介电层与闸极。
本发明是在形成N型金氧半导体(NMOS)或P型金氧半导体(PMOS)的源极/汲极区的步骤中，分别在闸极结构侧壁形成间隙壁。由于在进行上述步骤时，均有图案化光阻层覆盖于记忆胞区，因此可防止位元线及字元线间的区域受到破坏而造成位元线间的漏电流。值得注意的是，由于间隙壁的形成制程与形成NMOS或PMOS的源极区、汲极区的离子植入制程整合在一起，直接使用互补式金氧半导体(CMOS)制程形成NMOS或PMOS的源极/汲极区的罩幕，因此在制程上并不会增加制造成本。
此外，在形成介电层之前，形成一层衬氧化层，以其作为蚀刻终止层，可避免在蚀刻制程中因过度蚀刻对元件所造成的伤害。
另外，本发明也可以在半导体元件的周边电路区形成间隙壁之前，直接在记忆胞区形成光阻层进行保护，以避免记忆胞区在形成间隙壁的蚀刻制程中受到破坏，而在位元线间产生漏电流的现象。
为让本发明的上述和其他目的、特征和优点能更明显易懂，下文特举较佳实施例，并配合所附图式，作详细说明如下。
附图说明
图1是绘示习知一种记忆体阵列的示意图。
图2A～图2D是绘示本发明一较佳实施例的记忆体的制造流程剖面图。
图3A～图3E是绘式本发明又一较佳实施例的记忆体的制造流程剖面图。
102、104：字元线
112、114：位元线
120：区域
200、300：半导体基底
202、302：记忆胞区
204、304：底介电层
206、306：电荷陷入层
208、308：顶介电层
210、310：复合介电层
212、312：控制闸极
214、314：埋入式掺杂区
216、236、316、336：介电层
218、318：字元线
220、320：周边电路区
222、224、322、324：主动区
226、326：隔离结构
228、328：N型井区
230、330：闸介电层
232、332：闸极
234、334：衬氧化层
238、246、338、346、348：图案化光阻层
240、248、340：间隙壁
242、342：N型源极区
244、344：N型汲极区
250、350：P型源极区
252、352：P型汲极区
具体实施方式
图2A～图2D是绘示本发明一较佳实施例的记忆体的制造流程剖面图。请参阅图2A所示，首先，提供一半导体基底200，例如是P型硅基底，且在半导体基底200上已形成有记忆胞区202及周边电路区220。其中，在记忆胞区202中，例如是已形成有复合介电层210、控制闸极212、埋入式掺杂区214、介电层216及字元线218。另一方面，在周边电路区220中，例如是已形成有隔离结构226、N型井区228、闸介电层230及闸极232，并由隔离结构226区分为多个主动区222、224，其中隔离结构226例如是浅沟渠隔离结构。
图2A中的结构形成的方法例如是，首先在已形成有隔离结构226及N型井区228的半导体基底200上形成一层复合介电层210，此复合介电层210包含一层底介电层204、一层电荷陷入层206及一层顶介电层208。其中，底介电层204的材质例如是氧化硅，其形成方法例如是热氧化法。电荷陷入层206的材质例如是氮化硅，其形成方法例如是化学气相沉积法。当然，电荷陷入层的材质并不限于氮化硅，其可以是其他具有使电荷陷入功能的材质，例如是氮氧化硅等。而顶介电层208的材质例如是氧化硅，其形成的方法例如是热氧化法或化学气相沉积法。而隔离结构226及N型井区的形成方法为熟习此技术领域者所周知，在此不再赘述。
然后，在复合介电层210上形成一层图案化光阻层(未绘示)，以图案化光阻层为罩幕进行蚀刻，移除周边电路区220上的复合介电层210。随后，移除图案化光阻层后，在半导体基底200的周边电路区220上形成一层闸介电层230。闸介电层230的材质例如是氧化硅，其形成方法例如是热氧化法。接下来在复合介电层210及闸介电层230上形成一层导体层(未绘示)。而导体层的材质例如是掺杂多晶硅，形成掺杂多晶硅的方法例如是以临场(In-situ)掺杂的方式，利用化学气相沉积法形成；或是也可先形成无掺杂的多晶硅，再利用离子植入法进行掺杂而形成。接着，图案化该导体层，以在记忆胞区202内形成控制闸极212，并在周边电路区220内形成闸极232。在另一较佳实施例中，会在闸极232及控制闸极212上方形成金属硅化物(未绘示)，可用以降低阻值。
接下来，请继续参考图2A，移除未被控制闸极212所覆盖的复合介电层210。之后，在各控制闸极212之间所暴露的半导体基底200中形成埋入式掺杂区214，形成的方法例如是进行一离子植入制程，其是作为位元线使用。再者，在各控制闸极212之间所暴露的半导体基底200上形成介电层216，其材质例如是氧化硅，形成的方法例如是热氧化法。之后，在记忆胞区202内形成字元线218，其材质例如是形成的方法例如是形成另一层导体材料层(未绘示)，对其进行图案化制程而得之。
然后，请继续参考图2B，在半导体基底200上形成衬氧化层234，并覆盖记忆胞区202的字元线218及周边电路区220的闸极232与闸氧化层230。其中，衬氧化层234的材质例如是以四乙氧基硅烷为反应气体源所形成的氧化硅，形成方法例如是化学气相沉积法。接下来，在衬氧化层234上形成一层介电层236，其材质例如是氮化硅，其形成的方法例如是化学气相沉积法。继之，形成图案化光阻层238，并覆盖记忆胞区202及主动区域222。
接下来，请参考图2C，移除主动区224的部分介电层236，以在主动区224中各闸极232侧壁形成间隙壁240。其中，移除部分介电层236的方法例如是以衬氧化层234为蚀刻终止层，进行一非等向性蚀刻制程。之后，在主动区224的各闸极232两侧的半导体基底200中形成N型源极区242及N型汲极区244，形成的方法例如是进行一离子植入制程。继之，移除图案化光阻层238。再者，在半导体基底200基底上形成图案化光阻层246，并覆盖记忆胞区202及主动区224。
然后，请参考图2D，移除主动区222的部分介电层236，移除的方法例如是以衬氧化层234为蚀刻终止层，进行一非等向性蚀刻制程，而在主动区222的各闸极232侧壁形成一间隙壁248。接着，在主动区222的各闸极232两侧的半导体基底200中形成P型源极区250及P型汲极区252，形成的方法例如是进行一离子植入制程。之后，移除图案化光阻层246。其它形成记忆体元件的后续步骤，是为熟习此技术领域者所周知，在此不再赘述。
由于在上述实施例中，是在沉积介电层236之后，先在主动区224中形成间隙壁240、N型源极区242与N型汲极区244，再在主动区222中形成间隙壁248、P型源极区250与P型汲极区252，且在进行上述步骤时，均有图案化光阻层238、246覆盖于记忆胞区202，因此可防止位元线及字元线间的区域受到破坏而造成位元线间的漏电流。另一方面，在形成介电层236之前，形成一层衬氧化层234，以其作为蚀刻终止层，可避免在蚀刻制程中因过度蚀刻对元件所造成的伤害。另一方面，由于间隙壁240、248的形成制程与形成NMOS的N型源极区242/N型汲极区244或PMOS的P型源极区250/P型汲极区252的离子植入制程整合在一起，直接使用CMOS制程形成NMOS或PMOS的源极/汲极区的图案化光阻层238、246，因此在制程上并不会增加制造成本。
图3A～图3E是绘示本发明又一较佳实施例的记忆体的制造流程剖面图。请参考图3A，首先，提供一半导体基底300，例如是P型硅基底，且在半导体基底300已形成有记忆胞区302及周边电路区320。其中，在记忆胞区302中，例如是已形成有由底介电层304、电荷陷入层306及顶介电层308所组成的复合介电层310、控制闸极312、埋入式掺杂区314、介电层316及字元线318。另一方面，在周边电路区320中，例如是已形成有隔离结构326、N型井区328、闸介电层330及闸极332，并由隔离结构326区分为多个主动区322、324，其中隔离结构326例如是浅沟渠隔离结构。然而，图3A中之结构的形成方法，与前一实施例雷同，且在前一实施例已中作详细说明，在此不再赘述。在另一较佳实施例中，会在闸极332及控制闸极312上方形成金属硅化物(未绘示)，可用以降低阻值。
然后，请参考图3B，在半导体基底300上形成衬氧化层334，并覆盖记忆胞区302的字元线318及周边电路区320的闸极332与闸氧化层330。其中，衬氧化层334的材质例如是以四乙氧基硅烷为反应气体源所形成的氧化硅，形成方法例如是化学气相沉积法。接下来，在衬氧化层334上形成一层介电层336，其材质例如是氮化硅，其形成的方法例如是化学气相沉积法。继之，形成图案化光阻层338，并覆盖记忆胞区302。
接下来，请参考图3C，移除周边电路区320的部分介电层336，而在周边电路区320中各闸极332侧壁形成间隙壁340。其中，移除部分介电层336的方法例如是以衬氧化层334为蚀刻终止层，进行一非等向性蚀刻制程。接着，移除图案化光阻层338。继之，在半导体基底300上形成图案化光阻层346，并覆盖记忆胞区302及主动区322。再者，在主动区324的各闸极332两侧的半导体基底300中形成N型源极区342及N型汲极区344，形成的方法例如是进行一离子植入制程。
接着，请参考图3D，移除图案化光阻层346。然后，在半导体基底300上形成图案化光阻层348，图案化光阻层348覆盖记忆胞区302及主动区324。接下来，在主动区322的各闸极332两侧的半导体基底300中形成P型源极区350及P型汲极区352，形成的方法例如是进行一离子植入制程。
之后，请参考图3E，移除图案化光阻层348。其它形成记忆体元件的后续步骤，是为熟习此技术领域者所周知，在此不再赘述。
由于在上述实施例中，是在沉积介电层336之后，形成间隙壁340、N型源极区342与N型汲极区344、P型源极区250与P型汲极区252，且在进行上述步骤时，均有图案化光阻层338、346及348覆盖于记忆胞区302，因此可保护记忆胞区不受到破坏，而避免漏电流的情况发生。另一方面，在此实施例中使用衬氧化层234作为蚀刻终止层，可减少因过度蚀刻元件所造成的伤害。
虽然在本发明的上述实施例中，是以可电除且可程式唯读记忆体(electrically erasable programmable read only memory，EEPROM)为例，但并不用以限制本发明。在其他较佳实施例中，亦可应用本发明所提出的记忆体制造方法，例如动态随机存取记忆体(dynamic random access memory，DRAM)。
综上所述，本发明的记忆体的制造方法至少具有下列优点：
1、在依照本发明所提出的记忆体的制造方法中，进行一蚀刻制程以形成间隙壁的制程步骤时，以光阻层对记忆胞区进行保护，使其不易在蚀刻制程中产生缺陷，而抑制位元线间漏电流的问题。
2、在依照本发明所提出的记忆体的制造方法中，由于间隙壁的形成制程与形成NMOS或PMOS的源极区、汲极区的离子植入制程整合在一起，在形成间隙壁时，记忆胞区会由形成NMOS或PMOS的源极区、汲极区的光阻层对记忆胞区进行保护，而减少位元线间漏电流的问题。
3、在依照本发明所提出的记忆体的制造方法中，在形成间隙壁的介电层下方，先形成一衬氧化层，可避免因过度蚀刻对结构表面上的字元线、位元线及闸极区域造成破坏，而提高元件的可靠度。
4、在依照本发明所提出的记忆体的制造方法中，由于间隙壁的形成制程与形成NMOS或PMOS的源极区、汲极区的离子植入制程整合在一起，直接使用CMOS制程形成NMOS或PMOS的源极/汲极区的光阻层，因此在制程上并不会增加制造成本。
虽然本发明已以较佳实施例揭露如上，然其并非用以限定本发明，任何熟习此技艺者，在不脱离本发明的精神和范围内，当可作些许的更动与润饰，因此本发明的保护范围当视后附的申请专利范围所界定者为准。
Claims (30)
1、一种记忆体的制造方法，其特征在于其包括：
提供一基底，该基底至少可区分为一记忆胞区及一周边电路区，其中该记忆胞区上已形成一记忆体阵列，且在该周边电路区已形成有至少一第一主动区与一第二主动区，且两个主动区上已形成有多数个闸极结构；
在该基底上形成一介电层，并覆盖该些闸极结构；
在该基底上形成一第一图案化光阻层，并覆盖该记忆胞区及该第二主动区；
移除该第一主动区的部分该介电层，而在该第一主动区中各该闸极结构侧壁形成一第一间隙壁；
在该第一主动区的各该闸极结构两侧的该基底中形成一第一导电型源极区及一第一导电型汲极区；
移除该第一图案化光阻层；
在该基底上形成一第二图案化光阻层，该第二图案化光阻层覆盖该记忆胞区及该第一主动区；
移除该第二主动区的部分该介电层，而在该第二主动区的各该闸极结构侧壁形成一第二间隙壁；
在该第二主动区的各该闸极结构两侧的该基底中形成一第二导电型源极区及一第二导电型汲极区；以及
移除该第二图案化光阻层。
2、根据权利要求1所述的记忆体的制造方法，其特征在于其中所述的介电层的材质包括氮化硅。
3、根据权利要求2所述的记忆体的制造方法，其特征在于其更包括在该基底上形成该介电层之前，先形成一衬氧化层。
4、根据权利要求3所述的记忆体的制造方法，其特征在于其中所述的衬氧化层的材质包括以四乙氧基硅烷为反应气体源所形成的氧化硅。
5、根据权利要求1所述的记忆体的制造方法，其特征在于其中移除该第一主动区的部分该介电层的方法包括非等向性蚀刻法。
6、根据权利要求1所述的记忆体的制造方法，其特征在于其中移除该第二主动区的部分该介电层的方法包括非等向性蚀刻法。
7、根据权利要求1所述的记忆体的制造方法，其特征在于其中在该基底上形成该介电层之前，更包括在该基底上形成一衬氧化层，并覆盖该些闸极结构。
8、根据权利要求1所述的记忆体的制造方法，其特征在于其中在该基底中形成该第一导电型源极区及该第一导电型汲极区的方法包括离子植入法。
9、根据权利要求1所述的记忆体的制造方法，其特征在于其中在该基底中形成该第二导电型源极区及该第二导电型汲极区的方法包括离子植入法。
10、根据权利要求1所述的记忆体的制造方法，其特征在于其中所述的第一导电型与该第二导电型是为两种不同导电型态。
11、根据权利要求10所述的记忆体的制造方法，其特征在于其中所述的第一导电型包括P型或N型。
12、根据权利要求10所述的记忆体的制造方法，其特征在于其中所述的第二导电型包括P型或N型。
13、根据权利要求1所述的记忆体的制造方法，其特征在于其更包括在两相邻主动区之间形成一隔离结构。
14、根据权利要求1所述的记忆体的制造方法，其特征在于其更包括在各该闸极结构上形成一金属硅化物。
15、根据权利要求1所述的记忆体的制造方法，其特征在于其中各该闸极结构包括一闸介电层与一闸极。
16、一种记忆体的制造方法，其特征在于其包括：
提供一基底，该基底至少可区分为一记忆胞区及一周边电路区，其中该记忆胞区上已形成有一记忆体阵列，且在该周边电路区的一第一主动区与一第二主动区至少两个主动区上已形成有多数个闸极结构；
在该基底上形成一介电层，并覆盖该些闸极结构；
在该基底上形成一第一图案化光阻层，并覆盖该记忆胞区；
移除该周边电路区的部分该介电层，而在该周边电路区中各该闸极结构侧壁形成一间隙壁；
移除该第一图案化光阻层；
在该基底上形成一第二图案化光阻层，并覆盖该记忆胞区及该第二主动区；
在该第一主动区的各该闸极结构两侧的该基底中形成一第一导电型源极区及一第一导电型汲极区；
移除该第二图案化光阻层；
在该基底上形成一第三图案化光阻层，该第三图案化光阻层覆盖该记忆胞区及该第一主动区；
在该第二主动区的各该闸极结构两侧的该基底中形成一第二导电型源极区及一第二导电型汲极区；以及
移除该第三图案化光阻层。
17、根据权利要求16所述的记忆体的制造方法，其特征在于其中所述的介电层的材质包括氮化硅。
18、根据权利要求17所述的记忆体的制造方法，其特征在于其更包括在该基底上形成该介电层之前，先形成一衬氧化层。
19、根据权利要求18所述的记忆体的制造方法，其特征在于其中所述的衬氧化层的材质包括由四乙氧基硅烷为反应气体源所形成的氧化硅。
20、根据权利要求16所述的记忆体的制造方法，其特征在于其中移除该第一主动区的部分该介电层的方法包括非等向性蚀刻法。
21、根据权利要求16所述的记忆体的制造方法，其特征在于其中移除该第二主动区的部分该介电层的方法包括非等向性蚀刻法。
22、根据权利要求16所述的记忆体的制造方法，其特征在于其中在该基底上形成该介电层之前，更包括在该基底上形成一衬氧化层，并覆盖该些闸极结构。
23、根据权利要求16所述的记忆体的制造方法，其特征在于其中在该基底中形成该第一导电型源极区及该第一导电型汲极区的方法包括离子植入法。
24、根据权利要求16所述的记忆体的制造方法，其特征在于其中在该基底中形成该第二导电型源极区及该第二导电型汲极区的方法包括离子植入法。
25、根据权利要求16所述的记忆体的制造方法，其特征在于其中所述的第一导电型与该第二导电型是为两种不同导电型态。
26、根据权利要求25所述的记忆体的制造方法，其特征在于其中所述的第一导电型包括P型或N型。
27、根据权利要求25所述的记忆体的制造方法，其特征在于其中所述的第二导电型包括P型或N型。
28、根据权利要求16所述的记忆体的制造方法，其特征在于其更包括在两相邻主动区之间形成一隔离结构。
29、根据权利要求16所述的记忆体的制造方法，其特征在于其更包括在各该闸极结构上形成一金属硅化物。
30、根据权利要求16所述的记忆体的制造方法，其特征在于其中各该闸极结构包括一闸介电层与一闸极。
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