CN102130131A - 快闪记忆体及其制造方法与操作方法 - Google Patents
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Abstract
本发明是有关于一种快闪记忆体及其制造方法与操作方法，快闪记忆体包括基底、电荷捕捉结构、第一栅极、第二栅极、第三栅极、第一掺杂区与第二掺杂区。基底具有突起部分。电荷捕捉结构配置于基底上。第一栅极与第二栅极分别配置于突起部分二侧的电荷捕捉结构上，其中第一栅极与第二栅极的顶面低于位于突起部分的顶部上的电荷捕捉结构的顶面。第三栅极配置于位于突起部分的顶部上的电荷捕捉结构上。第一掺杂区与第二掺杂区分别配置于突起部分二侧的基底中。
Description
技术领域
本发明涉及一种快闪记忆体及其制造方法与操作方法，特别是涉及一种可以避免第二位元效应(second bit effect)以及提高元件效能的快闪记忆体及其制造方法与操作方法。
背景技术
非易失性记忆体由于具有存入的资料在断电后也不会消失的优点，因此许多电器产品中必须具备此类记忆体，以维持电器产品开机时的正常操作。特别是，快闪记忆体(flash memory)由于具有可多次进行资料的存入、读取、抹除等操作，所以已成为个人电脑和电子设备所广泛采用的一种记忆体元件。
氮化物快闪记忆体(nitride-based flash memory)为目前常见的一种快闪记忆体。在氮化物快闪记忆体中，利用由氧化物层-氮化物层-氧化物层所构成的电荷捕捉结构(即熟知的ONO层)可储存二位元的资料。一般来说，二位元的资料可分别储存于电荷捕捉结构中的氮化物层的左侧(即左位元)或右侧(即右位元)。
然而，在氮化物快闪记忆体中存在着第二位元效应，即当对左位元进行读取操作时，会受到右位元的影响，或当对右位元进行读取操作时，会受到左位元的影响。此外，随着记忆体尺寸逐渐缩小，第二位元效应更为显著，因而影响了记忆体的操作裕度(operation window)与元件效能。
由此可见，上述现有的快闪记忆体及其制造方法与操作方法在方法及使用上，显然仍存在有不便与缺陷，而亟待加以进一步改进。为了解决上述存在的问题，相关厂商莫不费尽心思来谋求解决之道，但长久以来一直未见适用的设计被发展完成，而一般又没有适切的制造方法及操作方法能够解决上述问题，此显然是相关业者急欲解决的问题。因此如何能创设一种新的快闪记忆体及其制造方法与操作方法，实属当前重要研发课题之一，亦成为当前业界极需改进的目标。
发明内容
本发明的目的在于，提供一种快闪记忆体，其可以避免在操作时产生第二位元效应。
本发明的另一目的在于，提供一种快闪记忆体的制作方法，其可制造具有较大操作裕度的快闪记忆体。
本发明的再一目的在于，提供一种快闪记忆体的操作方法，其可以有效地提高元件效能。
本发明的目的及解决其技术问题是采用以下技术方案来实现的。依据本发明提出的一种快闪记忆体，其包括：一基底，具有一突起部分；一电荷捕捉结构，配置于该基底上；一第一栅极与一第二栅极，分别配置于该突起部分二侧的该电荷捕捉结构上，其中该第一栅极与该第二栅极的顶面低于位于该突起部分的顶部上的该电荷捕捉结构的顶面；一第三栅极，配置于位于该突起部分的顶部上的该电荷捕捉结构上；以及一第一掺杂区与一第二掺杂区，分别配置于该突起部分二侧的该基底中。
本发明的目的及解决其技术问题还可采用以下技术措施进一步实现。
前述的快闪记忆体，其更包括一介电层，配置于该第一栅极与该第三栅极之间以及该第二栅极与该第三栅极之间。
本发明的目的及解决其技术问题还采用以下技术方案来实现。依据本发明提出的一种快闪记忆体的制造方法，其包括以下步骤：提供一基底；
移除部分该基底，以形成一突起部分；在该突起部分二侧的该基底中分别形成一第一掺杂区与一第二掺杂区；在该基底上形成一电荷捕捉结构；在该突起部分二侧的该电荷捕捉结构上分别形成一第一导体层与一第二导体层，其中该第一导体层与该第二导体层的顶面低于位于该突起部分的顶部上的该电荷捕捉结构的顶面；以及在位于该突起部分的顶部上的该电荷捕捉结构上形成一第三导体层。
本发明的目的及解决其技术问题还可采用以下技术措施进一步实现。
前述的快闪记忆体的制造方法，其中在形成该第一导体层与该第二导体层之后以及在形成该第三导体层之前，更包括在该第一导体层与该第二导体层上形成一介电层。
前述的快闪记忆体的制造方法，其中所述的介电层的形成方法包括：在该基底上形成一介电材料层；以及进行一平坦化工艺，以移除部分该介电材料层，直到暴露出该电荷捕捉结构。
本发明的目的及解决其技术问题另外再采用以下技术方案来实现。依据本发明提出的一种快闪记忆体，其包括：一基底，具有一突起部分；一第一栅极与一第二栅极，分别配置于该突起部分二侧的该基底上；一第三栅极，配置于该突起部分上；一第一介电层，配置于该第三栅极与该突起部分之间；一电荷捕捉结构，配置于该第一栅极与该基底之间、该第一栅极与该第三栅极之间、该第二栅极与该基底之间以及该第二栅极与该第三栅极之间；以及一第一掺杂区与一第二掺杂区，分别配置于该突起部分二侧的该基底中。
本发明的目的及解决其技术问题还可采用以下技术措施进一步实现。
前述的快闪记忆体，其更包括：一第二介电层，覆盖该第一栅极、该第二栅极与该第三栅极，其中该第二介电层中具有一开口，且该开口暴露出该第三栅极的至少一部分；以及一导体层，配置于该开口中。
本发明的目的及解决其技术问题另外还采用以下技术方案来实现。依据本发明提出的一种快闪记忆体的制造方法，其包括：提供一基底；在该基底上依序形成一第一介电层与一第一导体层；移除部分该第一导体层、该第一介电层与该基底，以形成一突起结构；在该突起结构二侧的该基底中分别形成一第一掺杂区与一第二掺杂区；在该突起结构的侧壁与该基底上形成一电荷捕捉结构；以及在该突起结构二侧的该电荷捕捉结构上分别形成一第二导体层与一第三导体层。
本发明的目的及解决其技术问题还可采用以下技术措施进一步实现。
前述的快闪记忆体的制造方法，其中该电荷捕捉结构、该第二导体层与该第三导体层的形成方法包括：在该基底与该突起结构的表面上形成一电荷捕捉材料层；在该基底上形成一导体材料层，并覆盖该电荷捕捉材料层；以及进行一平坦化工艺，以移除部分该导体材料层与部分该电荷捕捉材料层，直到暴露出该第一导体层。
前述的快闪记忆体的制造方法，其中该电荷捕捉结构、该第二导体层与该第三导体层的形成方法包括：在该基底与该突起结构的表面上形成一电荷捕捉材料层；在该基底上形成一导体材料层，并覆盖该电荷捕捉材料层；进行一平坦化工艺，以移除部分该导体材料层，直到暴露出该电荷捕捉材料层；在该基底上形成一第二介电层，并覆盖该第一导体层、该第二导体层与该电荷捕捉材料层；在该第二介电层与该电荷捕捉材料层中形成一开口，以暴露出部分该第一导体层；以及在该开口中形成一第四导体层。
前述的快闪记忆体的制造方法，其中在形成该第一掺杂区与该第二掺杂区之前，更包括在该基底上形成一第二介电层，且在形成该第一掺杂区与该第二掺杂区之后，更包括移除该第二介电层。
本发明的目的及解决其技术问题另外还采用以下技术方案来实现。依据本发明提出的一种快闪记忆体的操作方法，其包括：提供一快闪记忆体，该快闪记忆体如权利要求1所述，当进行一程序化操作时，在该第一栅极施加一第一电压；在该第二栅极施加一第二电压；在该第三栅极施加一第三电压；在该第一掺杂区施加一第四电压；在该第二掺杂区施加一第五电压；在该基底施加一第六电压。
本发明的目的及解决其技术问题还可采用以下技术措施进一步实现。
前述的快闪记忆体的操作方法，其中当该程序化操作由通道热电子注入执行时，该第一电压、该第二电压与该第三电压相同，其中该第一电压介于9伏特至13伏特之间；该第二电压介于9伏特至13伏特之间；该第三电压介于9伏特至13伏特之间；该第四电压与该第五电压其中之一为0伏特，且该第四电压与该第五电压其中另一介于3.5伏特至5.5伏特之间；该第六电压为0伏特。
前述的快闪记忆体的操作方法，其中当该程序化操作由弹道电子注入执行时，该第一电压与该第二电压相同，且该第一电压与该第二电压大于该第三电压，其中该第一电压介于9伏特至13伏特之间；该第二电压介于9伏特至13伏特之间；该第三电压介于1.5伏特至3伏特之间；该第四电压与该第五电压其中之一为0伏特，且该第四电压与该第五电压其中另一介于3.5伏特至5.5伏特之间；该第六电压为0伏特。
前述的快闪记忆体的操作方法，其中在进行该程序化操作之后，更包括进行一抹除操作，且当进行该抹除操作时，在该第一栅极施加一第七电压；在该第二栅极施加一第八电压；在该第三栅极施加一第九电压；在该第一掺杂区施加一第十电压；在该第二掺杂区施加一第十一电压；在该基底施加一第十二电压。
前述的快闪记忆体的操作方法，其中当该抹除操作由能带对能带热电洞执行时，该第七电压与该第八电压相同，且该第十电压与该第十一电压相同，其中该第七电压与该第八电压介于-7伏特至-9伏特之间；该第九电压介于3伏特至5伏特之间；该第十电压与该第十一电压介于4伏特至5伏特之间；该第十二电压为0伏特。
前述的快闪记忆体的操作方法，其中当该抹除操作由福勒-诺德翰姆穿隧执行时，该第七电压、该第八电压与该第九电压相同，且该第十电压与该第十一电压相同，其中该第七电压、该第八电压与该第九电压介于-11伏特至-15伏特之间；该第十电压与该第十一电压为0伏特；该第十二电压为0伏特。
前述的快闪记忆体的操作方法，其中在进行该程序化操作之后，更包括进行一读取操作，且当进行该读取操作时，在该第一栅极施加一第十三电压；在该第二栅极施加一第十四电压；在该第三栅极施加一第十五电压；在该第一掺杂区施加一第十六电压；在该第二掺杂区施加一第十七电压；在该基底施加一第十八电压，其中该第十三电压与该第十四电压其中之一介于3伏特至7伏特之间，且该第十三电压与该第十四电压其中另一介于8伏特至9.5伏特之间；该第十五电压介于4伏特至5伏特之间；该第十六电压与该第十七电压其中之一介于1伏特至1.6伏特之间，且该第十六电压与该第十七电压其中另一为0伏特；该第十八电压为0伏特。
本发明的目的及解决其技术问题另外还采用以下技术方案来实现。依据本发明提出的一种快闪记忆体的操作方法，其包括：提供一快闪记忆体，该快闪记忆体如权利要求6所述，当进行一程序化操作时，在该第一栅极施加一第一电压；在该第二栅极施加一第二电压；在该第三栅极施加一第三电压；在该第一掺杂区施加一第四电压；在该第二掺杂区施加一第五电压；在该基底施加一第六电压。
本发明的目的及解决其技术问题还可采用以下技术措施进一步实现。
前述的快闪记忆体的操作方法，其中当该程序化操作由通道热电子注入执行时，该第一电压、该第二电压与该第三电压相同，其中该第一电压介于9伏特至13伏特之间；该第二电压介于9伏特至13伏特之间；该第三电压介于9伏特至13伏特之间；该第四电压与该第五电压其中之一为0伏特，且该第四电压与该第五电压其中另一介于3.5伏特至5.5伏特之间；该第六电压为0伏特。
前述的快闪记忆体的操作方法，其中当该程序化操作由弹道电子注入执行时，该第一电压与该第二电压相同，且该第一电压与该第二电压大于该第三电压，其中该第一电压介于9伏特至13伏特之间；该第二电压介于9伏特至13伏特之间；该第三电压介于1.5伏特至3伏特之间；该第四电压与该第五电压其中之一为0伏特，且该第四电压与该第五电压其中另一介于3.5伏特至5.5伏特之间；该第六电压为0伏特。
前述的快闪记忆体的操作方法，其中在进行该程序化操作之后，更包括进行一抹除操作，且当进行该抹除操作时，在该第一栅极施加一第七电压；在该第二栅极施加一第八电压；在该第三栅极施加一第九电压；在该第一掺杂区施加一第十电压；在该第二掺杂区施加一第十一电压；在该基底施加一第十二电压。
前述的快闪记忆体的操作方法，其中当该抹除操作由能带对能带热电洞执行时，该第七电压与该第八电压相同，且该第十电压与该第十一电压相同，其中该第七电压与该第八电压介于-7伏特至-9伏特之间；该第九电压介于3伏特至5伏特之间；该第十电压与该第十一电压介于4伏特至5伏特之间；该第十二电压为0伏特。
前述的快闪记忆体的操作方法，其中当该抹除操作由福勒-诺德翰姆穿隧执行时，该第七电压、该第八电压与该第九电压相同，且该第十电压与该第十一电压相同，其中该第七电压、该第八电压与该第九电压介于-11伏特至-15伏特之间；该第十电压与该第十一电压为0伏特；该第十二电压为0伏特。
前述的快闪记忆体的操作方法，其中在进行该程序化操作之后，更包括进行一读取操作，且当进行该读取操作时，在该第一栅极施加一第十三电压；在该第二栅极施加一第十四电压；在该第三栅极施加一第十五电压；在该第一掺杂区施加一第十六电压；在该第二掺杂区施加一第十七电压；在该基底施加一第十八电压，其中该第十三电压与该第十四电压其中的一介于3伏特至7伏特之间，且该第十三电压与该第十四电压其中另一介于8伏特至9.5伏特之间；该第十五电压介于4伏特至5伏特之间；该第十六电压与该第十七电压其中的一介于1伏特至1.6伏特之间，且该第十六电压与该第十七电压其中另一为0伏特；该第十八电压为0伏特。
本发明与现有技术相比具有明显的优点和有益效果。借由上述技术方案，本发明快闪记忆体及其制造方法与操作方法至少具有下列优点及有益效果：本发明实施例的快闪记忆体具有二个侧壁栅极(sidewall gate)以及位于侧栅极上方的顶部栅极(top gate)，因此在进行读取操作时，可藉由对位于非读取侧的侧壁栅极施加高电压来抑制第二位元效应，以增加操作裕度。此外，在进行程序化操作时，可藉由对二个侧壁栅极以及顶部栅极施加适当的电压来进行通道热电子注入或弹道电子注入以增加程序化效率，进而提高元件效能。
综上所述，本发明的快闪记忆体包括基底、电荷捕捉结构、第一栅极、第二栅极、第三栅极、第一掺杂区与第二掺杂区。基底具有突起部分。电荷捕捉结构配置于基底上。第一栅极与第二栅极分别配置于突起部分二侧的电荷捕捉结构上，其中第一栅极与第二栅极的顶面低于位于突起部分的顶部上的电荷捕捉结构的顶面。第三栅极配置于位于突起部分的顶部上的电荷捕捉结构上。第一掺杂区与第二掺杂区分别配置于突起部分二侧的基底中。本发明在技术上有显著的进步，具有明显的积极效果，诚为一新颖、进步、实用的新设计。
上述说明仅是本发明技术方案的概述，为了能够更清楚了解本发明的技术手段，而可依照说明书的内容予以实施，并且为了让本发明的上述和其他目的、特征和优点能够更明显易懂，以下特举较佳实施例，并配合附图，详细说明如下。
附图说明
图1A为依照本发明一实施例所绘示的快闪记忆体的剖面示意图。
图1B为依照本发明另一实施例所绘示的快闪记忆体的剖面示意图。
图2A至图2D为图1B中的快闪记忆体的制造流程剖面图。
图3A为依照本发明一实施例所绘示的快闪记忆体的程序化操作示意图。
图3B为依照本发明一实施例所绘示的快闪记忆体的抹除操作示意图。
图3C为依照本发明一实施例所绘示的快闪记忆体的读取操作示意图。
图4A为依照本发明又一实施例所绘示的快闪记忆体的剖面示意图。
图4B为依照本发明再一实施例所绘示的快闪记忆体的剖面示意图。
图5A至图5D为图4B中的快闪记忆体的制造流程剖面图。
100a、100b、400a、400b：快闪记忆体
102、402：基底
104、412：电荷捕捉结构
106、108、110、404、406、408：栅极
112、114、414、416：掺杂区
116、418：突起部分
118、410、420：介电层
422：开口
424：导体层
500：电荷捕捉材料层
502：导体材料层
V1～V18：电压
具体实施方式
为更进一步阐述本发明为达成预定发明目的所采取的技术手段及功效，以下结合附图及较佳实施例，对依据本发明提出的快闪记忆体及其制造方法与操作方法其具体实施方式、方法、步骤、特征及其功效，详细说明如后。
图1A为依照本发明一实施例所绘示的快闪记忆体的剖面示意图。请参阅图1A所示，快闪记忆体100a包括基底102、电荷捕捉结构104、栅极106、108、110以及掺杂区112、114。基底102例如为硅基底或绝缘层上有硅(silicon on insulator，SOI)基底。基底102具有突起部分116。电荷捕捉结构104共形地(conformally)配置于基底102上。电荷捕捉结构104例如是由底氧化物层、电荷捕捉层与顶氧化物层所构成的复合结构，例如熟知的ONO结构，其中底氧化物层作为穿隧介电层，顶氧化物层作为电荷阻挡层。电荷捕捉层的材料例如为氮化物或高介电常数材料(例如HfO2、TiO2、ZrO2、Ta2O5或Al2O3)。栅极106、108分别配置于突起部分116二侧的电荷捕捉结构104上，以作为快闪记忆体100a的侧壁栅极。栅极110配置于位于突起部分116的顶部上的电荷捕捉结构104上，以作为快闪记忆体100a的顶部栅极。栅极106、108、110的材料例如为掺杂多晶硅。特别一提的是，栅极106、108的顶面必须低于位于突起部分116的顶部上的电荷捕捉结构104的顶面，以避免栅极106、108与栅极110接触。掺杂区112、114分别配置于突起部分116二侧的基底102中，以作为快闪记忆体100a的源极区与汲极区。
在另一实施例中，为了进一步避免栅极106、108与栅极110接触，还可以在栅极106、108上配置介电层。
图1B为依照本发明另一实施例所绘示的快闪记忆体的剖面示意图。在图1B中，与图1A相同的元件将给予相同的标号，并省略其说明。请参阅图1B所示，在快闪记忆体100b中，介电层118配置于栅极106、108上。介电层118的材料例如为氧化物。进一步说，由于栅极106与栅极110之间以及栅极108与栅极110之间配置有介电层118，因此栅极110可以不需要被限制于仅位于突起部分116上方，还可以位于栅极106、108上方，并藉由介电层118将栅极110与栅极106、108隔离。也就是说，在本实施例中，栅极110的形状与尺寸可以更不用受到限制。
以下将以图1B中的快闪记忆体100b为例来说明本发明实施例的快闪记忆体的制造方法。
图2A至图2D为图1B中的快闪记忆体的制造流程剖面图。首先，请参阅图2A所示，提供基底102。然后，移除部分基底102，以形成突起部分116。突起部分116的形成方法例如是先在基底102上定义出掩膜。然后，以掩膜为罩幕，进行非等向性蚀刻工艺(即制程，本文均称为工艺)来移除部分基底102。之后，移除掩膜。
请继续参阅图2A，在突起部分116二侧的基底102中分别形成掺杂区112、114。掺杂区112、114的形成方法例如是先在基底102上共形地形成一层介电层(例如氧化层)。然后，进行熟知的离子植入工艺，以将离子植入突起部分116二侧的基底102中。之后，移除介电层。由于在进行离子植入工艺的前基底102上已形成有一层介电层，因此在进行离子植入工艺时可以避免基底102受到损害。
请继续参阅图2A，在基底102上形成电荷捕捉结构104。电荷捕捉结构104的形成方法例如是先进行热氧化工艺或化学气相沉积工艺，以在基底102上形成底氧化物层。然后，进行化学气相沉积工艺，以在底氧化物层上形成电荷捕捉层。之后，进行化学气相沉积工艺，以在电荷捕捉层上形成顶氧化物层。
然后，请参阅图2B，在突起部分116二侧的电荷捕捉结构104上分别形成第一导体层(即栅极106)与第二导体层(即栅极108)，其中第一导体层与第二导体层的顶面低于位于突起部分116的顶部上的电荷捕捉结构104的顶面。第一导体层与第二导体层的形成方法例如是先在基底102上形成导体材料层。然后，进行平坦化工艺，以移除部分导体材料层，直到暴露出电荷捕捉结构104。之后，进行回蚀刻工艺，以移除部分导体材料层。
接着，请参阅图2C，在第一导体层与第二导体层上形成介电层118。介电层118的形成方法例如是先在基底102上形成介电材料层。然后，进行平坦化工艺，以移除部分介电材料层，直到暴露出电荷捕捉结构104。
之后，请参阅图2D，在介电层118与电荷捕捉结构104上形成第三导体层(即栅极110)，以形成快闪记忆体100b。
特别一提的是，视实际需求，若需要将栅极110仅形成于位于突起部分116的顶部上的电荷捕捉结构104上(如图1A所示)，则可选择性地省略图2C所述的形成介电层118步骤，而在形成栅极106、108之后直接在位于突起部分116的顶部上的电荷捕捉结构104上形成栅极110。
以下将以图1B中的快闪记忆体100b为例来说明本发明实施例的快闪记忆体的操作方法。
图3A为依照本发明一实施例所绘示的快闪记忆体的程序化操作示意图。请参阅图3A所示，当对快闪记忆体100b进行程序化操作时，在栅极106施加电压V1；在栅极108施加电压V2；在栅极110施加电压V3；在掺杂区112施加电压V4；在掺杂区114施加电压V5；在基底102施加电压V6。
详细地说，欲使用通道热电子注入来对快闪记忆体100b的右位元执行程序化操作(即将电子存入右侧的电荷捕捉结构104中)时，电压V1、V2、V3为实质上相同的相对高电压，且例如介于9伏特至13伏特之间，以使垂直通道与水平通道全部为相对强地开启(strongly turn-on)；电压V4例如为0伏特；电压V5例如介于3.5伏特至5.5伏特之间；电压V6例如为0伏特。因此，电子可以在右侧的垂直通道被加速，以注入右侧的电荷捕捉结构104中。同样地，欲使用通道热电子注入来对快闪记忆体100b的左位元执行程序化操作(即将电子存入左侧的电荷捕捉结构104中)时，电压V1、V2、V3为实质上相同的相对高电压，且例如介于9伏特至13伏特之间，以使垂直通道与水平通道全部为相对强地开启；电压V4例如介于3.5伏特至5.5伏特之间；电压V5例如为0伏特；电压V6例如为0伏特。因此，电子可以在左侧的垂直通道被加速，以注入左侧的电荷捕捉结构104中。
此外，欲使用弹道电子注入来对快闪记忆体100b的右位元执行程序化操作时，电压V1、V2为实质上相同的相对高电压，且大于相对低的电压V3，其中电压V1、V2例如介于9伏特至13伏特之间，以使垂直通道为相对强地开启，而电压V3例如介于1.5伏特至3伏特之间，以使水平通道为相对弱地开启(weekly turn-on)；电压V4例如为0伏特；电压V5例如介于3.5伏特至5.5伏特之间；电压V6例如为0伏特。因此，被加速的电子可以在没有能量损失的情况下注入右侧的电荷捕捉结构104中，因而可以使程序化操作更有效率。同样地，欲使用弹道电子注入来对快闪记忆体100b的左位元执行程序化操作时，电压V1、V2为实质上相同的相对高电压，且大于相对低的电压V3，其中电压V1、V2例如介于9伏特至13伏特之间，以使垂直通道为相对强地开启，而电压V3例如介于1.5伏特至3伏特之间，以使水平通道为相对弱地开启；电压V4例如介于3.5伏特至5.5伏特之间；电压V5例如为0伏特；电压V6例如为0伏特。因此，被加速的电子可以在没有能量损失的情况下注入左侧的电荷捕捉结构104中，因而可以使程序化操作更有效率。
此外，在进行上述的程序化操作之后，还可以进一步地快闪记忆体100b中所储存的资料进行抹除操作。
图3B为依照本发明一实施例所绘示的快闪记忆体的抹除操作示意图。请参阅图3B，当对已程序化的快闪记忆体100b进行抹除操作时，在栅极106施加电压V7；在栅极108施加电压V8；在栅极110施加电压V9；在掺杂区112施加电压V10；在掺杂区114施加电压V11；在基底102施加电压V12。
详细地说，欲使用能带对能带热电洞来对已程序化的快闪记忆体100b进行抹除操作时，由于抹除操作是同时对左位元与右位元进行，因此会对栅极106、108施加相同的电压，且会对掺杂区112、114施加相同的电压。也就是说，电压V7与电压V8相同，且例如介于-7伏特至-9伏特之间；电压V10与电压V11相同，且例如介于4伏特至5伏特之间。此外，电压V9例如介于3伏特至5伏特之间；电压V12例如为0伏特。因此，电洞被注入存有电子的电荷捕捉结构104中，以与电子结合而将快闪记忆体100b中所储存的资料抹除。
此外，欲使用福勒-诺德翰姆穿隧来对已程序化的快闪记忆体100b进行抹除操作时，会对栅极106、108、110施加相同的电压，且会对掺杂区112、114施加相同的电压。也就是说，电压V7、电压V8与V9相同，且例如介于-11伏特至-15伏特之间；电压V10与电压V11相同，且例如皆为0伏特。此外，电压V12例如为0伏特。因此，电子自电荷捕捉结构104被排出，以将快闪记忆体100b中所储存的资料抹除。
再者，在进行上述的程序化操作之后，也可以进一步地对快闪记忆体100b中所储存的资料进行读取操作。
图3C为依照本发明一实施例所绘示的快闪记忆体的读取操作示意图。请参阅图3C，当对已程序化的快闪记忆体100b进行读取操作时，在栅极106施加电压V13；在栅极108施加电压V14；在栅极110施加电压V15；在掺杂区112施加电压V16；在掺杂区114施加电压V17；在基底102施加电压V18。
当对右位元进行读取操作时，电压V13例如介于8伏特至9.5伏特之间；电压V14例如介于3伏特至7伏特之间；电压V15例如介于4伏特至5伏特之间；电压V16与电压V17其中任一者例如介于1伏特至1.6伏特之间，且另一者例如为0伏特；电压V18例如为0伏特。由于在读取储存于右位元中的资料时，左位元处的栅极106被施加了相对高的电压，因此抑制了第二位元效应，进而增加了操作裕度。同样地，当对左位元进行读取操作时，电压V13例如介于3伏特至7伏特之间；电压V14例如介于8伏特至9.5伏特之间；电压V15例如介于4伏特至5伏特之间；电压V16与电压V17其中任一者例如介于1伏特至1.6伏特之间，且另一者例如为0伏特；电压V18例如为0伏特。由于在读取储存于左位元中的资料时，右位元的栅极108被施加了相对高的电压，因此抑制了第二位元效应，进而增加了操作裕度。
本发明实施例的快闪记忆体除了具有图1A与图1B所示的具有三个栅极的结构之外，还可以是其他形式的具有三个栅极的结构。
图4A为依照本发明又一实施例所绘示的快闪记忆体的剖面示意图。请参阅图4A，快闪记忆体400a包括基底402、栅极404、406、408、介电层410、电荷捕捉结构412、掺杂区414、416。基底402例如为硅基底或绝缘层上有硅基底。基底402具有突起部分418。栅极404、406分别配置于突起部分418二侧的基底402上，以作为快闪记忆体400a的侧壁栅极。栅极408配置于突起部分418上，以作为快闪记忆体400a的顶部栅极。栅极404、406、408的材料例如为掺杂多晶硅。介电层410配置于栅极408与突起部分418之间，以作为闸绝缘层。介电层410的材料例如为氧化物。电荷捕捉结构412配置于栅极404与基底402之间、栅极404与栅极408之间、栅极406与基底402之间以及栅极406与栅极408之间。电荷捕捉结构412例如是由底氧化物层、电荷捕捉层与顶氧化物层所构成的复合结构，例如熟知的ONO结构，其中底氧化物层作为穿隧介电层，顶氧化物层作为电荷阻挡层。掺杂区414、416分别配置于突起部分418二侧的基底402中，以作为快闪记忆体400a的源极区与汲极区。
特别一提的是，在本实施例中，栅极404、406、408的顶面在同一水平面上，而在其他实施例中，也可以视实际需求而使栅极404、406、408的顶面不在同一水平面上，只要栅极404、406、408彼此不互相接触即可。
图4B为依照本发明再一实施例所绘示的快闪记忆体的剖面示意图。在图4B中，与图4A相同的元件将给予相同的标号，并省略其说明。请参阅图4B，在快闪记忆体400b中，介电层420覆盖栅极404、406、408。介电层420与电荷捕捉结构412中具有开口422，且开口422暴露出栅极408的至少一部分。此外，导体层424配置于开口422中，以与栅极408电性连接。也就是说，导体层424作为接触窗之用，以使栅极408能够穿过介电层420而与外部电路连接。导体层424的材料例如为掺杂多晶硅。在本实施例中，栅极404、406的顶面低于栅极408的顶面。当然，在其他实施例中，栅极404、406的顶面也可以是高于栅极408的顶面，或是栅极404、406、408的顶面在同一水平面上，只要栅极404、406、408彼此不互相接触即可。
以下将以图4B中的快闪记忆体400b为例来说明本发明实施例的快闪记忆体的制造方法。
图5A至图5D为图4B中的快闪记忆体的制造流程剖面图。首先，请参阅图5A，提供基底402。然后，在基底402上依序形成介电层(未绘示)与导体层(未绘示)。介电层的形成方法例如为热氧化法。导体层的形成方法例如为化学气相沉积法。接着，移除部分导体层、介电层与基底402，以形成突起结构(包括突起部分418以及依序位于其上的介电层410与栅极408)。移除部分导体层、介电层与基底402的方法例如是先在基底402上定义出掩膜。然后，以掩膜为罩幕，进行非等向性蚀刻工艺来移除部分部分导体层、介电层与基底402。之后，移除掩膜。
请继续参阅图5A，在突起结构二侧的基底402中分别形成掺杂区414、416。掺杂区414、416的形成方法例如是先于基底402上共形地形成一层介电层(例如氧化层)。然后，进行熟知的离子植入工艺，以将离子植入突起结构二侧的基底402中。之后，移除介电层。由于在进行离子植入工艺的前基底402上已形成有一层介电层，因此在进行离子植入工艺时可以避免基底402受到损害。
请继续参阅图5A，在突起结构的侧壁与基底402上形成电荷捕捉材料层500。电荷捕捉材料层500的形成方法例如是先进行化学气相沉积工艺，以在基底402与突起结构的表面上形成底氧化物层。然后，进行化学气相沉积工艺，以在底氧化物层上形成电荷捕捉层。之后，进行化学气相沉积工艺，以在电荷捕捉层上形成顶氧化物层。
然后，请参阅图5B，在基底402上形成导体材料层502，并覆盖电荷捕捉材料层500。导体材料层502例如是掺杂多晶硅层，其形成方法例如是化学气相沉积法。
接着，请参阅图5C，进行平坦化工艺，以移除部分导体材料层502，直到暴露出电荷捕捉材料层500。在进行平坦化工艺后，进行回蚀刻工艺，移除部分导体材料层502，以形成栅极404、406，且使栅极404、406的顶面低于栅极408的顶面。继的，在基底402上形成介电层420，并覆盖栅极404、406与电荷捕捉材料层500。介电层420的形成方法例如为化学气相沉积法。
之后，请参阅图5D，在介电层420与电荷捕捉材料层500中形成开口422，以暴露出部分栅极408，并同时形成电荷捕捉结构412。开口422的形成方法例如是依序进行微影工艺与蚀刻工艺，以移除部分介电层420与电荷捕捉材料层500。然后，于开口422中形成导体层424。导体层424的形成方法例如是先在介电层420上形成导体材料层，并填满开口422。然后，进行平坦化工艺，以移除开口422外的导体材料层。
特别一提的是，若欲形成图4A中的结构，则在图5B所述的步骤(形成导体材料层502)之后，直接进行平坦化工艺来移除部分导体材料层502与部分电荷捕捉材料层500，直到暴露出栅极408，而不需进行图5C至图5D所述的步骤。
关于图4A中的快闪记忆体400a与图4B中的快闪记忆体400b的操作方法，其与图1B中的快闪记忆体100b的操作方法相同，即，在对快闪记忆体400a、400b进行程序化操作时，将电压V1、电压V2、电压V3、电压V4、电压V5、电压V6分别施加于栅极404、栅极406、栅极408、掺杂区414、掺杂区416、基底402；在对快闪记忆体400a、400b进行抹除操作时，将电压V7、电压V8、电压V9、电压V10、电压V11、电压V12分别施加于栅极404、栅极406、栅极408、掺杂区414、掺杂区416、基底402；在对快闪记忆体400a、400b进行读取操作时，将电压V13、电压V14、电压V15、电压V16、电压V17、电压V18分别施加于栅极404、栅极406、栅极408、掺杂区414、掺杂区416、基底402。
综上所述，在本发明的实施例中，由于快闪记忆体具有二个侧壁栅极以及位于侧栅极上方的顶部栅极，因此在读取储存于快闪记忆体中的资料时，可对位于非读取侧的侧壁栅极施加高电压以抑制第二位元效应，进而可以增加操作裕度。
此外，在对本发明实施例的快闪记忆体进行程序化操作时，可对二个侧壁栅极以及顶部栅极施加适当的电压来进行通道热电子注入或弹道电子注入以增加程序化效率，因而可以达到提高元件效能的目的。
以上所述，仅是本发明的较佳实施例而已，并非对本发明作任何形式上的限制，虽然本发明已以较佳实施例揭露如上，然而并非用以限定本发明，任何熟悉本专业的技术人员，在不脱离本发明技术方案范围内，当可利用上述揭示的技术内容作出些许更动或修饰为等同变化的等效实施例，但凡是未脱离本发明技术方案内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化与修饰，均仍属于本发明技术方案的范围内。
Claims (25)
1.一种快闪记忆体，其特征在于其包括：
一基底，具有一突起部分；
一电荷捕捉结构，配置于该基底上；
一第一栅极与一第二栅极，分别配置于该突起部分二侧的该电荷捕捉结构上，其中该第一栅极与该第二栅极的顶面低于位于该突起部分的顶部上的该电荷捕捉结构的顶面；
一第三栅极，配置于位于该突起部分的顶部上的该电荷捕捉结构上；以及
一第一掺杂区与一第二掺杂区，分别配置于该突起部分二侧的该基底中。
2.根据权利要求1所述的快闪记忆体，其特征在于其更包括一介电层，配置于该第一栅极与该第三栅极之间以及该第二栅极与该第三栅极之间。
3.一种快闪记忆体的制造方法，其特征在于其包括以下步骤：
提供一基底；
移除部分该基底，以形成一突起部分；
在该突起部分二侧的该基底中分别形成一第一掺杂区与一第二掺杂区；
在该基底上形成一电荷捕捉结构；
在该突起部分二侧的该电荷捕捉结构上分别形成一第一导体层与一第二导体层，其中该第一导体层与该第二导体层的顶面低于位于该突起部分的顶部上的该电荷捕捉结构的顶面；以及
在位于该突起部分的顶部上的该电荷捕捉结构上形成一第三导体层。
4.根据权利要求3所述的快闪记忆体的制造方法，其特征在于其中在形成该第一导体层与该第二导体层之后以及在形成该第三导体层之前，更包括在该第一导体层与该第二导体层上形成一介电层。
5.根据权利要求4所述的快闪记忆体的制造方法，其特征在于其中所述的介电层的形成方法包括：
在该基底上形成一介电材料层；以及
进行一平坦化工艺，以移除部分该介电材料层，直到暴露出该电荷捕捉结构。
6.一种快闪记忆体，其特征在于其包括：
一基底，具有一突起部分；
一第一栅极与一第二栅极，分别配置于该突起部分二侧的该基底上；
一第三栅极，配置于该突起部分上；
一第一介电层，配置于该第三栅极与该突起部分之间；
一电荷捕捉结构，配置于该第一栅极与该基底之间、该第一栅极与该第三栅极之间、该第二栅极与该基底之间以及该第二栅极与该第三栅极之间；以及
一第一掺杂区与一第二掺杂区，分别配置于该突起部分二侧的该基底中。
7.根据权利要求6所述的快闪记忆体，其特征在于其更包括：
一第二介电层，覆盖该第一栅极、该第二栅极与该第三栅极，其中该第二介电层中具有一开口，且该开口暴露出该第三栅极的至少一部分；以及
一导体层，配置于该开口中。
8.一种快闪记忆体的制造方法，其特征在于其包括：
提供一基底；
在该基底上依序形成一第一介电层与一第一导体层；
移除部分该第一导体层、该第一介电层与该基底，以形成一突起结构；
在该突起结构二侧的该基底中分别形成一第一掺杂区与一第二掺杂区；
在该突起结构的侧壁与该基底上形成一电荷捕捉结构；以及
在该突起结构二侧的该电荷捕捉结构上分别形成一第二导体层与一第三导体层。
9.根据权利要求8所述的快闪记忆体的制造方法，其特征在于其中该电荷捕捉结构、该第二导体层与该第三导体层的形成方法包括：
在该基底与该突起结构的表面上形成一电荷捕捉材料层；
在该基底上形成一导体材料层，并覆盖该电荷捕捉材料层；以及
进行一平坦化工艺，以移除部分该导体材料层与部分该电荷捕捉材料层，直到暴露出该第一导体层。
10.根据权利要求8所述的快闪记忆体的制造方法，其特征在于其中该电荷捕捉结构、该第二导体层与该第三导体层的形成方法包括：
在该基底与该突起结构的表面上形成一电荷捕捉材料层；
在该基底上形成一导体材料层，并覆盖该电荷捕捉材料层；
进行一平坦化工艺，以移除部分该导体材料层，直到暴露出该电荷捕捉材料层；
在该基底上形成一第二介电层，并覆盖该第一导体层、该第二导体层与该电荷捕捉材料层；
在该第二介电层与该电荷捕捉材料层中形成一开口，以暴露出部分该第一导体层；以及
在该开口中形成一第四导体层。
11.根据权利要求8所述的快闪记忆体的制造方法，其特征在于其中在形成该第一掺杂区与该第二掺杂区之前，更包括在该基底上形成一第二介电层，且在形成该第一掺杂区与该第二掺杂区之后，更包括移除该第二介电层。
12.一种快闪记忆体的操作方法，其特征在于其包括：
提供一快闪记忆体，该快闪记忆体如权利要求1所述，当进行一程序化操作时，在该第一栅极施加一第一电压；在该第二栅极施加一第二电压；在该第三栅极施加一第三电压；在该第一掺杂区施加一第四电压；在该第二掺杂区施加一第五电压；在该基底施加一第六电压。
13.根据权利要求12所述的快闪记忆体的操作方法，其特征在于其中当该程序化操作由通道热电子注入执行时，该第一电压、该第二电压与该第三电压相同，其中该第一电压介于9伏特至13伏特之间；该第二电压介于9伏特至13伏特之间；该第三电压介于9伏特至13伏特之间；该第四电压与该第五电压其中之一为0伏特，且该第四电压与该第五电压其中另一介于3.5伏特至5.5伏特之间；该第六电压为0伏特。
14.根据权利要求12所述的快闪记忆体的操作方法，其特征在于其中当该程序化操作由弹道电子注入执行时，该第一电压与该第二电压相同，且该第一电压与该第二电压大于该第三电压，其中该第一电压介于9伏特至13伏特之间；该第二电压介于9伏特至13伏特之间；该第三电压介于1.5伏特至3伏特之间；该第四电压与该第五电压其中之一为0伏特，且该第四电压与该第五电压其中另一介于3.5伏特至5.5伏特之间；该第六电压为0伏特。
15.根据权利要求12所述的快闪记忆体的操作方法，其特征在于其中在进行该程序化操作之后，更包括进行一抹除操作，且当进行该抹除操作时，在该第一栅极施加一第七电压；在该第二栅极施加一第八电压；在该第三栅极施加一第九电压；在该第一掺杂区施加一第十电压；在该第二掺杂区施加一第十一电压；在该基底施加一第十二电压。
16.根据权利要求15所述的快闪记忆体的操作方法，其特征在于其中当该抹除操作由能带对能带热电洞执行时，该第七电压与该第八电压相同，且该第十电压与该第十一电压相同，其中该第七电压与该第八电压介于-7伏特至-9伏特之间；该第九电压介于3伏特至5伏特之间；该第十电压与该第十一电压介于4伏特至5伏特之间；该第十二电压为0伏特。
17.根据权利要求15所述的快闪记忆体的操作方法，其特征在于其中当该抹除操作由福勒-诺德翰姆穿隧执行时，该第七电压、该第八电压与该第九电压相同，且该第十电压与该第十一电压相同，其中该第七电压、该第八电压与该第九电压介于-11伏特至-15伏特之间；该第十电压与该第十一电压为0伏特；该第十二电压为0伏特。
18.根据权利要求12所述的快闪记忆体的操作方法，其特征在于其中在进行该程序化操作之后，更包括进行一读取操作，且当进行该读取操作时，在该第一栅极施加一第十三电压；在该第二栅极施加一第十四电压；在该第三栅极施加一第十五电压；在该第一掺杂区施加一第十六电压；在该第二掺杂区施加一第十七电压；在该基底施加一第十八电压，其中该第十三电压与该第十四电压其中之一介于3伏特至7伏特之间，且该第十三电压与该第十四电压其中另一介于8伏特至9.5伏特之间；该第十五电压介于4伏特至5伏特之间；该第十六电压与该第十七电压其中之一介于1伏特至1.6伏特之间，且该第十六电压与该第十七电压其中另一为0伏特；该第十八电压为0伏特。
19.一种快闪记忆体的操作方法，其特征在于其包括：
提供一快闪记忆体，该快闪记忆体如权利要求6所述，当进行一程序化操作时，在该第一栅极施加一第一电压；在该第二栅极施加一第二电压；在该第三栅极施加一第三电压；在该第一掺杂区施加一第四电压；在该第二掺杂区施加一第五电压；在该基底施加一第六电压。
20.根据权利要求19所述的快闪记忆体的操作方法，其特征在于其中当该程序化操作由通道热电子注入执行时，该第一电压、该第二电压与该第三电压相同，其中该第一电压介于9伏特至13伏特之间；该第二电压介于9伏特至13伏特之间；该第三电压介于9伏特至13伏特之间；该第四电压与该第五电压其中之一为0伏特，且该第四电压与该第五电压其中另一介于3.5伏特至5.5伏特之间；该第六电压为0伏特。
21.根据权利要求19所述的快闪记忆体的操作方法，其特征在于其中当该程序化操作由弹道电子注入执行时，该第一电压与该第二电压相同，且该第一电压与该第二电压大于该第三电压，其中该第一电压介于9伏特至13伏特之间；该第二电压介于9伏特至13伏特之间；该第三电压介于1.5伏特至3伏特之间；该第四电压与该第五电压其中之一为0伏特，且该第四电压与该第五电压其中另一介于3.5伏特至5.5伏特之间；该第六电压为0伏特。
22.根据权利要求19所述的快闪记忆体的操作方法，其特征在于其中在进行该程序化操作之后，更包括进行一抹除操作，且当进行该抹除操作时，在该第一栅极施加一第七电压；在该第二栅极施加一第八电压；在该第三栅极施加一第九电压；在该第一掺杂区施加一第十电压；在该第二掺杂区施加一第十一电压；在该基底施加一第十二电压。
23.根据权利要求22所述的快闪记忆体的操作方法，其特征在于其中当该抹除操作由能带对能带热电洞执行时，该第七电压与该第八电压相同，且该第十电压与该第十一电压相同，其中该第七电压与该第八电压介于-7伏特至-9伏特之间；该第九电压介于3伏特至5伏特之间；该第十电压与该第十一电压介于4伏特至5伏特之间；该第十二电压为0伏特。
24.根据权利要求22所述的快闪记忆体的操作方法，其特征在于其中当该抹除操作由福勒-诺德翰姆穿隧执行时，该第七电压、该第八电压与该第九电压相同，且该第十电压与该第十一电压相同，其中该第七电压、该第八电压与该第九电压介于-11伏特至-15伏特之间；该第十电压与该第十一电压为0伏特；该第十二电压为0伏特。
25.根据权利要求19所述的快闪记忆体的操作方法，其特征在于其中在进行该程序化操作之后，更包括进行一读取操作，且当进行该读取操作时，在该第一栅极施加一第十三电压；在该第二栅极施加一第十四电压；在该第三栅极施加一第十五电压；在该第一掺杂区施加一第十六电压；在该第二掺杂区施加一第十七电压；在该基底施加一第十八电压，其中该第十三电压与该第十四电压其中的一介于3伏特至7伏特之间，且该第十三电压与该第十四电压其中另一介于8伏特至9.5伏特之间；该第十五电压介于4伏特至5伏特之间；该第十六电压与该第十七电压其中的一介于1伏特至1.6伏特之间，且该第十六电压与该第十七电压其中另一为0伏特；该第十八电压为0伏特。
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