CN1845338A - 半导体元件,储存元件,储存单元与储存元件的操作方法 - Google Patents
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- CN1845338A CN1845338A CNA2006100015638A CN200610001563A CN1845338A CN 1845338 A CN1845338 A CN 1845338A CN A2006100015638 A CNA2006100015638 A CN A2006100015638A CN 200610001563 A CN200610001563 A CN 200610001563A CN 1845338 A CN1845338 A CN 1845338A
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 85
- 238000000034 method Methods 0.000 title claims description 40
- 239000000758 substrate Substances 0.000 claims abstract description 62
- 238000003860 storage Methods 0.000 claims description 225
- 238000009792 diffusion process Methods 0.000 claims description 83
- 230000004888 barrier function Effects 0.000 claims description 52
- 229910052751 metal Inorganic materials 0.000 claims description 18
- 239000002184 metal Substances 0.000 claims description 18
- 239000000463 material Substances 0.000 claims description 16
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 15
- 229920005591 polysilicon Polymers 0.000 claims description 15
- 229910021332 silicide Inorganic materials 0.000 claims description 8
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims description 8
- 239000011248 coating agent Substances 0.000 description 11
- 238000000576 coating method Methods 0.000 description 11
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 8
- 230000008569 process Effects 0.000 description 7
- 230000008901 benefit Effects 0.000 description 6
- 150000004767 nitrides Chemical class 0.000 description 6
- 229910052581 Si3N4 Inorganic materials 0.000 description 5
- 230000005684 electric field Effects 0.000 description 5
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 5
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical group [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 4
- 238000002347 injection Methods 0.000 description 4
- 239000007924 injection Substances 0.000 description 4
- 238000002955 isolation Methods 0.000 description 4
- 238000004519 manufacturing process Methods 0.000 description 4
- 238000000059 patterning Methods 0.000 description 4
- 229910052710 silicon Inorganic materials 0.000 description 4
- 239000010703 silicon Substances 0.000 description 4
- 235000012239 silicon dioxide Nutrition 0.000 description 4
- 239000000377 silicon dioxide Substances 0.000 description 4
- 230000001413 cellular effect Effects 0.000 description 3
- 238000010276 construction Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 239000012535 impurity Substances 0.000 description 3
- 150000002500 ions Chemical class 0.000 description 3
- 229910052796 boron Inorganic materials 0.000 description 2
- 238000000151 deposition Methods 0.000 description 2
- 230000008021 deposition Effects 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 230000005611 electricity Effects 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 239000002784 hot electron Substances 0.000 description 2
- 238000009413 insulation Methods 0.000 description 2
- 238000001465 metallisation Methods 0.000 description 2
- WNUPENMBHHEARK-UHFFFAOYSA-N silicon tungsten Chemical compound [Si].[W] WNUPENMBHHEARK-UHFFFAOYSA-N 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- UGFAIRIUMAVXCW-UHFFFAOYSA-N Carbon monoxide Chemical compound [O+]#[C-] UGFAIRIUMAVXCW-UHFFFAOYSA-N 0.000 description 1
- 240000001439 Opuntia Species 0.000 description 1
- 230000004075 alteration Effects 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- -1 boron ion Chemical class 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 239000002800 charge carrier Substances 0.000 description 1
- 238000007667 floating Methods 0.000 description 1
- 230000036039 immunity Effects 0.000 description 1
- 230000014759 maintenance of location Effects 0.000 description 1
- ORQBXQOJMQIAOY-UHFFFAOYSA-N nobelium Chemical compound [No] ORQBXQOJMQIAOY-UHFFFAOYSA-N 0.000 description 1
- 238000011017 operating method Methods 0.000 description 1
- 230000035755 proliferation Effects 0.000 description 1
- NHDHVHZZCFYRSB-UHFFFAOYSA-N pyriproxyfen Chemical compound C=1C=CC=NC=1OC(C)COC(C=C1)=CC=C1OC1=CC=CC=C1 NHDHVHZZCFYRSB-UHFFFAOYSA-N 0.000 description 1
- 230000005855 radiation Effects 0.000 description 1
- 239000002002 slurry Substances 0.000 description 1
- 230000005641 tunneling Effects 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/401—Multistep manufacturing processes
- H01L29/4011—Multistep manufacturing processes for data storage electrodes
- H01L29/40117—Multistep manufacturing processes for data storage electrodes the electrodes comprising a charge-trapping insulator
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/792—Field effect transistors with field effect produced by an insulated gate with charge trapping gate insulator, e.g. MNOS-memory transistors
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B43/00—EEPROM devices comprising charge-trapping gate insulators
- H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
- G11C16/0466—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells with charge storage in an insulating layer, e.g. metal-nitride-oxide-silicon [MNOS], silicon-oxide-nitride-oxide-silicon [SONOS]
- G11C16/0475—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells with charge storage in an insulating layer, e.g. metal-nitride-oxide-silicon [MNOS], silicon-oxide-nitride-oxide-silicon [SONOS] comprising two or more independent storage sites which store independent data
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- Engineering & Computer Science (AREA)
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- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
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Abstract
本发明的半导体元件包括一半导体基板。该半导体基板包括一第一反转区、一第二反转区及位于第一反转区与第二反转区之间的一通道区。上述半导体元件还包括一控制闸极、至少一次闸极，而控制闸极位于上述通道区的上方，且次闸极位于上述第一反转区和第二反转区的上方，其中控制闸极不能延伸到此至少一次闸极的上方。
Description
技术领域
本发明有关于一种储存元件，且特别是有关于一种利用次闸极的新的快闪记忆体元件，并且该快闪记忆体元件利用由次闸极控制的反转区(inversion region)来取代储存单元的扩散区(diffusion region)。
背景技术
储存元件可广泛地应用于非易失性地储存资料。上述储存元件例如包括唯读记忆体(read only memory，ROM)、可编程唯读记忆体(programmableROM，PROM)、可擦除可编程唯读记忆体(electrically programmable ROM，EPROM)、电性可擦除可编程唯读记忆体(electrically erasableprogrammable ROM，EEPROM)和快闪电性可擦除可编程唯读记忆体(flashEEPROM)。快闪记忆体通常是指快闪电性可擦除可编程唯读记忆体，其一次可擦除多个区块内的资料，而非一个位元的资料。
快闪记忆体元件通常包括一个按行与列顺序排列的储存单元阵列。每一个储存单元包括MOS晶体管结构，其中该晶体管包括闸极、汲极、源极和位于汲极与源极之间的通道。闸极与储存器阵列的字元线相对应，汲极或源极与储存器阵列的位元线相对应。一般的快闪记忆体单元通常包括由闸极和通道之间所提供的俘获层。俘获层是一种由多晶硅或介电质(例如为氮化硅)所形成的浮置的闸极。当给储存单元的闸极、汲极和源极提供适当的偏压时，电荷载体(电子或电洞)将可能穿隧地进入俘获层而被俘获层俘获，进而编程该储存单元。因此，提供不同的偏压于储存单元的闸极、汲极和源极，便可读取或擦除储存单元。
发明内容
根据本发明的实施例，本发明提供一种包含半导体基板的半导体元件。该半导体基板包括第一反转区、第二反转区及位于第一反转区与第二反转区之间的通道区。此半导体元件还包括一个位于通道区上方的控制闸极和至少一个位于第一和第二反转区上方的次闸极，其中控制闸极不能延伸到此至少一个次闸极的上方。
根据本发明的实施例，本发明提供一种包含半导体基板和多个储存单元的储存元件，其中该些储存单元按多个行与多个列的顺序配置，而每一行与相应的字元线相对应，且每一列与相应的位元线相对应。每一个储存单元包括半导体基板的第一反转区、半导体基板的第二反转区、通道区、控制闸极、至少一次闸极，其中通道区定义位于第一与第二反转区之间的半导体基板的一部分，而控制闸极位于通道区的上方，且次闸极位于第一与第二反转区上方，其中第一反转区和第二反转区沿着其中一条相应的位元线方向，且每一条字元线与在同一行的储存单元的控制闸极相连接。上述储存元件还包含多个扩散区，其中在每一条位元线的末端包含两个扩散区。
根据本发明的实施例，本发明提供一种储存单元的操作方法，其中该操作方法至少包括重新启动储存单元、擦除储存单元、对储存单元进行编程和读取储存单元的步骤的至少其中的一种。上述储存单元形成于n型半导体基板上，且此储存单元包括一第一反转区、一第二反转区、一通道区、一控制闸极、至少一次闸极，其中第一反转区和第二反转区位于半导体基板内，而通道区位于第一反转区和第二反转区之间的半导体基板内，且控制闸极位于通道区的上方，而次闸极位于第一和第二反转区的上方，其中控制闸极不能延伸到此至少一个次闸极的上方。
根据本发明的实施例，本发明另外还提供一种包含多个储存单元的储存元件的操作方法，其中该储存元件的操作方法至少包括重新启动储存单元、擦除储存单元、对所选择的储存单元进行编程和读取所选择的储存单元的步骤的至少其中之一。上述储存元件形成在n型半导体基板上。多个储存单元按多个行与多个列的顺序配置，并且每一行与相应的字元线相对应，而每一列与相应的位元线相对应，其中每一个储存单元包括半导体基板的第一反转区、半导体基板的第二反转区、通道区、控制闸极、至少一次闸极，其中通道区定义为位于第一与第二反转区之间的半导体基板的一部分，而控制闸极位于通道区上方，且次闸极位于第一与第二反转区上方，其中第一反转区和第二反转区沿着其中一条相应的位元线方向，且每一条字元线与在同一行的储存单元的控制闸极相连接。上述储存元件还包括多个扩散区，其中在每一条位元线的末端包含两个扩散区。
为让本发明的其他特征和优点能更明显易懂，下文特举较佳实施例，作详细说明如下。并藉由结合上述的权利要求所提到的构件的组合，便可了解本发明的特征和优点。
此外，上述和随后的详细说明均作为本发明的一较佳实施例，用以解释而非用以限定本发明。
附图说明
随附图式是本发明说明书的组成部分，辅助说明了本发明的实施例，并结合说明书对本发明的特征、优点和原理进行详细地说明。
图1绘示为p型储存单元的单元结构图。
图2绘示为本发明第一实施例的储存单元的单元结构图。
图3A-3D为图2所示的储存单元的操作方法。
图4A绘示为本发明第二实施例的储存器阵列的平面示意图。
图4B绘示为图4A所示的本发明第二实施例的沿A-A’方向的储存器阵列的剖面示意图。
图4C-4G为图4A和图4B所示的本发明第二实施例的储存器阵列的操作方法。
图5绘示为本发明第三实施例的储存单元的剖面示意图。
图6A绘示为本发明第四实施例的储存器阵列的平面图。
图6B绘示为图6A所示的本发明第四实施例的沿B-B’方向的储存器阵列的剖面示意图。
图7A-7C为本发明第一实施例的储存单元的制程。
图8A-8B为本发明第三实施例的储存单元的制程。
100：储存单元 102：n型半导体基板
104：扩散区/源极 106：扩散区/汲极
108：通道区 110：第一绝缘层
112：俘获层 114：第二绝缘层
116：控制闸极 200：储存单元
202：半导体基板 204：扩散区
206：扩散区 208：闸极结构
210：第一绝缘层 210’：第一氧化物层
212：俘获层 212’：氮化物层
214：第二绝缘层 214’：第二氧化物层
216：控制闸极 218：次闸极
220：闸极介电层 222：绝缘间隙壁
224：反转区 225：反转区
226：通道区 228：浅p型区
229：浅p型区 230：MOS晶体管
232：p型通道 234：元件绝缘区
400：储存器阵列 402：扩散区
404：扩散区 500：多位元储存单元
502：半导体基板 504：扩散区
506：扩散区 508：第一绝缘层
510：俘获层 512：第二绝缘层
514：控制闸极 516：反转区
518：反转区 520：通道区
522：次闸极 524：次闸极
526：绝缘间隙壁 528：元件绝缘区
600：储存器阵列 602：扩散区
604：扩散区
具体实施方式
为让本发明的上述和其他目的、特征和优点能更明显易懂，下文特举较佳实施例，并配合所附图式，作详细说明如下。在图式中，相同元件符号乃是代表相同或类似的元件。
对于利用载体穿隧的方法来实现编程和擦除的操作的储存元件而言，电子穿隧法比电洞穿隧法的效率更高。因此，由p型MOS晶体管所形成的储存单元的编程速度通常比由n型MOS晶体管所形成的储存单元的编程速度更快，并且在编程时，由p型MOS晶体管所形成的储存单元仅需要更低的电压，其中由p型MOS晶体管所形成的储存单元乃是利用带间穿隧促使热电子注入(band-to-band tunneling induced hot electron injection，BTBTHE)。图1绘示为一种利用BTBTHE所形成的p型储存元件的示意图。
如图1所示，储存单元100形成于n型半导体基板102上，并且储存单元100包括两个p型扩散区104和106、位于扩散区104和106之间的一通道区108、第一绝缘层110、俘获层112、第二绝缘层114和控制闸极116。储存单元100为p型MOS晶体管，并且将扩散区104和106分别作为其源极和汲极。藉由提供适当的偏压给控制闸极116、扩散区104和106，电子便会穿过俘获层112，从而编程或擦除储存单元100。
俘获层112由介电质(例如氮化硅)所形成。因此，电子穿隧进入俘获层112后将变得相对地稳定。藉由控制闸极116、源极104和汲极106上的偏压，便可控制电子穿隧进入俘获层112的部分。从而，俘获层112可以分成两部分，其中第一部分邻近源极104，第二部分邻近汲极106，并且每一部分用于储存一位元的资料。第一部分和第二部分可分别被编程、读取或擦除。例如，藉由提供5V的电压给控制闸116、提供-5V的电压给源极104和提供0V的电压给汲极106，则可对第一部分进行编程。
储存单元100的扩散区104和106为p+区，并且在储存单元100的制造过程中，其结构很难控制。例如，当通道108相当地短时，硼离子的横向扩散将降低储存单元100的性能。
根据本发明的实施例，本发明所提供的储存元件包括储存单元，其中该储存单元的通道区乃是在反转区之间，而非在扩散区之间。
图2绘示为本发明第一实施例的储存单元200的单元结构图。储存单元200形成在半导体基板202上，其包括扩散区204和206。半导体基板202可由任何习知的半导体材料所组成，例如为硅。一方面，基板202由n型杂质掺杂而成，而扩散区204和206由p型杂质掺杂而成。
储存单元200包括在半导体基板202上所形成的多层闸极结构208。闸极结构208位于扩散区204和206之间，并且与扩散区204和206相间隔。闸极结构208包括第一绝缘层210、俘获层212、第二绝缘层214和控制闸极216。第一绝缘层210、俘获层212和第二绝缘层214可组成一ONO结构，其中第一绝缘层210的材质包括二氧化硅，俘获层212的材质包括氮化硅，第二绝缘层214的材质包括二氧化硅。控制闸极216的材质包括多晶硅，金属或金属硅化物或其组合。例如，控制闸极216的材质包括多晶硅和硅化钨(WSi)的组合。
储存单元200还包括两个反转区224和225及通道226。反转区224定义为闸极结构208与扩散区204之间的半导体基板202的一部分，反转区225定义为闸极结构208与扩散区206之间的半导体基板202的一部分，而通道226定义为反转区224和225之间的半导体基板202的一部分，其例如在闸极结构208的下方。
储存单元200还包括位于反转区224与225及闸极结构208上方的次闸极218。次闸极218的材质包括多晶硅，金属或金属硅化物或其组合。次闸极218藉由闸极介电层220而与反转区224和225电性绝缘，并且藉由绝缘间隙壁222而与闸极结构208电性绝缘。闸极介电层220可由氧化物所组成。绝缘间隙壁222可由氧化物或氮化物所组成。
藉由给次闸极218和半导体基板202提供适当的偏压，将在反转区224和225内形成由反转所引起的浅p型区。例如，在图3A中，半导体基板202接地，次闸极218被给予-10V的偏压。如果MOS结构的定限电压为VT0(为负值)，其中上述MOS结构包含次闸极218、闸极介电层220和半导体基板202，则当次闸极218上的偏压比半导体基板202上的偏压低，并且在数值上至少相差|VT0|时，将在反转区224和225内产生反转。在这种情况下，电洞将在反转区224和225内的n型半导体基板202的表面附近积聚，并且同时将形成浅p型区228和229(如图3A所示)。藉由控制次闸极218和半导体基板202上的偏压，将可控制p型区228和229中电洞的密度。特别是当次闸极218上的反向偏压越大时，则p型区228和229中电洞的密度将越高。
如图3A所示，p型区228和229及闸极结构208形成p型MOS晶体管230，其中浅p型区228和229分别是MOS晶体管230的源极和汲极。由于闸极结构208内有俘获层212，MOS晶体管230可藉由俘获层212所俘获的电荷来储存资料。例如，如图3B所示，可藉由给控制闸极216提供高的反向电压(例如为-20V)，并将半导体基板202接地来擦除或重新启动储存单元200，如此将产生一个强的垂直电场穿过闸极结构208。在该强电场的作用下，将引起两次电子穿隧过程。在第一次电子穿隧过程中，电子从控制闸极216穿出并穿过第二绝缘层214，而后进入俘获层212。在第二次电子穿隧过程中，电子从俘获层212穿出并穿过第一绝缘层210，而后进入半导体基板202。当上述两次电子穿隧过程达到一个动态平衡后，将重新启动储存单元200。一方面，在重新启动状态，并且正好没有偏压时，俘获层212内的电子浓度将导致在通道226内产生p型通道232。因此，在重新启动状态，MOS晶体管230的定限电压Vth-reset为正值(例如为4V)，并且此时的MOS晶体管230为耗尽型晶体管，然而既使当没有偏压时，此时的MOS晶体管230通常为打开状态。当关闭MOS晶体管230时，控制闸极216与源极(例如为p型区228或229)之间的偏压VG-VS必须大于Vth-reset，其中VG是施加于MOS晶体管230的控制闸极216上的偏压，VS是施加于MOS晶体管230的源极上的偏压。
然而，若要将储存单元200编程或读取储存单元200时，必须给p型MOS晶体管230的源极和汲极(例如为p型区228和229)提供偏压。由于浅p型区228和229具有导电性，可藉由给扩散区204和206提供偏压来给浅p型区228和229提供偏压。例如，如图3C所示，藉由给次闸极218提供反向偏压(例如-10V)，给控制闸极216提供正向偏压(例如6V)，以及给扩散区204提供反向偏压(例如-6V)来对储存单元200进行编程。在此同时，将扩散区206和半导体基板202接地。因此，p型区228和229将分别给予了约-6V和0V的偏压。由于在p型区228上施加大的反向电压，因而将在p型区228和半导体基板202间形成一处深的耗尽接合(depletion junction)和一个强大的电场。电子从p型区228的价带(valence band)穿隧到半导体基板202的传导带(conduction band)，并且由于电场的作用，电子在通道226中将被加速，其中该电场是由于p型区228和229之间的偏压差而产生的。当电子在通道区226中被加速而获得高能量时，由于施加于控制闸极上的正向偏压的作用所产生的垂直电场将把一些电子从通道区226中“拉出”，并将其注入俘获层212中。
如图3C所示的偏压配置，被加速的电子在p型区228的邻近区域内将获得大部分的能量，并且其将穿隧进入在p型区228附近的俘获层212的左边部分内。由于俘获层212是介电层(例如为氮化硅)，电子被俘获进入俘获层212的左边部分。因此，通道区226左边部分的电洞浓度将比储存单元200处于重新启动状态时的电洞浓度高，并且当比Vth-reset高的偏压施加于控制闸极216上，且扩散区204接地时，MOS晶体管230将被打开。换句话说，在通道区226左边部分所形成的通道，其对应的局部定限电压Vth-program大于Vth-reset。例如，Vth-program约为6～7V。因此，藉由给储存单元200提供适当的偏压，并且测量流过通道区226的电流，便能确认是否储存单元200已编程于图3C所示的状态。例如，如图3D所示，给次闸极218提供-10V的偏压，给控制闸极216提供5V的偏压，给扩散区204提供0V的偏压，以及给扩散区206提供-1.6V的偏压。同时，将半导体基板202接地。然后，在上述偏压的条件下测量流过通道区226的电流。由于Vth-reset＜5V＜Vth-program，若储存单元200编程在图3C所示的偏压配置下，则将可监测到电流，而若储存单元200没被编程或处于重新启动状态时，则监测不到电流。由于当编程或读取储存单元时，由于储存单元的源极和汲极端乃会相互交换，因此读取储存单元的方法被称为是“反转读取”。
在图3C和图3D中，施加于扩散区204和206上的偏压将被转换，以分别地编程和读取俘获层212的右侧部分。因此，储存单元200将储存两位元的资料，其中第一位元与俘获层212的左侧部分相对应，第二位元与俘获层212的右侧部分相对应，且分别地编程和读取第一位元和第二位元。
根据本发明的第二实施例所述，多个储存单元乃是被排列成一个储存器阵列。图4A是一个储存器阵列400的平面示意图，该储存器阵列由多个储存单元200(2001，2002，2003，…)按多行和多列顺序排列组成，其中上述每一行与每一条字元线WL(WL1，WL2，WL3，…)相对应，每一列与每一条位元线BL(BL1，BL2，BL3，…)相对应。图4B为图4A所示的沿A-A’方向的储存器阵列的剖面示意图。于同一行中的储存单元200的闸极结构208连接在一起并组成相应的字元线WL。在每一根位元线的末端有两个扩散区402和404，并且在同一列的储存单元200还包括反转区224和225。如图4A和4B所示，储存器阵列400的所有储存单元220共享同一个次闸极218。
图4C-4G说明了储存器阵列400的操作方法。在图4C中，藉由给字元线提供一偏压，例如-18V，并且将半导体基板202接地(图中未标出)，则将重新启动或擦除储存器阵列400。同时，将位元线BL上的扩散区402和404接地，并给予一个反向偏压于次闸极218，如-10V。在图4D中，藉由给相应的字元线WL1提供一偏压，例如6V，给相应的位元线BL3的扩散区402提供一偏压，例如-6V，给其他所有位元线BL的扩散区402和所有位元线BL的扩散区404提供一偏压，例如0V，给其他所有的字元线WL提供一偏压，例如-5V，和给次闸极218提供一偏压，例如-10V，则将编程储存单元2003的第一位元。在图4E中，藉由给相应的字元线WL1提供一偏压，例如6V，给相应的位元线BL3的扩散区404提供一偏压，例如-6V，给其他所有位元线BL的扩散区404和所有位元线BL的扩散区402提供一偏压，例如0V，给其他所有的字元线WL提供一偏压，例如-5V，以及给次闸极218提供一偏压，例如-10V，则将编程储存单元2003的第二位元。在图4F中，藉由给相应的字元线WL1提供一偏压，例如5V，给相应的位元线BL3的扩散区404提供一偏压，例如-2V，给其他所有位元线BL的扩散区404和所有位元线BL的扩散区402提供一偏压，例如0V，和给其他所有的字元线WL和次闸极218提供一偏压，例如-5V，则将读取储存单元2003的第一位元。在图4G中，藉由给相应的字元线WL1提供一偏压，例如5V，给相应的位元线BL3的扩散区402提供一偏压，例如-2V，给其他所有位元线BL的扩散区402和所有位元线BL的扩散区404提供一偏压，例如0V，和给其他所有的字元线WL和次闸极218提供一偏压，例如-5V，则将读取储存单元2003的第二位元。
本发明的第三实施例乃是提供一种多位元储存单元。图5绘示为一种多位元储存单元500，其形成于具有扩散区504和506的半导体基板502上的示意图。半导体基板502可包含n型半导体材料，例如n型硅。扩散区504和506可由p型杂质掺杂而成。第一绝缘层508、俘获层510和第二绝缘层512相继形成在半导体基板502上。第一绝缘层508的材质可包含二氧化硅，俘获层510的材质可包含氮化硅，第二绝缘层512的材质可包含二氧化硅。控制闸极514形成在第二绝缘层512上，其在扩散区504和506之间并与之相隔离。控制闸极514的材质可包含多晶硅、金属或金属硅化物或其组合。例如，控制闸极514可包含多晶硅和硅化钨(WSi)的组合。储存单元500还包括两个反转区516和518及通道520。反转区516为半导体基板502上的控制闸极514与扩散区504之间的部分，反转区518为半导体基板502上的控制闸极514与扩散区506之间的部分，而通道520为半导体基板502的反转区516与518之间的部分，其例如位于控制闸极514的下方。储存单元500还包括两个次闸极522和524，其中这两个次闸极在第二绝缘层512上并且分别在反转区516和518的上方。次闸极522和524的材质可包含多晶硅、金属或金属硅化物或其组合。次闸极522和524藉由绝缘间隙壁526而与控制闸极514电性绝缘。
如图2和图5所示，储存单元500与储存单元200有两方面的不同：第一，储存单元200的闸极介电层220乃是被第一绝缘层508、俘获层510和第二绝缘层512所取代；第二，次闸极218现被分成两个次闸极522和524。如图5所示的结构，储存单元500可储存多于两位元的资料。
在一方面，第一位元B1可储存于处于控制闸极514下方的俘获层510的左边部分，第二位元B2可储存于处于控制闸极514下方的俘获层510的右边部分，第三位元B3可储存于处于次闸极522下方的俘获层510的左边部分，和第四位元B4可储存于处于次闸极522下方的俘获层510的右边部分。下面将举例说明储存单元500的一个操作方法，例如读取储存单元500中第一位元到第四位元的资料、对储存单元500中第一位元到第四位元的资料进行编程以及擦除储存单元500中第一位元到第四位元的资料。例如，藉由将扩散区504接地，给扩散区506提供一偏压，例如-2V，给控制闸极514提供一偏压，例如3V，给次闸极522和524提供一偏压，例如-5V，则可读取第二位元B2的资料。藉由给控制闸极514和次闸极524提供一偏压，例如-5V，给次闸极522提供一偏压，例如6V，给扩散区504提供一偏压，例如-6V，和将扩散区506接地，则可对第三位元B3的资料进行编程。藉由给控制闸极514和次闸极522及524提供一个高的反向偏压，例如-18V，而将半导体基板502接地，则可擦除储存单元500。
根据本发明的第四实施例，多个储存单元500(5001，5002，5003，…)被排列成一个储存器阵列，如图6A和图6B所示的储存器阵列600。图6A为储存器阵列600的平面图，图6B为沿B-B’方向的储存器阵列600的剖面示意图。如图6A所示，储存器阵列600有多行和多列，其中每一行与字元线WL(WL1，WL2，WL3，…)相对应，每一列与位元线BL(BL1，BL2，BL3，…)相对应。同一行中的储存单元500的控制闸极514连接在一起并组成相应的字元线WL。在每一根位元线的末端有两个扩散区602和604，并且在同一列的储存单元500还包括反转区516和518。与储存器阵列400不同，在储存器阵列600中同一列上的储存单元500的次闸极522和524没有连接在一起。与储存器阵列400相比，储存器阵列600具有更高的储存密度。
与本发明的实施例相对应的储存元件可利用典型的MOS制造技术而形成。在图7A到图7C中将详细地说明储存单元200的制造过程。
首先，在图7A中，当元件绝缘区234(图中只标出一个)，例如为浅的通道绝缘区，在形成以定义元件区域后，在硅基板202上将相继地形成第一氧化物层210’、氮化物层212’和第二氧化物层214’。一多晶硅层或金属层沉积在第二氧化物层214’上，并图案化形成控制闸极216。
在图7B中，利用控制闸极216作为一罩幕而将第一氧化物层210’、氮化物层212’和第二氧化物层214’蚀刻成ONO结构，其中该ONO结构由第一氧化物层210、氮化物层212和第二氧化物层214组成。然后，一氧化物层沉积而形成闸极介电层220。同时，绝缘间隙壁222也在此时形成。
在图7C中，一多晶硅层或金属层将沉积和图案化而形成次闸极218，并随着离子的注入和扩散而形成扩散区204和206。
在图8A到图8B中将详细地说明储存单元500的制造过程。
首先，在图8A中，当元件绝缘区528(图中只标出一个)，例如为浅的通道绝缘区，在形成以定义元件区域后，在硅基板502上将相继地沉积第一氧化物层508、氮化物层510和第二氧化物层512。藉由将一多晶硅层或金属层沉积并图案化之后而形成控制闸极514。绝缘间隙壁526将形成在控制闸极514的侧壁上。
然后，在图8B中，一多晶硅层或金属层将沉积和图案化而形成次闸极522和524，并随着离子的注入和扩散而形成扩散区504和506。
由于在扩散区使用了反转区，因此由本发明实施例所述的储存单元所形成的储存元件与习知的储存元件相比，本发明的储存元件具有消除由于离子的注入和硼在MOS元件中的短通道的扩散所引起的问题的优点。由本发明实施例所述的储存单元所形成的储存元件的另一优点是利用BTBTHE所形成的p型MOS晶体管，例如该储存元件与习知的储存元件相比，其具有高效率的载体注入、高速度、更好的资料保持性质和对电浆辐射免疫性等等。
虽然本发明已以较佳实施例揭露如上，然其并非用以限定本发明，任何熟习此技艺者，在不脱离本发明的精神和范围内，当可作些许的更动与润饰，因此本发明的保护范围当视前述权利要求所界定者为准。
Claims (36)
1.一种半导体元件，其特征在于包括：
一半导体基板，包括：
一第一反转区，
一第二反转区，以及
一通道区，位于该第一反转区和该第二反转区之间；
一控制闸极，位于该通道区的上方；以及
至少一次闸极，位于该第一反转区和该第二反转区的上方，其中该控制闸极没有延伸到该次闸极的上方。
2.根据权利要求1所述的半导体元件，其特征在于其中该半导体基板为n型。
3.根据权利要求1所述的半导体元件，其特征在于其中该控制闸极的材质包括多晶硅、金属或金属硅化物或其组合。
4.根据权利要求1所述的半导体元件，其特征在于更包括：
一第一绝缘层，位在该通道区上；
一俘获层，位在该第一绝缘层上；以及
一第二绝缘层，位在该俘获层上，其中该控制闸极位在该第二绝缘层上。
5.根据权利要求1所述的半导体元件，其特征在于其中该次闸极的材质包括多晶硅、金属、金属硅化物或其组合。
6.根据权利要求1所述的半导体元件，其特征在于更包括一闸极介电层，位于该次闸极以及该第一反转区和该第二反转区之间。
7.根据权利要求1所述的半导体元件，其特征在于其中该次闸极位于该第一反转区、该第二反转区和该控制闸极上方。
8.根据权利要求1所述的半导体元件，其特征在于更包括：
一第一绝缘层，位于该通道区和该第一反转区及该第二反转区上；
一俘获层，位在该第一绝缘层上；以及
一第二绝缘层，位在该俘获层上，
其中该次闸极包括一第一次闸极与一第二次闸极，而该第一次闸极位于该第一反转区上方，且该第二次闸极位于该第二反转区上方，其中该第一次闸极、该第二次闸极和该控制闸极都位于该第二绝缘层上。
9.一种储存元件，其特征在于包括：
一半导体基板；
多数个储存单元，按多数个行与多数个列的顺序配置，而每一行与相应的字元线相对应，且每一列与相应的位元线相对应，而每一该些储存单元包括：
该半导体基板的一第一反转区，
该半导体基板的一第二反转区，
一通道区，定义为位于该第一反转区与该第二反转区之间的该半导体基板的一部分，
一控制闸极，位于该通道区上方，以及
至少一次闸极，位于该第一反转区与该第二反转区上方，其中该第一反转区和该第二反转区沿着其中一条相对应的位元线方向，且每一条字元线与在同一行的该些储存单元的该些控制闸极相连接；
多数个扩散区，其中在每一条位元线的末端包含两个扩散区。
10.根据权利要求9所述的储存元件，其特征在于其中该半导体基板为n型，且该些扩散区为p型。
11.根据权利要求9所述的储存元件，其特征在于其中该些储存单元的该些控制闸极的材质包括多晶硅、金属或金属硅化物或其组合。
12.根据权利要求9所述的储存元件，其特征在于每一个储存单元更包括：
一第一绝缘层，位于该通道区上；
一俘获层，位于该第一绝缘层上；以及
一第二绝缘层，位于该俘获层上，
其中该控制闸极位于该第二绝缘层上。
13.根据权利要求9所述的储存元件，其特征在于其中该些储存单元的该次闸极的材质包括多晶硅、金属或金属硅化物或其组合。
14.根据权利要求9所述的储存元件，其特征在于每一该些储存单元更包括一闸极介电层，位于该次闸极和该第一反转区及该第二反转区之间。
15.根据权利要求9所述的储存元件，其特征在于每一个该些储存单元的该次闸极位于该第一反转区和该第二反转区上方。
16.根据权利要求9所述的储存元件，其特征在于每一个该些储存单元更包括：
一第一绝缘层，位于该通道区和该第一反转区及该第二反转区上；
一俘获层，位于该第一绝缘层上；以及
一第二绝缘层，位于该俘获层上，
其中该次闸极包括一第一次闸极和一第二次闸极，而该第一次闸极位于该第一反转区上方，且该第二次闸极位于该第二反转区上方，其中该第一次闸极、该第二次闸极和该控制闸极都位于该第二绝缘层上。
17.根据权利要求9所述的储存元件，其特征在于其中该些储存单元的该些次闸极互相地电性连接，并且每一储存单元能够储存两位元的资料。
18.根据权利要求9所述的储存元件，其特征在于其中相邻的该些储存单元共用其上述的至少一个次闸极。
19.根据权利要求9所述的储存元件，其特征在于其中在同一位元线上的相邻的该些储存单元共用该些第一反转区和该些第二反转区的其中之一。
20.根据权利要求9所述的储存元件，其特征在于其中每一个该些储存单元的至少一个次闸极包括一第一次闸极与一第二次闸极，而该第一次闸极位于相应的该第一反转区上方，且该第二次闸极位于相应的该第二反转区上方，其中每一个该些储存单元能储存四位元的资料。
21.一种储存单元的操作方法，其特征在于其中该储存单元形成在n型的一半导体基板上，而该储存单元包括一第一反转区、一第二反转区、一通道区、一控制闸极、至少一次闸极，其中该第一反转区和该第二反转区位于该半导体基板内，而该通道区位于该第一反转区和该第二反转区之间的该半导体基板内、且该控制闸极位于该通道区上方，而该次闸极位于该第一反转区及该第二反转区上方，其中该控制闸极不能延伸到该次闸极的上方，而该储存单元的操作方法包括：
重新启动该储存单元、擦除该储存单元、对该储存单元进行编程和读取该储存单元的步骤的至少其中的一种。
22.根据权利要求21所述的储存单元的操作方法，其特征在于其中重新启动和擦除该储存单元的步骤包括：
施加一高的反向电压于该控制闸极，以及
将该半导体基板接地。
23.根据权利要求21所述的储存单元的操作方法，其特征在于其中该储存单元包括一第一位元区和一第二位元区，用以储存一位元的资料，而该第一位元区与该第一反转区相对应，且该第二位元区与该第二反转区相对应，其中对该储存单元进行编程的步骤包括对该第一位元区或该第二位元区进行编程，
其中，对该第一位元区进行编程的步骤包括：
给该控制闸极提供一个正向电压，
给至少一个次闸极提供一第一反向电压，
给该第一反转区提供一第二反向电压，以及
将该第二反转区和该半导体基板接地，以及
其中，对该第二位元区进行编程的步骤包括：
给该控制闸极提供一个正向电压，
给至少一个次闸极提供该第一反向电压，
给该第二反转区提供该第二反向电压，以及
将该第一反转区和该半导体基板接地。
24.根据权利要求23所述的储存单元的操作方法，其特征在于其中提供该第一反向电压的步骤包括提供该第一反向电压，使得在该第一反转区及该第二反转区产生多数个p型区。
25.根据权利要求21所述的储存单元的操作方法，其特征在于其中该储存单元包括一第一位元区和一第二位元区，用以储存一位元资料，而该第一位元区与该第一反转区相对应，且该第二位元区与该第二反转区相对应，其中读取该储存单元的步骤包括读取该第一位元区或该第二位元区，
其中，读取该第一位元区的步骤包括：
给该控制闸极提供一个正向电压，
给至少一个次闸极提供一第一反向电压，
给该第二反转区提供一第二反向电压，以及
将该第一反转区和该半导体基板接地，以及
其中，读取该第二位元区的步骤包括：
给该控制闸极提供一个正向电压，
给至少一个次闸极提供该第一反向电压，
给该第一反转区提供该第二反向电压，以及
将该第二反转区和该半导体基板接地。
26.根据权利要求25所述的储存单元的操作方法，其特征在于其中提供该第一反向电压的步骤包括提供该第一反向电压，使得在该第一反转区及该第二反转区产生多数个p型区。
27.根据权利要求25所述的储存单元的操作方法，其特征在于其中提供该正向电压、该第一反向电压和该第二反向电压的步骤包括提供该些电压，使得当该第一位元区处于一编程状态并且被读取时，在邻近于该第一反转区的该通道区的一部分内产生一p型通道，以及当该第二位元区处于一编程状态并且被读取时，在邻近于该第二反转区的该通道区的一部分内产生一p型通道。
28.根据权利要求21所述的储存单元的操作方法，其特征在于其中该储存单元更包括一第一绝缘层、一俘获层、一第二绝缘层，而该第一绝缘层位于该通道区和该第一反转区及该第二反转区上，且该俘获层位于该第一绝缘层上，而该第二绝缘层位于该俘获层上，
其中该次闸极包括一第一次闸极与一第二次闸极，而该第一次闸极位于该第一反转区上方，且该第二次闸极位于该第二反转区上方，
其中该第一次闸极、该第二次闸极和该控制闸极都位在该第二绝缘层上，
其中该储存单元包括一第一位元区、一第二位元区、一第三位元区和一第四位元区，而每一该第一位元区、该第二位元区、该第三位元区和该第四位元区用以储存一位元的资料，而该第一位元区与位于该控制闸极下方的该俘获层的一第一部分的一第一局部相对应，且该第二位元区与该俘获层的该第一部分的一第二局部相对应，而该第三位元区与位于该第一次闸极下方的该俘获层的一第二部分的一第一局部相对应，且第四位元区与该俘获层的该第二部分的一第二局部相对应，
其中对该储存单元进行编程的步骤包括对该第一位元区、该第二位元区、该第三位元区或该第四位元区进行编程，以及
其中读取该储存单元的步骤包括读取该第一位元区、该第二位元区、该第三位元区或该第四位元区。
29.一种储存元件的操作方法，其特征在于其中该储存元件形成在n型的一半导体基板上，而该储存元件包括多数个储存单元，其按多数个行与多数个列的顺序配置，且每一行与相应的字元线相对应，而每一列与相应的位元线相对应，其中每一个储存单元包括该半导体基板的一第一反转区、该半导体基板的一第二反转区、一通道区、一控制闸极、至少一次闸极，其中该通道区定义为位于该第一反转区与该第二反转区之间的该半导体基板的一部分，而该控制闸极位于该通道区上方，且该次闸极位于该第一反转区与该第二反转区上方，其中该第一反转区和该第二反转区沿着相应于该些位元线的其中之一的一方向，且每一条字元线与在同一行的该些储存单元的该些控制闸极相连接，而该储存元件还包括多数个扩散区，其中在每一条位元线的末端包含两个扩散区，而该储存元件的操作方法包括：
重新启动该储存单元、擦除该储存单元、对所选择的储存单元进行编程和读取所选择的储存单元的步骤的至少其中之一。
30.根据权利要求29所述的储存元件的操作方法，其特征在于其中重新启动和擦除该储存单元的步骤包括：
施加一个高的反向电压于该些字元线，以及
将该半导体基板接地。
31.根据权利要求29所述的储存元件的操作方法，其特征在于其中每一该储存单元包括一第一位元区和一第二位元区，用以储存一位元的资料，而该第一位元区与该第一反转区相对应并与对应于该位元线的两个扩散区的其中之一相对应，且该第二位元区与该第二反转区相对应并与对应于该位元线的两扩散区的其中的另一个扩散区相对应，其中对所选择的储存单元进行编程的步骤包括对所选择的储存单元的该第一位元区或该第二位元区进行编程，
其中，对所选择的储存单元的该第一位元区进行编程的步骤包括：
于与所选择的储存单元相对应的该字元线上提供一个正向电压，
于所有该些储存单元的所有其他的字元线和该些次闸极上提供一第一反向电压，
于与该位元线相对应的两个扩散区的其中之一上提供一第二反向电压，以及
将该储存元件的所有其他的扩散区和该半导体基板接地，以及
其中，对所选择的储存单元的该第二位元区进行编程的步骤包括：
于与所选择的储存单元相对应的该字元线上提供该正向电压，
于所有该些储存单元的所有其他的字元线和该些次闸极提供该第一反向电压，
于与该位元线相对应的其他两个扩散区提供该第二反向电压，以及
将该储存元件的所有其他的扩散区和该半导体基板接地。
32.根据权利要求31所述的储存元件的操作方法，其特征在于其中提供该第一反向电压的步骤包括提供该第一反向电压，使得在相应于该些第一反转区、该些第二反转区以及该些储存单元产生多数个p型区。
33.根据权利要求29所述的储存元件的操作方法，其特征在于其中每一该些储存单元包括一第一位元区和一第二位元区，用以储存一位元的资料，而该第一位元区对应于该第一反转区并与对应的该位元线的两个扩散区的其中之一相对应，且该第二位元区对应于该第二反转区并与对应的该位元线的两个扩散区的其中另一个相对应，其中读取所选择的储存单元的步骤包括读取所选择的储存单元的该第一位元区或该第二位元区，
其中，读取所选择的储存单元的该第一位元区的步骤包括：
给与所选择的储存单元相对应的该字元线提供一个正向电压，
给所有该些储存单元的所有其他的该些字元线和该些次闸极提供一第一反向电压，
给与该位元线相对应的两扩散区的另一个提供一第二反向电压，以及
将该储存元件的所有其他的扩散区和该半导体基板接地，以及
其中，读取所选择的储存单元的该第二位元区的步骤包括：
给与所选择的储存单元相对应的该字元线提供一个正向电压、
给所有储存单元的所有其他的字元线和该次闸极提供一第一反向电压，
给与该位元线相对应的两个该些扩散区的其中之一提供该第二反向电压，以及
将该储存元件的所有其他的扩散区和该半导体基板接地。
34.根据权利要求33所述的储存元件的操作方法，其特征在于其中提供该第一反向电压的步骤包括提供该第一反向电压，使得在相应于该些储存单元的该些第一反转区、该些第二反转区以及该些通道区产生多数个p型区。
35.根据权利要求33所述的储存元件的操作方法，其特征在于其中提供该正向电压、该第一反向电压和该第二反向电压的步骤包括提供该正向电压、该第一反向电压和该第二反向电压，使得当所选择的该储存单元的该第一位元区处于编程状态并且被读取时，在邻近于所选择的该储存单元的该第一反转区的该通道区的一部分内产生一p型通道，以及当所选择的该储存单元的该第二位元区处于编程状态并且被读取时，在邻近于所选择的该储存单元的该第二反转区的该通道区的一部分内产生一p型通道。
36.根据权利要求29所述的储存元件的操作方法，其特征在于其中每一该些储存单元更包括一第一绝缘层、一俘获层、一第二绝缘层，而该第一绝缘层位于该通道区和该第一反转区及该第二反转区上，且该俘获层位于该第一绝缘层上，而该第二绝缘层位于该俘获层上，
其中该次闸极包括一第一次闸极与一第二次闸极，而该第一次闸极位于该第一反转区上方，且该第二次闸极位于该第二反转区上方，
其中该第一次闸极、该第二次闸极和该控制闸极都位在该第二绝缘层上，
其中每一该些储存单元包括一第一位元区、一第二位元区、一第三位元区和一第四位元区，而每一该第一位元区、该第二位元区、该第三位元区和该第四位元区用以储存一位元的资料，而该第一位元区与位于该控制闸极下方的该俘获层的一第一部分的一第一局部相对应，且该第二位元区与该俘获层的该第一部分的一第二局部相对应，而该第三位元区与位于该第一次闸极下方的该俘获层的一第二部分的一第一局部相对应，且第四位元区与该俘获层的该第二部分的一第二局部相对应，
其中对所选择的该储存单元进行编程的步骤包括对所选择的该储存单元的该第一位元区、该第二位元区、该第三位元区或该第四位元区进行编程，以及
其中读取所选择的该储存单元的步骤包括读取所选择的该储存单元的该第一位元区、该第二位元区、该第三位元区或该第四位元区。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US11/100,518 US20060226467A1 (en) | 2005-04-07 | 2005-04-07 | P-channel charge trapping memory device with sub-gate |
| US11/100,518 | 2005-04-07 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN2008101883798A Division CN101447515B (zh) | 2005-04-07 | 2006-01-24 | 半导体元件 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN1845338A true CN1845338A (zh) | 2006-10-11 |
| CN100485963C CN100485963C (zh) | 2009-05-06 |
Family
ID=37064264
Family Applications (2)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CNB2006100015638A Active CN100485963C (zh) | 2005-04-07 | 2006-01-24 | 半导体元件,储存元件,储存单元与储存元件的操作方法 |
| CN2008101883798A Active CN101447515B (zh) | 2005-04-07 | 2006-01-24 | 半导体元件 |
Family Applications After (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN2008101883798A Active CN101447515B (zh) | 2005-04-07 | 2006-01-24 | 半导体元件 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US20060226467A1 (zh) |
| CN (2) | CN100485963C (zh) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102130131A (zh) * | 2010-01-18 | 2011-07-20 | 旺宏电子股份有限公司 | 快闪记忆体及其制造方法与操作方法 |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7948799B2 (en) * | 2006-05-23 | 2011-05-24 | Macronix International Co., Ltd. | Structure and method of sub-gate NAND memory with bandgap engineered SONOS devices |
| US20080205140A1 (en) * | 2007-02-26 | 2008-08-28 | Aplus Flash Technology, Inc. | Bit line structure for a multilevel, dual-sided nonvolatile memory cell array |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4057820A (en) * | 1976-06-29 | 1977-11-08 | Westinghouse Electric Corporation | Dual gate MNOS transistor |
| DE2918888C2 (de) * | 1979-05-10 | 1984-10-18 | Siemens AG, 1000 Berlin und 8000 München | MNOS-Speicherzelle und Verfahren zu ihrem Betrieb sowie zu ihrer Herstellung |
| DE4422791C2 (de) * | 1993-06-29 | 2001-11-29 | Toshiba Kawasaki Kk | Halbleitervorrichtungen mit einem eine Inversionsschicht in einem Oberflächenbereich eines Halbleitersubstrats induzierenden leitenden Film |
| JP4058219B2 (ja) * | 1999-09-17 | 2008-03-05 | 株式会社ルネサステクノロジ | 半導体集積回路 |
| JP2002133885A (ja) * | 2000-10-30 | 2002-05-10 | Toshiba Corp | 不揮発性半導体記憶装置 |
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-
2005
- 2005-04-07 US US11/100,518 patent/US20060226467A1/en not_active Abandoned
-
2006
- 2006-01-24 CN CNB2006100015638A patent/CN100485963C/zh active Active
- 2006-01-24 CN CN2008101883798A patent/CN101447515B/zh active Active
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102130131A (zh) * | 2010-01-18 | 2011-07-20 | 旺宏电子股份有限公司 | 快闪记忆体及其制造方法与操作方法 |
| CN102130131B (zh) * | 2010-01-18 | 2012-09-05 | 旺宏电子股份有限公司 | 快闪记忆体及其制造方法与操作方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| US20060226467A1 (en) | 2006-10-12 |
| CN101447515B (zh) | 2012-02-01 |
| CN100485963C (zh) | 2009-05-06 |
| CN101447515A (zh) | 2009-06-03 |
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|---|---|---|---|
| C06 | Publication | ||
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| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant |