CN101447515A - 半导体元件 - Google Patents
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Abstract
本发明的半导体元件包括一半导体基板。该半导体基板包括一第一反型区、一第二反型区及位于第一反型区与第二反型之间的一沟道区，位于沟道区和第一反型区及第二反型区上的一第一绝缘层，位于第一绝缘层上的一俘获层，位于俘获层上的一第二绝缘层。上述半导体元件还包括一控制栅极、一第一扩散区、一第二扩散区以及至少一次栅极，其中次栅极包括一第一次栅极与一第二次栅极，前述第一次栅极位于第一扩散区上方，前述第二次栅极位于第二扩散区上方，第一次栅极、第二次栅极和控制栅极都位于第二绝缘层上。
Description
本申请是申请日为2006年1月24日、申请号为200610001563.8和发明名称为“半导体元件，储存元件，储存单元与储存元件的操作方法”的分案申请。
技术领域
本发明有关于一种储存元件，且特别是有关于一种利用次栅极的新的快闪记忆体元件，并且该快闪记忆体元件利用由次栅极控制的反型区(inversion region)来取代储存单元的扩散区(diffusion region)。
背景技术
储存元件可广泛地应用于非易失性地储存资料。上述储存元件例如包括唯读记忆体(read only memory，ROM)、可编程唯读记忆体(programmableROM，PROM)、可擦除可编程唯读记忆体(electrically programmable ROM，EPROM)、电性可擦除可编程唯读记忆体(electrically erasableprogrammable ROM，EEPROM)和快闪电性可擦除可编程唯读记忆体(flashEEPROM)。快闪记忆体通常是指快闪电性可擦除可编程唯读记忆体，其一次可擦除多个区块内的资料，而非一个比特的资料。
快闪记忆体元件通常包括一个按行与列顺序排列的储存单元阵列。每一个储存单元包括MOS晶体管结构，其中该晶体管包括栅极、漏极、源极和位于漏极与源极之间的沟道。栅极与储存器阵列的字线相对应，漏极或源极与储存器阵列的位线相对应。一般的快闪记忆体单元通常包括由栅极和沟道之间所提供的俘获层。俘获层是一种由多晶硅或介电质(例如为氮化硅)所形成的浮置的栅极。当给储存单元的栅极、漏极和源极提供适当的偏压时，电荷载体(电子或空穴)将可能穿隧地进入俘获层而被俘获层俘获，进而编程该储存单元。因此，提供不同的偏压于储存单元的栅极、漏极和源极，便可读取或擦除储存单元。
发明内容
本发明的目的及解决其技术问题还采用以下技术方案来实现。依据本发明提出的一种半导体元件，其特征在于半导体元件包括一半导体基板，其包括一第一反型区，一第二反型区，位于第一反型区和第二反型区之间的一沟道区，位于沟道区和第一反型区及第二反型区上的一第一绝缘层，位于第一绝缘层上的一俘获层，位于俘获层上的一第二绝缘层。半导体元件还有一控制栅极，一第一扩散区，一第二扩散区以及至少一次栅极，其中次栅极包括一第一次栅极与一第二次栅极，前述第一次栅极位于第一扩散区上方，前述第二次栅极位于第二扩散区上方，第一次栅极、第二次栅极和控制栅极都位于第二绝缘层上。
本发明的目的及解决其技术问题还采用以下技术措施来进一步实现。
前述的半导体元件的半导体基板为n型。
前述的半导体元件的控制栅极的材质包括多晶硅、金属或金属硅化物或其组合。
前述的半导体元件的次栅极的材质包括多晶硅、金属、金属硅化物或其组合。
前述的半导体元件还有一栅极介电层，位于次栅极以及第一扩散区和第二扩散区之间。
前述的半导体元件的次栅极位于该第一反型区、该第二反型区和该控制栅极上方。
为让本发明的其他特征和优点能更明显易懂，下文特举较佳实施例，作详细说明如下。并藉由结合上述的权利要求所提到的构件的组合，便可了解本发明的特征和优点。
此外，上述和随后的详细说明均作为本发明的一较佳实施例，用以解释而非用以限定本发明。
附图说明
随附图式是本发明说明书的组成部分，辅助说明了本发明的实施例，并结合说明书对本发明的特征、优点和原理进行详细地说明。
图1绘示为p型储存单元的单元结构图。
图2绘示为本发明第一实施例的储存单元的单元结构图。
图3A-3D为图2所示的储存单元的操作方法。
图4A绘示为本发明第二实施例的储存器阵列的平面示意图。
图4B绘示为图4A所示的本发明第二实施例的沿A-A’方向的储存器阵列的剖面示意图。
图4C-4G为图4A和图4B所示的本发明第二实施例的储存器阵列的操作方法。
图5绘示为本发明第三实施例的储存单元的剖面示意图。
图6A绘示为本发明第四实施例的储存器阵列的平面图。
图6B绘示为图6A所示的本发明第四实施例的沿B-B’方向的储存器阵列的剖面示意图。
图7A-7C为本发明第一实施例的储存单元的制程。
图8A-8B为本发明第三实施例的储存单元的制程。
100：储存单元 102：n型半导体基板
104：扩散区/源极 106：扩散区/漏极
108：沟道区 110：第一绝缘层
112：俘获层 114：第二绝缘层
116：控制栅极 200：储存单元
202：半导体基板 204：扩散区
206：扩散区 208：栅极结构
210：第一绝缘层 210’：第一氧化物层
212：俘获层 212’：氮化物层
214：第二绝缘层 214’：第二氧化物层
216：控制栅极 218：次栅极
220：栅极介电层 222：绝缘间隙壁
224：反型区 225：反型区
226：沟道区 228：浅p型区
229：浅p型区 230：MOS晶体管
232：p型沟道 234：元件绝缘区
400：储存器阵列 402：扩散区
404：扩散区 500：多比特储存单元
502：半导体基板 504：扩散区
506：扩散区 508：第一绝缘层
510：俘获层 512：第二绝缘层
514：控制栅极 516：反型区
518：反型区 520：沟道区
522：次栅极 524：次栅极
526：绝缘间隙壁 528：元件绝缘区
600：储存器阵列 602：扩散区
604：扩散区
具体实施方式
为让本发明的上述和其他目的、特征和优点能更明显易懂，下文特举较佳实施例，并配合所附图式，作详细说明如下。在图式中，相同元件符号乃是代表相同或类似的元件。
对于利用载体穿隧的方法来实现编程和擦除的操作的储存元件而言，电子穿隧法比空穴穿隧法的效率更高。因此，由p型MOS晶体管所形成的储存单元的编程速度通常比由n型MOS晶体管所形成的储存单元的编程速度更快，并且在编程时，由p型MOS晶体管所形成的储存单元仅需要更低的电压，其中由p型MOS晶体管所形成的储存单元乃是利用带间穿隧促使热电子注入(band-to-band tunneling induced hot electron injection，BTBTHE)。图1绘示为一种利用BTBTHE所形成的p型储存元件的示意图。
如图1所示，储存单元100形成于n型半导体基板102上，并且储存单元100包括两个p型扩散区104和106、位于扩散区104和106之间的一沟道区108、第一绝缘层110、俘获层112、第二绝缘层114和控制栅极116。储存单元100为p型MOS晶体管，并且将扩散区104和106分别作为其源极和漏极。藉由提供适当的偏压给控制栅极116、扩散区104和106，电子便会穿过俘获层112，从而编程或擦除储存单元100。
俘获层112由介电质(例如氮化硅)所形成。因此，电子穿隧进入俘获层112后将变得相对地稳定。藉由控制栅极116、源极104和漏极106上的偏压，便可控制电子穿隧进入俘获层112的部分。从而，俘获层112可以分成两部分，其中第一部分邻近源极104，第二部分邻近漏极106，并且每一部分用于储存一比特的资料。第一部分和第二部分可分别被编程、读取或擦除。例如，藉由提供5V的电压给控制闸116、提供-5V的电压给源极104和提供0V的电压给漏极106，则可对第一部分进行编程。
储存单元100的扩散区104和106为p+区，并且在储存单元100的制造过程中，其结构很难控制。例如，当沟道108相当地短时，硼离子的横向扩散将降低储存单元100的性能。
根据本发明的实施例，本发明所提供的储存元件包括储存单元，其中该储存单元的沟道区乃是在反型区之间，而非在扩散区之间。
图2绘示为本发明第一实施例的储存单元200的单元结构图。储存单元200形成在半导体基板202上，其包括扩散区204和206。半导体基板202可由任何习知的半导体材料所组成，例如为硅。一方面，基板202由n型杂质掺杂而成，而扩散区204和206由p型杂质掺杂而成。
储存单元200包括在半导体基板202上所形成的多层栅极结构208。栅极结构208位于扩散区204和206之间，并且与扩散区204和206相间隔。栅极结构208包括第一绝缘层210、俘获层212、第二绝缘层214和控制栅极216。第一绝缘层210、俘获层212和第二绝缘层214可组成一ONO结构，其中第一绝缘层210的材质包括二氧化硅，俘获层212的材质包括氮化硅，第二绝缘层214的材质包括二氧化硅。控制栅极216的材质包括多晶硅，金属或金属硅化物或其组合。例如，控制栅极216的材质包括多晶硅和硅化钨(WSi)的组合。
储存单元200还包括两个反型区224和225及沟道226。反型区224定义为栅极结构208与扩散区204之间的半导体基板202的一部分，反型区225定义为栅极结构208与扩散区206之间的半导体基板202的一部分，而沟道226定义为反型区224和225之间的半导体基板202的一部分，其例如在栅极结构208的下方。
储存单元200还包括位于反型区224与225及栅极结构208上方的次栅极218。次栅极218的材质包括多晶硅，金属或金属硅化物或其组合。次栅极218藉由栅极介电层220而与反型区224和225电性绝缘，并且藉由绝缘间隙壁222而与栅极结构208电性绝缘。栅极介电层220可由氧化物所组成。绝缘间隙壁222可由氧化物或氮化物所组成。
藉由给次栅极218和半导体基板202提供适当的偏压，将在反型区224和225内形成由反型所引起的浅p型区。例如，在图3A中，半导体基板202接地，次栅极218被给予-10V的偏压。如果MOS结构的定限电压为VT0(为负值)，其中上述MOS结构包含次栅极218、栅极介电层220和半导体基板202，则当次栅极218上的偏压比半导体基板202上的偏压低，并且在数值上至少相差|VT0|时，将在反型区224和225内产生反型。在这种情况下，空穴将在反型区224和225内的n型半导体基板202的表面附近积聚，并且同时将形成浅p型区228和229(如图3A所示)。藉由控制次栅极218和半导体基板202上的偏压，将可控制p型区228和229中空穴的密度。特别是当次栅极218上的反向偏压越大时，则p型区228和229中空穴的密度将越高。
如图3A所示，p型区228和229及栅极结构208形成p型MOS晶体管230，其中浅p型区228和229分别是MOS晶体管230的源极和漏极。由于栅极结构208内有俘获层212，MOS晶体管230可藉由俘获层212所俘获的电荷来储存资料。例如，如图3B所示，可藉由给控制栅极216提供高的反向电压(例如为-20V)，并将半导体基板202接地来擦除或重新启动储存单元200，如此将产生一个强的垂直电场穿过栅极结构208。在该强电场的作用下，将引起两次电子穿隧过程。在第一次电子穿隧过程中，电子从控制栅极216穿出并穿过第二绝缘层214，而后进入俘获层212。在第二次电子穿隧过程中，电子从俘获层212穿出并穿过第一绝缘层210，而后进入半导体基板202。当上述两次电子穿隧过程达到一个动态平衡后，将重新启动储存单元200。一方面，在重新启动状态，并且正好没有偏压时，俘获层212内的电子浓度将导致在沟道226内产生p型沟道232。因此，在重新启动状态，MOS晶体管230的定限电压Vth-reset为正值(例如为4V)，并且此时的MOS晶体管230为耗尽型晶体管，然而既使当没有偏压时，此时的MOS晶体管230通常为打开状态。当关闭MOS晶体管230时，控制栅极216与源极(例如为p型区228或229)之间的偏压VG-VS必须大于Vth-reset，其中VG是施加于MOS晶体管230的控制栅极216上的偏压，VS是施加于MOS晶体管230的源极上的偏压。
然而，若要将储存单元200编程或读取储存单元200时，必须给p型MOS晶体管230的源极和漏极(例如为p型区228和229)提供偏压。由于浅p型区228和229具有导电性，可藉由给扩散区204和206提供偏压来给浅p型区228和229提供偏压。例如，如图3C所示，藉由给次栅极218提供反向偏压(例如-10V)，给控制栅极216提供正向偏压(例如6V)，以及给扩散区204提供反向偏压(例如-6V)来对储存单元200进行编程。在此同时，将扩散区206和半导体基板202接地。因此，p型区228和229将分别给予了约-6V和0V的偏压。由于在p型区228上施加大的反向电压，因而将在p型区228和半导体基板202间形成一处深的耗尽接合(depletion junction)和一个强大的电场。电子从p型区228的价带(valence band)穿隧到半导体基板202的传导带(conduction band)，并且由于电场的作用，电子在沟道226中将被加速，其中该电场是由于p型区228和229之间的偏压差而产生的。当电子在沟道区226中被加速而获得高能量时，由于施加于控制栅极上的正向偏压的作用所产生的垂直电场将把一些电子从沟道区226中“拉出”，并将其注入俘获层212中。
如图3C所示的偏压配置，被加速的电子在p型区228的邻近区域内将获得大部分的能量，并且其将穿隧进入在p型区228附近的俘获层212的左边部分内。由于俘获层212是介电层(例如为氮化硅)，电子被俘获进入俘获层212的左边部分。因此，沟道区226左边部分的空穴浓度将比储存单元200处于重新启动状态时的空穴浓度高，并且当比Vth-reset高的偏压施加于控制栅极216上，且扩散区204接地时，MOS晶体管230将被打开。换句话说，在沟道区226左边部分所形成的沟道，其对应的局部定限电压Vth-program大于Vth-reset。例如，Vth-program约为6～7V。因此，藉由给储存单元200提供适当的偏压，并且测量流过沟道区226的电流，便能确认是否储存单元200已编程于图3C所示的状态。例如，如图3D所示，给次栅极218提供-10V的偏压，给控制栅极216提供5V的偏压，给扩散区204提供0V的偏压，以及给扩散区206提供-1.6V的偏压。同时，将半导体基板202接地。然后，在上述偏压的条件下测量流过沟道区226的电流。由于Vth-reset<5V<Vth-program，若储存单元200编程在图3C所示的偏压配置下，则将可监测到电流，而若储存单元200没被编程或处于重新启动状态时，则监测不到电流。由于当编程或读取储存单元时，由于储存单元的源极和漏极端乃会相互交换，因此读取储存单元的方法被称为是“反型读取”。
在图3C和图3D中，施加于扩散区204和206上的偏压将被转换，以分别地编程和读取俘获层212的右侧部分。因此，储存单元200将储存两比特的资料，其中第一比特与俘获层212的左侧部分相对应，第二比特与俘获层212的右侧部分相对应，且分别地编程和读取第一比特和第二比特。
根据本发明的第二实施例所述，多个储存单元乃是被排列成一个储存器阵列。图4A是一个储存器阵列400的平面示意图，该储存器阵列由多个储存单元200(2001，2002，2003，...)按多行和多列顺序排列组成，其中上述每一行与每一条字线WL(WL1，WL2，WL3，...)相对应，每一列与每一条位线BL(BL1，BL2，BL3，...)相对应。图4B为图4A所示的沿A-A’方向的储存器阵列的剖面示意图。于同一行中的储存单元200的栅极结构208连接在一起并组成相应的字线WL。在每一根位线的末端有两个扩散区402和404，并且在同一列的储存单元200还包括反型区224和225。如图4A和4B所示，储存器阵列400的所有储存单元220共享同一个次栅极218。
图4C-4G说明了储存器阵列400的操作方法。在图4C中，藉由给字线提供一偏压，例如-18V，并且将半导体基板202接地(图中未标出)，则将重新启动或擦除储存器阵列400。同时，将位线BL上的扩散区402和404接地，并给予一个反向偏压于次栅极218，如-10V。在图4D中，藉由给相应的字线WL1提供一偏压，例如6V，给相应的位线BL3的扩散区402提供一偏压，例如-6V，给其他所有位线BL的扩散区402和所有位线BL的扩散区404提供一偏压，例如0V，给其他所有的字线WL提供一偏压，例如-5V，和给次栅极218提供一偏压，例如-10V，则将编程储存单元2003的第一比特。在图4E中，藉由给相应的字线WL1提供一偏压，例如6V，给相应的位线BL3的扩散区404提供一偏压，例如-6V，给其他所有位线BL的扩散区404和所有位线BL的扩散区402提供一偏压，例如0V，给其他所有的字线WL提供一偏压，例如-5V，以及给次栅极218提供一偏压，例如-10V，则将编程储存单2003的第二比特。在图4F中，藉由给相应的字线WL1提供一偏压，例如5V，给相应的位线BL3的扩散区404提供一偏压，例如-2V，给其他所有位线BL的扩散区404和所有位线BL的扩散区402提供一偏压，例如0V，和给其他所有的字线WL和次栅极218提供一偏压，例如-5V，则将读取储存单元2003的第一比特。在图4G中，藉由给相应的字线WL1提供一偏压，例如5V，给相应的位线BL3的扩散区402提供一偏压，例如-2V，给其他所有位线BL的扩散区402和所有位线BL的扩散区404提供一偏压，例如0V，和给其他所有的字线WL和次栅极218提供一偏压，例如-5V，则将读取储存单元2003的第二比特。
本发明的第三实施例乃是提供一种多比特储存单元。图5绘示为一种多比特储存单元500，其形成于具有扩散区504和506的半导体基板502上的示意图。半导体基板502可包含n型半导体材料，例如n型硅。扩散区504和506可由p型杂质掺杂而成。第一绝缘层508、俘获层510和第二绝缘层512相继形成在半导体基板502上。第一绝缘层508的材质可包含二氧化硅，俘获层510的材质可包含氮化硅，第二绝缘层512的材质可包含二氧化硅。控制栅极514形成在第二绝缘层512上，其在扩散区504和506之间并与之相隔离。控制栅极514的材质可包含多晶硅、金属或金属硅化物或其组合。例如，控制栅极514可包含多晶硅和硅化钨(WSi)的组合。储存单元500还包括两个反型区516和518及沟道520。反型区516为半导体基板502上的控制栅极514与扩散区504之间的部分，反型区518为半导体基板502上的控制栅极514与扩散区506之间的部分，而沟道520为半导体基板502的反型区516与518之间的部分，其例如位于控制栅极514的下方。储存单元500还包括两个次栅极522和524，其中这两个次栅极在第二绝缘层512上并且分别在反型区516和518的上方。次栅极522和524的材质可包含多晶硅、金属或金属硅化物或其组合。次栅极522和524藉由绝缘间隙壁526而与控制栅极514电性绝缘。
如图2和图5所示，储存单元500与储存单元200有两方面的不同：第一，储存单元200的栅极介电层220乃是被第一绝缘层508、俘获层510和第二绝缘层512所取代；第二，次栅极218现被分成两个次栅极522和524。如图5所示的结构，储存单元500可储存多于两比特的资料。
在一方面，第一比特B1可储存于处于控制栅极514下方的俘获层510的左边部分，第二比特B2可储存于处于控制栅极514下方的俘获层510的右边部分，第三比特B3可储存于处于次栅极522下方的俘获层510的左边部分，和第四比特B4可储存于处于次栅极522下方的俘获层510的右边部分。下面将举例说明储存单元500的一个操作方法，例如读取储存单元500中第一比特到第四比特的资料、对储存单元500中第一比特到第四比特的资料进行编程以及擦除储存单元500中第一比特到第四比特的资料。例如，藉由将扩散区504接地，给扩散区506提供一偏压，例如-2V，给控制栅极514提供一偏压，例如3V，给次栅极522和524提供一偏压，例如-5V，则可读取第二比特B2的资料。藉由给控制栅极514和次栅极524提供一偏压，例如-5V，给次栅极522提供一偏压，例如6V，给扩散区504提供一偏压，例如-6V，和将扩散区506接地，则可对第三比特B3的资料进行编程。藉由给控制栅极514和次栅极522及524提供一个高的反向偏压，例如-18V，而将半导体基板502接地，则可擦除储存单元500。
根据本发明的第四实施例，多个储存单元500(5001，5002，5003，...)被排列成一个储存器阵列，如图6A和图6B所示的储存器阵列600。图6A为储存器阵列600的平面图，图6B为沿B-B’方向的储存器阵列600的剖面示意图。如图6A所示，储存器阵列600有多行和多列，其中每一行与字线WL(WL1，WL2，WL3，...)相对应，每一列与位线BL(BL1，BL2，BL3，...)相对应。同一行中的储存单元500的控制栅极514连接在一起并组成相应的字线WL。在每一根位线的末端有两个扩散区602和604，并且在同一列的储存单元500还包括反型区516和518。与储存器阵列400不同，在储存器阵列600中同一列上的储存单元500的次栅极522和524没有连接在一起。与储存器阵列400相比，储存器阵列600具有更高的储存密度。
与本发明的实施例相对应的储存元件可利用典型的MOS制造技术而形成。在图7A到图7C中将详细地说明储存单元200的制造过程。
首先，在图7A中，当元件绝缘区234(图中只标出一个)，例如为浅的沟道绝缘区，在形成以定义元件区域后，在硅基板202上将相继地形成第一氧化物层210’、氮化物层212’和第二氧化物层214’。一多晶硅层或金属层沉积在第二氧化物层214’上，并图案化形成控制栅极216。
在图7B中，利用控制栅极216作为一掩模而将第一氧化物层210’、氮化物层212’和第二氧化物层214’蚀刻成ONO结构，其中该ONO结构由第一氧化物层210、氮化物层212和第二氧化物层214组成。然后，一氧化物层沉积而形成栅极介电层220。同时，绝缘间隙壁222也在此时形成。
在图7C中，一多晶硅层或金属层将沉积和图案化而形成次栅极218，并随着离子的注入和扩散而形成扩散区204和206。
在图8A到图8B中将详细地说明储存单元500的制造过程。
首先，在图8A中，当元件绝缘区528(图中只标出一个)，例如为浅的沟道绝缘区，在形成以定义元件区域后，在硅基板502上将相继地沉积第一氧化物层508、氮化物层510和第二氧化物层512。藉由将一多晶硅层或金属层沉积并图案化之后而形成控制栅极514。绝缘间隙壁526将形成在控制栅极514的侧壁上。
然后，在图8B中，一多晶硅层或金属层将沉积和图案化而形成次栅极522和524，并随着离子的注入和扩散而形成扩散区504和506。
由于在扩散区使用了反型区，因此由本发明实施例所述的储存单元所形成的储存元件与习知的储存元件相比，本发明的储存元件具有消除由于离子的注入和硼在MOS元件中的短沟道的扩散所引起的问题的优点。由本发明实施例所述的储存单元所形成的储存元件的另一优点是利用BTBTHE所形成的p型MOS晶体管，例如该储存元件与习知的储存元件相比，其具有高效率的载体注入、高速度、更好的资料保持性质和对电浆辐射免疫性等等。
虽然本发明已以较佳实施例揭露如上，然其并非用以限定本发明，任何熟习此技艺者，在不脱离本发明的精神和范围内，当可作些许的更动与润饰，因此本发明的保护范围当视前述权利要求所界定者为准。
Claims (6)
1.一种半导体元件，其特征在于包括：
一半导体基板，包括：
一第一反型区，
一第二反型区，
一沟道区，位于该第一反型区和该第二反型区之间；
一第一绝缘层，位于该沟道区和该第一反型区及该第二反型区上；
一俘获层，位于该第一绝缘层上；
一第二绝缘层，位于该俘获层上；
一控制栅极；
一第一扩散区；
一第二扩散区；以及
至少一次栅极，其中该次栅极包括一第一次栅极与一第二次栅极，该第一次栅极位于该第一扩散区上方，该第二次栅极位于该第二扩散区上方，该第一次栅极、该第二次栅极和该控制栅极都位于该第二绝缘层上。
2.根据权利要求1所述的半导体元件，其特征在于其中该半导体基板为n型。
3.根据权利要求1所述的半导体元件，其特征在于其中该控制栅极的材质包括多晶硅、金属或金属硅化物或其组合。
4.根据权利要求1所述的半导体元件，其特征在于其中该次栅极的材质包括多晶硅、金属、金属硅化物或其组合。
5.根据权利要求1所述的半导体元件，其特征在于更包括一栅极介电层，位于该次栅极以及该第一扩散区和该第二扩散区之间。
6.根据权利要求1所述的半导体元件，其特征在于其中该次栅极位于该第一反型区、该第二反型区和该控制栅极上方。
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