CN1139992C - 具有硅化物层的半导体器件及其制造方法 - Google Patents

具有硅化物层的半导体器件及其制造方法 Download PDF

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Abstract

提供一种半导体器件，该半导体器件即使被进一步小型化，在器件部分中的MOSFET也能够高速工作同时可抑制在另一器件部分中的MOSFET电流泄漏。该器件包括：半导体衬底；限定在衬底上的第一部分；限定在衬底上的第二部分；和覆盖第一部分而不覆盖第二部分的电介质掩模层。第一部分包括第一MOSFET，第一MOSFET具有第一成对的源区和漏区、形成于衬底上的第一栅绝缘层和形成于第一栅绝缘层上的第一栅极。在各第一成对的源区和漏区中不包括硅化物层。

Description

具有硅化物层的半导体器件及其制造方法
技术领域
本发明涉及具有硅化物层的半导体器件及其制造方法，特别涉及配有至少两个内置(built-in)的需要不同电特性或性能的电子元件/电路部分，例如逻辑电路部分、动态随机存取存储器(DRAM)单元部分、DRAM单元的外围或控制电路部分等的半导体器件以及其制造方法。
背景技术
通常，配备了包括诸如读出放大器之类的逻辑电路的逻辑电路部分和包括DRAM单元阵列的DRAM单元部分的半导体器件是公知的，该半导体器件已实际用于各种应用领域。不仅逻辑电路而且DRAM单元都典型地由金属氧化物半导体场效应晶体管(MOSFET)形成。
在这种类型的半导体器件中，为了增加配置在逻辑电路部分中的逻辑电路的工作速度，需要将诸如钨(W)、钛(Ti)、钼(Mo)、钴(Co)和镍(Ni)之类的难熔金属的硅化物层设置在构成逻辑电路的MOSFET的源区和漏区和栅极中。这是因为难熔金属硅化物层的电阻低于单晶硅(Si)和多晶硅层的电阻。
通常，通过在热处理工艺期间难熔金属与Si的化学反应产生难熔金属硅化物层，该处理工艺被称为“硅化反应(silicidation reaction)”。因此，在相同硅衬底上，不仅逻辑电路部分而且DRAM单元部分都要经受热处理工艺。这样，难熔金属硅化物层均包括在逻辑电路部分和DRAM单元部分的MOSFET的源区和漏区和栅极中。
包括在DRAM单元部分的源区和漏区中的难熔金属硅化物层有增加在相关源区和漏区的p-n结的电流泄漏的趋势。因而，存在使DRAM单元的数据存储特性或性能劣化的问题。
为了解决这个问题，提供了示于图1中的构形。在该构形中，构图的隔离电介质119被形成于p型单晶硅衬底101的主表面上，从而限定具有n沟道MOSFET 121的逻辑电路部分120和具有n沟道MOSFET131和存储电容器132的DRAM单元部分130。为简化说明，在图1中示出一个MOSFET 121、一个MOSFET 131和一个电容器132，下面仅对有关这三个元件加以说明。
在逻辑电路部分120中，在衬底101中形成成对的n+型扩散区109b和成对的n-型扩散区110b，从而形成成对的具有轻掺杂漏(LDD)结构的源区和漏区104b和105b。两个扩散区109b中的位于右侧的一个扩散区109b和毗连的扩散区110b构成源区或漏区104b。两个扩散区109b中的位于左侧的一个扩散区109b和毗连的扩散区110b构成源区或漏区105b。
在成对的n+型扩散区109b之间的衬底101的主表面上形成栅绝缘层102b。栅绝缘层102b与在其底部的成对的n-型扩散区110b重叠。在栅绝缘层102b上形成多晶硅层103b和成对的侧壁间隔层114b。该对侧壁间隔层114b位于多晶硅层103b的各侧。并且，在多晶硅层103b上形成被侧壁间隔层114b夹置的难熔金属的硅化物层112b。硅化物层112b和多晶硅层103b用作栅极118b。
成对的源区和漏区104b和105b、栅绝缘层102b、栅极118b和成对的侧壁间隔层114b构成MOSFET 121。
在DRAM单元部分130中，成对的n+型扩散区109a和成对的n-型扩散区110a形成在衬底101中，从而形成具有LDD结构的成对的源区和漏区104a和105a。两个扩散区109a中位于右侧的一个扩散区和毗连的扩散区110a构成源区或漏区104a。两个扩散区109a中位于左侧的另一个扩散区和毗连的扩散区110a构成源区或漏区105a。
在成对的n+型扩散区109a之间的衬底101的主表面上形成栅绝缘层102a。栅绝缘层102a与在其底部的成对的n-型扩散区110a重叠。在栅绝缘层102a上形成多晶硅层103a和成对的侧壁间隔层114a。该对侧壁间隔层114a位于多晶硅层103a的各侧。并且，在多晶硅层103a上形成难熔金属的硅化物层112a。硅化物层112a和多晶硅层103a用作栅极118a。
成对的源区和漏区104a和105a、栅绝缘层102a、栅极118a和成对的侧壁间隔层114a构成MOSFET 131。
并且，在衬底101中形成n型扩散区108，该扩散区108将与位于右侧的n+型扩散区109a和隔离电介质119接触。扩散区108用作电容132的下电极。在扩散区108上有选择地形成电容器的电介质层107。在隔离电介质119上有选择地形成将与电容器的电介质层107接触的导电层106，该导电层106用作电容器132的上电极。
电容器132在扩散区108和109a的接触区域与MOSFET 131电连接。
就图1所示的器件构形来说，由于在DRAM单元部分130中的MOSFET 131的源区和漏区104a和105a中不包括硅化物层，因而可解决上述致使DRAM单元的数据存储特性或性能劣化的问题。可是，在这种情况下，出现另外的问题，在逻辑电路部分120中逻辑电路(即：MOSFET 121)工作速度不能高到令人满意的程度。
这样，必须研究能够在逻辑电路部分120和DRAM单元部分130中进行源区和漏区选择性硅化反应的技术。
图2A至2C示出选择性硅化反应技术的实例，其基本上与1989年10月公布的日本未审查专利公开No.1-264257中所披露的技术相同。
如图2C所示，在披露于日本未审查专利公开No.1-264257中的常规选择性硅化技术中，在p型单晶硅衬底201的主表面上形成构图的隔离电介质119，从而限定具有n沟道MOSFET 221的逻辑电路部分220和具有n沟道MOSFET 231和存储电容器232的DRAM单元部分230。
在逻辑电路部分220中，在衬底201中形成成对的n+型扩散区209b和成对的n-型扩散区210b，同时，在n+型扩散区209b上形成难熔金属的硅化物层212c。于是形成成对的具有LDD结构的源区和漏区204b和205b。两个扩散区209b中的位于右侧的一个扩散区、上面覆盖的硅化物层212c和毗连的扩散区210b构成源区或漏区204b。两个扩散区209b中的位于左侧的一个扩散区、上面覆盖的硅化物层212c和毗连的扩散区210b构成源区或漏区205b。这样，在逻辑电路部分220中的源区和漏区204b和205b中包括了硅化物层212c。
在成对的n+型扩散区209b之间的衬底201的主表面上形成栅绝缘层202b。栅绝缘层202b与在其底部的成对的n-型扩散区210b重叠。在栅绝缘层202b上形成多晶硅层203b和成对的侧壁间隔层214b。该对侧壁间隔层214b位于多晶硅层203b的各侧。并且，除在n+型扩散区209b上形成硅化物层212c之外，还在多晶硅层203b上形成被侧壁间隔层214b夹置的硅化物层212b。硅化物层212b和多晶硅层203b用作栅极218b。
成对的源区和漏区204b和205b、栅绝缘层202b、栅极218b和成对的侧壁间隔层214b构成逻辑电路部分220中的MOSFET 221。
在DRAM单元部分230中，成对的n+型扩散区209a和成对的n-型扩散区210a形成在衬底201中，从而形成具有LDD结构的成对的源区和漏区204a和205a。两个扩散区209a中位于右侧的一个扩散区和毗连的扩散区210a构成源区或漏区204a。两个扩散区209a中位于左侧的那个扩散区和毗连的扩散区210a构成源区或漏区205a。
因而，与逻辑电路部分220中的MOSFET 221不同，在DRAM单元部分230中的MOSFET 231在源区和漏区204a和205a中不包括硅化物层。
在衬底201的主表面上形成栅绝缘层202a以覆盖成对的n+型扩散区209a。栅绝缘层202a与在其底部的成对的扩散区209a和210a重叠。在栅绝缘层202a上形成多晶硅层203a和成对的侧壁间隔层214a。该对侧壁间隔层214a位于多晶硅层203a的各侧。并且，在多晶硅层203a上形成硅化物层212a。硅化物层212a和多晶硅层203a用作栅极218a。
成对的源区和漏区204a和205a、栅绝缘层202a、栅极218a和成对的侧壁间隔层214a构成DRAM单元部分230中的MOSFET 231。
并且，在衬底201中形成n型扩散区208，该扩散区208将与位于右侧的n+型扩散区209a和毗连的隔离电介质219接触。扩散区208用作电容232的下电极。在隔离电介质219上有选择地形成将与栅绝缘层202a接触的导电层206。导电层206用作电容器232的上电极。被扩散区208和导电层206夹置的成对的栅绝缘层202a用作电容器232的电容器电介质。
电容器232在扩散区208和209a的接触区域与MOSFET 231电连接。
就图2所示的器件构形来说，由于源区和漏区204a和205a以及204b和205b具有LDD结构，能够缩短MOSFET 221和231的沟道区，同时能够防止因热载流子而产生的不良效应。此外，栅极218a和218b具有多晶硅硅化物(polycide)结构，因而可减小栅极218a和218b的电阻，这对MOSFET 221和231的高速工作有利。
并且，在DRAM单元部分230中用作电荷存储结点的源区或漏区204a不包括硅化物层，同时，在逻辑电路部分220中源区和漏区204b和205b具有包括在其中的硅化物层212c。因此，可减小逻辑电路部分220中源区和漏区204b和205b的寄生电阻，同时可防止因结电流泄漏而产生的误动作。
按下述方式制造图2C中所示的器件构形。
首先，如图2A所示，在衬底201上形成隔离电介质219，以限定逻辑电路部分220和DRAM单元部分230，然后，在两个部分220和230中的衬底201的主表面上形成栅绝缘层202a和202b。接着，利用化学汽相沉积(CVD)工艺在衬底201的主表面上顺序淀积多晶硅和氮化硅(Si3N4)。随后，对淀积的多晶硅和氮化硅(Si3N4)进行构图，形成分别位于栅绝缘层202a和202b上的多晶硅层203a和203b，以及分别位于多晶硅层203a和203b上的氮化硅(Si3N4)213a和213b。图2A中示出此时的状态。
随后，如图2B所示，用多晶硅层203a和203b作为掩模，利用离子注入工艺，在衬底201中于DRAM单元部分230中的多晶硅层203a各侧处形成成对的n-型扩散区210a，在衬底201中于逻辑电路部分220中的多晶硅层203b各侧处形成成对的n-型扩散区210b。n-型扩散区210a与多晶硅层203a自对准。n-型扩散区210b与多晶硅层203b自对准。
在用CVD工艺形成二氧化硅(SiO2)层覆盖整个衬底201之后，用反应离子腐蚀(RIE)工艺构图已形成的SiO2层，从而在栅绝缘层202a上形成成对的侧壁间隔层214a和在栅绝缘层202b上形成成对的侧壁间隔层214b。成对的侧壁间隔层214a位于多晶硅层203a各侧，成对的侧壁间隔层214b位于多晶硅层203b各侧。
用多晶硅层203a和203b以及侧壁间隔层214a和214b作掩模，利用离子注入工艺将n型掺杂物导入衬底201中，与n-型扩散区210a和210b重叠，从而在DRAM单元部分230中的多晶硅层203a各侧形成成对的n+型扩散区209a和在逻辑电路部分220中的多晶硅层203b各侧形成成对的n+型扩散区209b，如图2B所示。n+型扩散区209a与多晶硅层203a和侧壁间隔层214a自对准。n+型扩散区209b与多晶硅层203b和侧壁间隔层214b自对准。
在除去位于多晶硅层203a和203b上的Si3N4层之后，有选择地除去存在于逻辑电路部分220中的栅绝缘层202b，从而有选择地露出衬底201的主表面，即n+型扩散区209b的表面。然后，用溅射工艺形成难熔金属层(未示出)，覆盖整个衬底201，其中难熔金属层与n+型扩散区209b的表面接触。按约600℃的温度对带有难熔金属层的衬底201施行热处理工艺，在由硅制备的衬底与难熔金属层之间引起硅化反应。于是，在n+型扩散区209b上分别形成硅化物层212c，同时在多晶硅层203a和203b上分别形成硅化物层212a和212b，如图2C所示。
在除去未反应的难熔金属层之后，最后，按约900℃的温度对带有硅化物层212a、212b和212c的衬底201施行热处理工艺，从而引起层212a、212b和212c的相变。结果，硅化物层212a、212b和212c的电阻被减小。
利用上述工艺步骤可获得图2C所示的器件构形，其中在DRAM单元部分230中的MOSFET 231在源区和漏区204a和205a中不包括硅化物层，而在逻辑电路部分220中的MOSFET 221在源区和漏区204b和205b中具有包括在其中的硅化物层。
从上述说明中可以看出，就图2C中所示的常规器件构形的制造方法而言，在DRAM单元部分230中的栅绝缘层202a被用作在难熔材料膜的硅化工艺期间用于防止在n+型扩散区209a处发生硅化反应的掩模层。考虑到该掩模的目的，栅绝缘层202a必需具有约100埃以上的厚度。另一方面，随着半导体器件小型化的进程栅绝缘层202a变得越来越薄。
因此，出现了这样的问题，即栅绝缘层202a有随小型化的发展变得不能实现其预定掩模目的的趋势。如果这样，在DRAM单元部分230中的n+型扩散区209a可能就被硅化，从而导致结电流泄漏增加。以下将该问题称作第一问题。
并且，在图2C中所示的常规器件构形的制造方法具有如下所述的第二和第三问题。特别是，该制造方法包括有选择地除去逻辑电路部分220中栅绝缘层202b的工艺。通常，光刻技术用于该有选择除去的工艺。
此外，如果设计DRAM单元部分230中的源区和漏区204a和205a和逻辑电路部分220中的源区和漏区204b和205b选择性形成，那么当在逻辑电路部分220中形成源区和漏区204b和205b时，DRAM单元部分230将被光刻胶膜覆盖。随后，当在DRAM单元部分230中形成源区和漏区204a和205a时，逻辑电路部分220将被光刻胶膜覆盖。
因此，第二个问题是，所需光刻工艺的总次数高达四次。
此外，位于逻辑电路部分220中的大多数图形是隔离的图形，而位于DRAM单元部分230中的大多数图形是线状和空间(line-and-space)图形。因而对于曝光光刻胶的工艺来说，这两个部分220和230具有不同的最佳曝光条件。
结果，在图2C中所示的常规器件结构的制造方法中，其中两个部分220和230同时曝光，存在第三个问题，即随着半导体器件小型化的发展，栅极218a和218b有难以或不能按预定精度形成的趋势。
此外，于1997年3月公布的日本未审查专利公开No.9-64294披露了具有DRAM单元部分和周边电路部分的半导体器件的制造方法。可是，该公开文献仅披露了在位于周边电路部分的MOSFET的源区和漏区中包括硅化层而在位于DRAM单元部分的MOSFET的源区和漏区中不包括硅化层的技术。该公开文献没有披露将硅化层置于位于DRAM单元部分和周边电路部分的MOSFET的源区和漏区中的方法。
因而，披露于日本未审查专利公开9-64294中的该常规方法不能解决上述第一至第三个问题。
于1997年7月公布的日本未审查专利公开No.9-181269披露了具有DRAM单元部分和逻辑电路部分的半导体器件的制造方法。该公开文献展示了在MOSFET的源区和漏区和在逻辑电路部分中的包括位线的栅极中设置硅化层的技术。可是，该公开文献仅说明了将硅化层置于DRAM单元部分的位线中的方法。
结果，披露于日本未审查专利公开No.9-181269中的该常规方法因其复杂的工艺顺序和大量的必需工艺步骤而不能解决上述第一至第三个问题。
发明内容
因此，本发明的目的是提供一种能够减少所需光刻工艺次数从而降低制造成本的半导体器件，以及制造该半导体器件的方法。
本发明的另一个目的是提供即使该器件被进一步小型化，也能够在不同的部分按预定的高精度形成栅极的半导体器件及其制造方法。
根据下面的说明，本技术领域的技术人员将明了以上和其它未具体说明的目的。
按照本发明的第一方面，提供一种半导体器件，该器件包括半导体衬底，限定在衬底上的第一部分，限定在衬底上的第二部分，和覆盖第一部分而不覆盖第二部分的电介质掩模层。
第一部分包括第一MOSFET，第一MOSFET具有第一成对的源区和漏区、形成于衬底上的第一栅绝缘层和形成于第一栅绝缘层上的第一栅极。在各第一成对的源区和漏区中不包括硅化物层。用掩模层以第一MOSFET的第一成对的源区和漏区与掩模层接触的方式覆盖第一MOSFET。
第二部分包括第二MOSFET，第二MOSFET具有第二成对的源区和漏区、形成于衬底上的第二栅绝缘层和形成于第二栅绝缘层上的第二栅极。在各第二成对的源区和漏区中包括硅化物层。
按照本发明第一方面的半导体器件，提供覆盖第一部分而不覆盖第二部分的电介质掩模层，并用掩模层以第一MOSFET的第一成对的源区和漏区与掩模层接触的方式覆盖第一部分中的第一MOSFET。
因此，当通过硅化反应在第二部分的第二MOSFET的第二成对的源区和漏区中包括硅化物层时，用掩模层可有效地覆盖或掩模第一MOSFET的第一成对的源区和漏区。这意味着第一MOSFET的第一栅绝缘层不被用作防止第一MOSFET的第一成对的源区和漏区硅化反应的掩模。
因此，即使因半导体器件的进一步小型化，第一MOSFET的第一栅绝缘层变薄，在第二MOSFET的第二源区和漏区中也不包括硅化物层。这样，第二部分中的第二MOSFET因存在硅化物层能够高速工作，同时在第一部分中的第一MOSFET的泄漏电流因没有硅化物层而被抑制。
此外，在第一部分中形成第一MOSFET和在第一部分中形成覆盖这样形成的第一MOSFET的掩模层之后，在第二部分中可形成第二MOSFET同时用掩模层覆盖第一部分。因此，所需的光刻工艺次数被减少。
而且，在按工艺顺序在第一部分中形成第一MOSFET之后，在第一部分中形成掩模层，覆盖这样形成的第一MOSFET。然后，按另一工艺顺序在第二部分中可形成第二MOSFET，同时用掩模层覆盖第一部分。结果，即使因半导体器件的进一步小型化使得第一和第二栅极更小型化，也能够按预定的高精度在第一和第二部分中形成第一和第二MOSFET的第一和第二栅极。
在按照第一方面的半导体器件的一个优选实施例中，从掩模层露出第一MOSFET的第一栅极顶部。在这种情况下，有硅化物层容易设置于第一MOSFET的第一栅极中的附加优点。
在按照第一方面的半导体器件的另一优选实施例中，第一MOSFET的第一栅极顶部位于与掩模层表面相同的平面上。在这种情况下，具有利用掩模层的表面抛光工艺使第一MOSFET的第一栅极顶部容易从掩模层露出的附加优点。
在按照第一方面的半导体器件的又一优选实施例中，掩模层的顶部位于与第二MOSFET的第二栅极顶部相同的平面上。在这种情况下，有第一和第二MOSFET的第一和第二栅极的高度容易相互一致的附加优点。
按照本发明的第二方面，提供一种半导体器件的制造方法，该方法包括下列步骤(a)至(j)。该方法用于制造本发明第一方面的半导体器件。
在步骤(a)中，在半导体衬底的主表面上形成第一部分和第二部分。
在步骤(b)中，在第一部分的半导体衬底主表面上形成第一栅绝缘层，在第二部分的半导体衬底主表面上形成第二栅绝缘层。
在步骤(c)中，在第一和第二栅绝缘层上形成导电层，覆盖第一和第二部分。
在步骤(d)中，在第一部分中构图导电层，从而在第一部分的第一栅绝缘层上形成第一栅极，而在第二部分中不形成栅极。
在步骤(e)中，在第一部分中于第一栅极的各侧处形成第一成对的源区和漏区，于是构成第一部分中的第一MOSFET。
在步骤(f)中，有选择地形成电介质掩模层，覆盖第一部分而不覆盖第二部分。
在步骤(g)中，构图第二部分中的其余导电层，同时用掩模层掩模第一部分，于是在第二部分的第二栅绝缘层上形成第二栅极。
在步骤(h)中，在第二部分中于第二栅极的各侧处形成第二成对的源区和漏区，于是构成第二部分中的第二MOSFET。
在步骤(i)中，形成难熔金属层，以难熔金属层与第二部分中第二成对的源区和漏区接触的方式覆盖第一和第二部分。
在步骤(j)中，热处理具有难熔金属层的衬底，因难熔金属与第二成对的源区和漏区的硅化反应，在第二部分的第二成对的源区和漏区上形成成对的硅化物层。
按照本发明第二方面的半导体器件制造方法，因为与按照本发明第一方面的半导体器件中所述的相同理由，因此，当在步骤(i)中通过硅化反应在第二部分的第二MOSFET的第二成对的源区和漏区中包括硅化物层时，用掩模层可有效地覆盖或掩模第一MOSFET的第一成对的源区和漏区。这意味着第一MOSFET的第一栅绝缘层不被用作防止第一MOSFET的成对的源区和漏区硅化反应的掩模。
因此，即使因半导体器件的进一步小型化，第一MOSFET的第一栅绝缘层变薄，在第二MOSFET的第二源区和漏区中也不包括硅化物层。这样，第二部分中的第二MOSFET因存在硅化物层能够高速工作，同时在第一部分中的第一MOSFET的泄漏电流因没有硅化物层而被抑制。
此外，在步骤(e)中在第一部分中形成第一MOSFET和在步骤(f)中在第一部分形成覆盖这样形成的第一MOSFET的掩模层之后，在步骤(h)中在第二部分可形成第二MOSFET同时用掩模层覆盖第一部分。因此，所需的光刻工艺次数被减少。
此外，在步骤(b)-(e)中在第一部分形成第一MOSFET之后，在步骤(f)在第一部分中形成掩模层，覆盖这样形成的第一MOSFET。然后，在步骤(g)和(h)中在第二部分可形成第二MOSFET同时用掩模层覆盖第一部分。结果，即使因半导体器件的进一步小型化使得第一和第二栅极更小型化，也能够按预定的高精度在第一和第二部分中形成第一和第二MOSFET的第一和第二栅极。
在按照本发明第二方面的制造方法的一个优选实施例中，通过形成掩模层覆盖整个衬底的子步骤和使掩模层平面化直到从掩模层露出第一MOSFET的第一栅极顶部的子步骤实施步骤(f)。在这种情况下，具有能够容易地进行使掩模层平面化的子步骤的结束检测和在步骤(j)容易将硅化物层设置于第一MOSFET的第一栅极中的附加优点。
在按照本发明第二方面的制造方法的另一优选实施例中，以例如下述方式执行步骤(f)，即第一MOSFET的第一栅极顶部位于与掩模层表面相同的平面上。在这种情况下，还具有利用掩模层的表面抛光工艺第一MOSFET的第一栅极顶部容易从掩模层露出的优点。
在按照本发明第二方面的制造方法的又一优选实施例中，以例如下述方式执行步骤(h)，即掩模层的顶部位于与第二MOSFET的第二栅极顶部相同的平面上。在这种情况下，还具有第一和第二MOSFET的第一和第二栅极的高度容易相互一致的优点。
附图说明
为了容易地实施本发明，下面参照附图进行描述。
图1是展示常规半导体器件构形的剖面图。
图2A-2C是分别展示另一个常规半导体器件的制造方法的剖面图。
图3A-3F是分别展示本发明实施例的半导体器件制造方法的剖面图。
具体实施方式
下面，参照附图详细说明本发明的最佳实施例。
按照本发明实施例的半导体器件具有图3F中所示的构形。
如图3F所示，构图的隔离电介质19被形成于p型单晶硅衬底1的主表面上，从而在衬底1上限定逻辑电路部分20和DRAM单元部分30。
显然，各逻辑电路部分20和各DRAM单元部分30都有大量的MOSFET。可是，为了简化图例和说明，在图3A-3F中仅图示作为设置于逻辑电路部分20中的MOSFET之一的n沟道MOSFET 21和设置于DRAM单元部分30中的n沟道MOSFET 31，并在下面进行说明。
在逻辑电路部分20中，在衬底1中形成成对的n+型扩散区9b和成对的n-型扩散区10b，同时，在n+型扩散区9b上形成难熔金属硅化物层12c。从而形成成对的具有LDD结构的源区和漏区4b和5b。两个扩散区9b中的位于右侧的一个扩散区、叠置的硅化物层12c和毗连的扩散区10b构成源区或漏区4b。两个扩散区9b中的位于左侧的那一个扩散区、叠置的硅化物层12c和毗连的扩散区10b构成源区或漏区5b。这样，在逻辑电路部分20的源区和漏区4b和5b中包括硅化物层12c。
在成对的n+型扩散区9b之间的衬底1主表面上形成栅绝缘层2b。栅绝缘层2b与在其底部的成对的n-型扩散区10b重叠。在栅绝缘层2b上形成多晶硅层3b和成对的侧壁间隔层14b。该对侧壁间隔层14b位于多晶硅层3b的各侧。并且，除在n+型扩散区9b上形成硅化物层12c之外，还在多晶硅层3b上形成被侧壁间隔层14b夹置的硅化物层12b。硅化物层12b和多晶硅层3b用作栅极18b。
成对的源区和漏区4b和5b、栅绝缘层2b、栅极18b和成对的侧壁间隔层14b构成MOSFET 21。由于成对的源区和漏区4b和5b与栅极18b自对准地形成，因而MOSFET 21具有自对准的硅化物(Salicide)结构。
在DRAM单元部分30中，成对的n+型扩散区9a和成对的n-型扩散区10a形成在衬底1中，从而形成具有LDD结构的成对的源区和漏区4a和5a。两个扩散区9a中位于右侧的一个扩散区和毗连的扩散区10a构成源区或漏区4a。两个扩散区9a中位于左侧的那个扩散区和毗连的扩散区10a构成源区或漏区5a。
这样，与逻辑电路部分20中的MOSFET 21不同，在DRAM单元部分30中的MOSFET 31没有包括在源区和漏区4a和5a中的硅化物层。
在成对的n+型扩散区9a之间的衬底1主表面上形成栅绝缘层2a。栅绝缘层2a与在其底部的成对的n-型扩散区9a和10a重叠。在栅绝缘层2a上形成多晶硅层3a和成对的侧壁间隔层14a。该对侧壁间隔层14a位于多晶硅层3a的各侧。并且，在多晶硅层3a上形成硅化物层12a。硅化物层12a和多晶硅层3a用作栅极18a。
成对的源区和漏区4a和5a、栅绝缘层2a、栅极18a和成对的侧壁间隔层14a构成DRAM单元部分30中的MOSFET 31。
与图2C中所示的常规器件构形不同，在图3F中没有示出存储电容器，其理由以下说明。这是因为按照本发明实施例的半导体器件不涉及位于DRAM单元部分30中的存储电容器。
在DRAM单元部分30中有选择地形成氧化层15，以覆盖MOSFET31。氧化层15不与逻辑电路部分20重叠。氧化层15与成对的n+型扩散区9a和9b接触。
如图3F所示，MOSFET 21的栅极18b的高度d1等于DRAM单元部分30中的MOSFET 31的栅极18a的高度d2。氧化层15的厚度等于栅极18a的高度d2。
尽管未示出，用层间绝缘层和某些叠置的导电和/或绝缘层覆盖MOSFET 21和31。可是，该层叠的结构是众所周知的并且与本发明无关。
下面，参照附图3A-3F说明本发明实施例的上述半导体器件的制造方法。
首先，如图3A所示，用已知的工艺在衬底1的主表面上形成隔离的电介质19，从而在衬底1上限定逻辑电路部分20和DRAM单元部分30。然后，在700-800℃的氧(O2)气氛中利用热氧化工艺，在两个部分20和30中的衬底1主表面上形成栅绝缘层2a和2b。层2a和2b具有约50-100埃的相同厚度。
接着，利用CVD工艺淀积厚度约为1000-2000埃的未掺杂的多晶硅层11，以覆盖栅绝缘层2a和2b以及隔离电介质19。然后，利用涂敷工艺在多晶硅层11上形成磷硅酸盐玻璃(PSG)层(未示出)，然后在氮(N2)气氛中在800-1000℃对PSG层施行热处理工艺，从而将存在于PSG层中的磷(P)原子扩散进多晶硅层11中。然后，将多晶硅层11的导电型转变为n型，从而降低了层11的电阻率。此后，利用氟化氢(HF)溶液除去PSG层。
代替使用未掺杂多晶硅层和PSG层，可用其掺杂浓度约为1020原子/cm2的杂质掺杂直接形成掺杂的多晶硅层。
随后，使用利用光刻工艺产生且覆盖逻辑电路部分20的构图的光刻胶膜(未示出)作为掩模，仅对DRAM单元部分30中的多晶硅层11构图，以具有栅极18a的平面形状。此时的状态示于图3A中。
在此工艺之后，如图3B所示，按约1013原子/cm2的剂量将磷(P)或砷(As)选择性地离子注入DRAM单元部分30中的衬底1内。在该离子注入工艺中，其余的多晶硅层11用作掩模，用以防止照射的P或As离子被导入逻辑电路部分20中。因此，照射的P或As离子仅仅被导入DRAM单元部分30中，从而按与构图的多晶硅3a自对准的方式形成成对的n-型扩散区10a。
在形成具有良好的台阶覆盖性能的氧化层(厚度约为1000-1500埃)(未示出)覆盖整个衬底1之后，用各向异性腐蚀工艺深腐蚀氧化层，形成在栅绝缘层2a上的成对的侧壁间隔层14a。侧壁间隔层14a位于多晶硅层3a的各侧。通过该深腐蚀工艺，有选择地除去栅绝缘层2a，从而如图3B所示，在衬底1上于多晶硅层3a的各侧形成两个窗口16。衬底1(即：成对的n-型扩散区10a)通过窗口16从栅绝缘层2a露出。
在此之后，如图3C所示，按约1015原子/cm2的剂量将As选择性地离子注入DRAM单元部分30中的衬底1内。在该离子注入工艺中，其余的多晶硅层11用作掩模，防止照射的As离子被导入逻辑电路部分20中。因此，照射的As离子仅仅被导入DRAM单元部分30中，从而按与构图的多晶硅3a和侧壁间隔层14a自对准的方式形成成对的n+型扩散区9a。这时，留下n-型扩散区10a的内部未改变。因而，如图3C所示，由DRAM单元部分30中成对的n-型扩散区10a和成对的n+型扩散区9a构成成对的源区和漏区4a和5a的LDD结构。
成对的源区和漏区4a和5a的LDD结构并不总是必需的。如果不使用LDD结构，那么就不需要形成侧壁间隔层14a的步骤和其后的注入As离子的步骤。
接着，用高密度等离子CVD(PDPCVD)工艺等形成厚度约为3000-5000埃的氧化层15。硼磷硅酸盐玻璃(BPSG)层可用作氧化层15。氧化层15通过窗口16与衬底1接触，如图3C所示。
为了减小氧化层15的厚度直到DRAM单元部分30中的多晶硅层3a顶部和逻辑电路部分20中未处理的多晶硅层11顶部被露出，用化学机械抛光(CMP)工艺抛光氧化层15的表面。这样，如图3C所示，在整个逻辑电路部分20中去除了氧化层15，同时在整个DRAM单元部分30中留下了氧化层15。此外，在DRAM单元部分30中遗留的氧化层15的平面化的表面为与逻辑电路部分20中的多晶硅层11的表面相同的平面。
在下面形成逻辑电路部分20中的MOSFET 21的工艺步骤中，将遗留在DRAM单元部分30中的氧化层15用作掩模，覆盖DRAM单元部分30。此时的状态示于图3C中。
代替CMP工艺，可用RIE工艺。在这种情况下，在形成厚度约为3000-5000埃的氧化层15覆盖整个衬底1之后，用在N2气氛中于约800-1200℃的温度下的热处理工艺平面化(planarized)氧化层15。作为氧化层15，最好使用BPSG层，因为BPSG层具有热流动性。这样，在用C4F8、Ar和O2气的混合气体作为腐蚀气体和将电源设定为1000-3000kW的条件下，按与以上相同的方式用RIE工艺深腐蚀氧化层15。
为了确保使多晶硅层11露出，最好在该阶段增加使用HF溶液去除氧化层15的湿腐蚀工艺。
然后，使用利用光刻工艺产生且覆盖DRAM单元部分30的构图的光刻胶膜(未示出)作为掩模，仅对逻辑电路部分20中的未处理的多晶硅层11构图，以具有栅极18b的平面形状。此时的状态示于图3D中。
在此工艺之后，如图3E所示，按约1013原子/cm2的剂量将磷(P)或砷(As)选择性地离子注入逻辑电路部分20中的衬底1内。在该离子注入工艺中，遗留的氧化层15被用作掩模，用以防止照射的P或As离子被导入衬底1中。因此，照射的P或As离子仅仅被导入逻辑电路部分20中，从而按与构图的多晶硅3b自对准的方式形成成对的n-型扩散区10b。
在形成具有良好的台阶覆盖性能的氧化层(厚度约为1000-1500埃)(未示出)覆盖整个衬底1之后，用各向异性腐蚀工艺深腐蚀氧化层，形成在栅绝缘层2b上的成对的侧壁间隔层14b。侧壁间隔层14b位于多晶硅层3b各侧。通过该深腐蚀工艺，有选择地除去栅绝缘层2b，从而如图3E所示，在衬底1上于多晶硅层3b的各侧形成两个窗口17。衬底1通过窗口17从栅绝缘层2b露出。
在此之后，如图3E所示，按约1015原子/cm2的剂量将As选择性地离子注入逻辑电路部分20中的衬底1内。在该离子注入工艺中，遗留的氧化层15被用作掩模，防止被照射的As离子被导入衬底1中。因此，被照射的As离子仅仅被导入逻辑电路部分20中，从而按与构图的多晶硅3b和侧壁间隔层14b自对准的方式形成成对的n+型扩散区9b。这时，留下n-型扩散区10b的内部未改变。因而，如图3E所示，由逻辑电路部分20中成对的n-型扩散区10b和成对的n+型扩散区9b构成成对的源区和漏区4b和5b的LDD结构。
然后，用溅射工艺形成诸如Ti、W、Mo、Co和Ni之类的难熔金属层(未示出)，覆盖整个衬底1，其中难熔金属层通过窗口17与n+型扩散区9b表面接触。按约600℃的温度对带有难熔金属层的衬底1实施热处理工艺，在由硅制备的衬底1与难熔金属层之间引起硅化反应。于是，在n+型扩散区9b上分别形成硅化物层12c，同时在多晶硅层3a和3b上分别形成硅化物层12a和12b，如图3F所示。
在除去未反应的难熔金属层之后，最后，按约900℃的温度再次对带有硅化物层12a、12b和12c的衬底1施行热处理工艺，从而引起层12a、12b和12c的相变。结果，硅化物层12a、12b和12c的电阻被减小。
通过上述工艺步骤，可获得本实施例的半导体器件的构形。
如上所述，按照本发明实施例的半导体器件，硅化物层12c分别包括在逻辑电路部分20的MOSFET 21的成对源区和漏区4b和5b中，并且，硅化物层12b还包括在其栅极18b中。与此同时，硅化物层12a包括在DRAM单元部分30的MOSFET 31的栅极18a中，而在其成对的源区和漏区4a和5a中不包括硅化物层。
因此，即使本实施例的半导体器件进一步小型化，在逻辑电路部分20的MOSFET 21也能够高速工作，并可抑制在DRAM单元部分30中的MOSFET 31的结电流泄漏。
此外，形成DRAM单元部分30中的MOSFET 31，同时用留下的多晶硅层11覆盖逻辑电路部分20，然后，形成逻辑电路部分20中的MOSFET 21，同时用氧化层15覆盖DRAM单元部分30。因此，在图3A和3D所示的多晶硅层11的构图工艺中可用两次光刻工艺实现本实施例的半导体器件。这样，与示于图2A-2C的常规方法相比，所需的平板印刷工艺次数减少。
并且，由于在分离的工艺步骤中形成逻辑电路部分20中的MOSFET 21和DRAM单元部分30中的MOSFET 31，因而即使半导体器件进一步小型化，也可以按预定的高精度形成MOSFET 21和31的栅极18a和18b。
根据发明者的测试，可发现示于图2A-2C的常规制造方法的典型制造时间周期为60小时，而本实施例半导体器件制造方法的典型制造时间周期为40小时。因而可发现即使增加了形成氧化层15的步骤和使氧化层15平面化的步骤，典型制造时间也可以从例如60小时减少到40小时。
在上述实施例中，涉及逻辑电路部分20和DRAM单元部分30。可是，本发明并不限于此。只要配有至少两个内装电子元件/电路的不同电气特性或性能的必需部分的半导体器件就可以。
尽管已说明了本发明的最佳形式，但应理解，所属技术领域的技术人员显然可进行各种改变，而不会脱离本发明的精神。因此，仅由所附权利要求确定本发明的范围。

Claims (10)

1.半导体器件，包括：
半导体衬底；
限定在所述衬底上的第一部分；
限定在所述衬底上的第二部分；
覆盖所述第一部分而不覆盖所述第二部分的电介质掩模层；
所述第一部分包括第一MOSFET，第一MOSFET具有第一成对的源区和漏区、形成于所述衬底上的第一栅绝缘层和形成于所述第一栅绝缘层上的第一栅极；
在各所述第一成对的源区和漏区中不包括硅化物层；
用所述掩模层覆盖所述第一MOSFET，使所述第一MOSFET的所述第一成对的源区和漏区与所述掩模层接触；
所述第二部分包括第二MOSFET，第二MOSFET具有第二成对的源区和漏区、形成于所述衬底上的第二栅绝缘层和形成于所述第二栅绝缘层上的第二栅极；和
包括在各所述第二成对的源区和漏区中的硅化物层。
2.根据权利要求1所述的半导体器件，其特征在于，从所述掩模层露出所述第一MOSFET的所述第一栅极的顶部。
3.根据权利要求1所述的半导体器件，其特征在于，所述第一MOSFET的所述第一栅极顶部位于与所述掩模层表面相同的平面上。
4.根据权利要求1所述的半导体器件，其特征在于，所述掩模层的顶部位于与所述第二MOSFET的所述第二栅极顶部相同的平面上。
5.根据权利要求1所述的半导体器件，其特征在于，所述第一部分是DRAM单元部分，所述第二部分是逻辑电路部分。
6.半导体器件的制造方法，该方法包括下列步骤：
(a)在半导体衬底的主表面上限定第一部分和第二部分；
(b)在所述第一部分的所述半导体衬底的所述主表面上形成第一栅绝缘层，在所述第二部分的所述半导体衬底的所述主表面上形成第二栅绝缘层；
(c)在所述第一和第二栅绝缘层上形成导电层，覆盖所述第一和第二部分；
(d)在所述第一部分中构图所述导电层，从而在所述第一部分的所述第一栅绝缘层上形成第一栅极，而在所述第二部分中不形成栅极；
(e)在所述第一部分中于所述第一栅极的各侧处形成第一成对的源区和漏区，于是构成所述第一部分中的第一MOSFET；
(f)有选择地形成电介质掩模层，覆盖所述第一部分而不覆盖所述第二部分；
(g)构图所述第二部分中的所述其余的导电层，同时用所述掩模层掩模所述第一部分，于是在所述第二部分的所述第二栅绝缘层上形成第二栅极；
(h)在所述第二部分中于所述第二栅极的各侧处形成第二成对的源区和漏区，于是构成所述第二部分中的第二MOSFET；
(i)形成难熔金属层，以所述难熔金属层与所述第二部分中所述第二成对的源区和漏区接触的方式覆盖所述第一和第二部分；和
(j)热处理具有所述难熔金属层的所述衬底，因所述难熔金属与所述第二成对的源区和漏区的硅化反应，在所述第二部分的所述第二成对的源区和漏区上形成成对的硅化物层。
7.根据权利要求6所述的半导体器件制造方法，其特征在于，通过形成所述掩模层覆盖所述整个衬底的子步骤，和使所述掩模层平面化直到从所述掩模层露出所述第一MOSFET的所述第一栅极顶部的子步骤实施所述步骤(f)。
8.根据权利要求6所述的半导体器件制造方法，其特征在于，以下述方式执行所述步骤(f)，就是使所述第一MOSFET的所述第一栅极顶部位于与所述掩模层表面相同的平面上。
9.根据权利要求6所述的半导体器件制造方法，其特征在于，以下述方式执行所述步骤(h)，就是使所述掩模层的顶部位于与所述第二MOSFET的所述第二栅极顶部相同的平面上。
10.根据权利要求6所述的半导体器件制造方法，其特征在于，所述第一部分是DRAM单元部分，所述第二部分是逻辑电路部分。
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Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3623400B2 (ja) 1998-07-13 2005-02-23 株式会社東芝 半導体装置及びその製造方法
US6432791B1 (en) * 1999-04-14 2002-08-13 Texas Instruments Incorporated Integrated circuit capacitor and method
KR20010066122A (ko) * 1999-12-31 2001-07-11 박종섭 반도체 소자의 폴리사이드 듀얼 게이트 형성 방법
JP2002050697A (ja) * 2000-08-07 2002-02-15 Mitsubishi Electric Corp 半導体装置の製造方法、及び半導体装置
JP3686318B2 (ja) 2000-08-31 2005-08-24 松下電器産業株式会社 半導体記憶装置の製造方法
US6403417B1 (en) * 2001-03-13 2002-06-11 United Microelectronics Corp. Method for in-situ fabrication of a landing via and a strip contact in an embedded memory
JP2002324850A (ja) * 2001-04-25 2002-11-08 Mitsubishi Electric Corp 半導体メモリ装置およびその製造方法
JP2004303918A (ja) * 2003-03-31 2004-10-28 Renesas Technology Corp 半導体装置の製造方法および半導体装置
TWI572009B (zh) * 2011-01-14 2017-02-21 半導體能源研究所股份有限公司 半導體記憶裝置
US11152382B2 (en) * 2019-10-28 2021-10-19 Donghyuk Ju Semiconductor one-time programmable memory for nanometer CMOS

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS62104078A (ja) 1985-10-31 1987-05-14 Nec Corp 半導体集積回路装置の製造方法
JPS633447A (ja) 1986-06-24 1988-01-08 Nec Corp Ｃｍｏｓ半導体集積回路装置の製造方法
JP2569115B2 (ja) * 1988-04-15 1997-01-08 株式会社日立製作所 半導体装置
JPH0964294A (ja) 1995-08-18 1997-03-07 Sony Corp 半導体装置の製造方法
DE69526585D1 (de) * 1995-12-06 2002-06-06 Ibm Temperaturkompensierter Referenzstromgenerator mit Widerständen mit grossen Temperaturkoeffizienten
JP2765544B2 (ja) 1995-12-26 1998-06-18 日本電気株式会社 半導体装置の製造方法
KR100249159B1 (ko) 1997-09-26 2000-03-15 김영환 반도체 소자의 제조방법
US5998252A (en) * 1997-12-29 1999-12-07 Taiwan Semiconductor Manufacturing Company, Ltd. Method of salicide and sac (self-aligned contact) integration

Also Published As

Publication number Publication date
CN1227971A (zh) 1999-09-08
KR100324149B1 (ko) 2002-02-16
JPH11251527A (ja) 1999-09-17
US6287911B1 (en) 2001-09-11
TW408475B (en) 2000-10-11
JP3161408B2 (ja) 2001-04-25
KR19990077523A (ko) 1999-10-25

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