CN1705084A - 形成场效应晶体管的金属硅化栅极的方法 - Google Patents

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Abstract

本发明涉及一种形成场效应晶体管的金属硅化栅极的方法，具体为一种在具有主动区域的基底上形成场效应晶体管的金属硅化栅极的方法。该方法首先至少在栅极的第一部分上形成金属硅化物。并于该主动区域及该栅极上沉积金属。执行退火程序，使得该金属反应而在该主动区域上形成金属硅化物。本发明所述方法提供金属硅化过程中，对于栅极电极高度可更佳的控制，且可较低的栅极电极电阻、提高元件速度、降低或防止栅极电极的渗硼、及降低或消除耗尽效应，且避免了高阶面漏电流或尖突。

Description

形成场效应晶体管的金属硅化栅极的方法
技术领域
本发明是有关于半导体装置及制造方法，特别是有关于形成具有金属硅化区域的场效应晶体管的方法。
背景技术
为降低在多晶硅栅极和源极/漏极区域及导线之间的接触电阻，是于用以形成各种导电线路的导体膜形成之前，先在源极/漏极区域与栅极电极上形成金属硅化物。近年来，较常见的金属硅化物质包括CoSi2和TiSi2，其通常是借由所谓的自我对准金属硅化程序为之。在金属硅化程序中，一薄层金属(例如Ti)毯覆沉积于半导体基底上，特别是覆盖于暴露出的源极/漏极与栅极电极区域上。继之，将至少一个退火步骤施于该晶圆，例如于摄氏800度以上的钛退火程序。此一退火程序使得该金属选择性地和源极/漏极与栅极电极区域暴露出的硅进行反应，以形成金属硅化物(例如TiSi2)。由于该金属硅化层仅形成于金属物质和源极/漏极硅区域或栅极电极多晶硅区域直接接触的区域，因此上述程序是称之为“自我对准金属硅化程序”。在金属硅化层形成之后，将未反应的金属移除，并执行一连接程序，以提供导体线路(例如在沉积的层间介电质层形成通孔，再将该通孔填入类似如钨的导体)。
就同一种金属而言，薄的金属硅化层较厚的金属硅化层的电阻性大，因此金属硅化物的厚度是很重要的一项参数。因此，较厚的金属硅化层可以使得半导体速度增加。然而，厚的金属硅化层的形成，可能会导致高的结漏电流并降低可靠度，特别是当形成超浅结时。形成厚的金属硅化层时，需使用下层半导体基底的硅，使得该厚金属硅化层向该超浅结靠近，甚至使其短路，因而产生高的结漏电流。
一般也希望能够降低栅极电极的电阻，以增加元件的速度。在栅极电极中，有越多的硅转变成金属硅化物，则该栅极电极的电阻越低。然而，当该栅极电极完全金属硅化时，在栅极电极上同时形成金属硅化物和源极/漏极区域会在该源极/漏极区域产生尖化效果。因此，该制程将受限于非常窄的共同制程裕度，其是由于为了将该栅极电极完全金属硅化，而该金属和硅暴露于快速热退火的环境中，而使得源极/漏极区域尖化，进而到达该结的底部，使得造成漏电。
目前已有许多种方法被提出，用来形成完全金属硅化的栅极电极。例如：B.Tavel et al.在”Totally Silicided(CoSi2)polysilicon：a novel approach to very low-resistive gate(～2Ω/sq)without metal CMP nor etching”(IEDM 01-825)(IEEE2001)中所揭示的技术，其借由下述步骤形成完全金属硅化的栅极电极：(a)形成多晶硅栅极电极；(b)同时将源极/漏极区域与栅极区域进行金属硅化，其中该栅极仅部分金属硅化形成钴/钛金属硅化物；(c)沉积形成氮化物衬垫；(d)在该氮化物衬垫上沉积形成介电质覆盖层；(e)化学机械研磨该介电质层及该衬垫层到该栅极电极顶表面；(f)在该研磨后的介电质层及该暴露出的栅极结构上沉积形成第二钴/钛层；(g)将该栅极电极其它部分进行金属硅化。
上述Tavel提出的方法虽然能够形成完全金属硅化的栅极电极，但是当其使用化学机械研磨方法时，其很难控制栅极电极的高度。例如，研磨速率在晶圆中心和晶圆边缘不一致。而且，化学机械研磨制程很容易会形成碟状表面和过度研磨的问题，使得造成凹陷的栅极顶表面，亦即具有不一致高度的个别栅极。由于难以控制该栅极电极高度，亦即，每一晶圆可能会包含具有不同高度的栅极，且单一栅极的不同区域可能具有不一致的高度，而使得难以控制栅极电极的完全金属硅化反应。再者，当栅极高度太低时，栅极和主动区域之间可能会发生桥接现象。再者，依据这种方法做出的元件，其速度也难以控制。
发明内容
本发明是有关于半导体装置及制造方法，特别是有关于形成具有金属硅化区域的场效应晶体管的方法。本发明方法能够在具有主动区域的基底上形成场效应晶体管的金属硅化栅极(silicided gate)。该方法至少在栅极的第一部分上形成金属硅化物，并于该主动区域及该栅极上沉积金属。继之，执行退火程序，使得该金属反应而在该主动区域上形成金属硅化物。
本发明所述的在具有主动区域的基底上形成场效应晶体管的金属硅化栅极的方法，更在形成金属硅化物步骤执行之前先在该主动区域上沉积遮蔽层，其中该遮蔽层防止在执行形成金属硅化物步骤时，该金属硅化物形成于该主动区域上。
本发明所述的在具有主动区域的基底上形成场效应晶体管的金属硅化栅极的方法，是于该基底及该栅极上形成顺应式的该遮蔽层，该方法更在该遮蔽层上蚀刻形成一通孔，使得在形成金属硅化物步骤执行之前将该栅极表面暴露出来。
本发明所述的在具有主动区域的基底上形成场效应晶体管的金属硅化栅极的方法，该遮蔽层包含下列中至少一种：SiO2、SiN、SiC、SiCN及SiON。
本发明所述的在具有主动区域的基底上形成场效应晶体管的金属硅化栅极的方法，该形成金属硅化物步骤包含：于该基底上沉积顺应式金属层，其是覆盖于该遮蔽层及该栅极暴露出来的部分；以及执行退火程序以于该栅极的该第一部分形成该金属硅化物，其中该遮蔽层用以防止沉积于该遮蔽层的该金属与该主动区域反应。
本发明所述的在具有主动区域的基底上形成场效应晶体管的金属硅化栅极的方法，沉积于该遮蔽层的该金属层包含下列中至少一种：Co/Ti、Co/TiN、Co/Ti/TiN、Ni/Ti、及Ni/TiN、Ni/Ti/TiN。
本发明所述的在具有主动区域的基底上形成场效应晶体管的金属硅化栅极的方法，是于该基底及该栅极上形成顺应式的该遮蔽层，其包含该栅极，该方法更包含在该遮蔽层形成通孔的步骤，使得在形成金属硅化物步骤执行之前将该栅极表面暴露出来。
本发明所述的在具有主动区域的基底上形成场效应晶体管的金属硅化栅极的方法，进一步在形成金属硅化物步骤和沉积金属步骤之间将该遮蔽层从该主动区域移除。
本发明所述的在具有主动区域的基底上形成场效应晶体管的金属硅化栅极的方法，于该沉积金属的步骤中所形成的该金属层是包含下列中至少一种：Co/Ti、Co/TiN、Co/Ti/TiN、Ni/Ti、及Ni/TiN、Ni/Ti/TiN。
本发明所述的在具有主动区域的基底上形成场效应晶体管的金属硅化栅极的方法，形成金属硅化物步骤在栅极的一部分上并未形成金属硅化物，其中沉积金属步骤形成足够厚度的该金属层，使得能够在执行退火程序步骤中完成完整的栅极金属硅化程序，其中执行退火程序步骤执行的退火程序使得该金属层与该栅极反应以使得该栅极完全金属硅化。
本发明所述的在具有主动区域的基底上形成场效应晶体管的金属硅化栅极的方法，形成于该栅极和该主动区域的金属硅化物包含下列中至少一种：Co、Ni、和Ti。
本发明所述的在具有主动区域的基底上形成场效应晶体管的金属硅化栅极的方法，形成金属硅化物步骤包含将该栅极完全金属硅化。
本发明所述的在具有主动区域的基底上形成场效应晶体管的金属硅化栅极的方法，形成金属硅化物步骤在栅极的一部分上并未形成金属硅化物，其中执行退火程序步骤执行的退火程序使得该金属层与该栅极的至少一部分反应。
本发明所述的在具有主动区域的基底上形成场效应晶体管的金属硅化栅极的方法，该栅极金属硅化物包含第一金属硅化物及该主动区域的该金属硅化物包含第二金属硅化物。
本发明所述方法提供金属硅化过程中，对于栅极电极高度更佳的控制。该制程具有较高的制程裕度，利用两阶段的金属硅化程序，将该栅极电极的顶表面暴露出来，进而使得对金属硅化反应有更佳的控制，并提供较佳的金属硅化栅极，以及随之而来的各种优点，例如：较低的栅极电极电阻、更快的元件速度、降低或防止栅极电极的渗硼、及降低或消除耗尽效应，且避免了高阶面漏电流或尖突。
附图说明
图1～4、5A、5B、6～8、9A、9B、10显示依据本发明实施例形成金属硅化栅极的各阶段结构的横截面图。
具体实施方式
本发明是有关于半导体装置及制造方法，特别是有关于在具有主动区域的基底上形成场效应晶体管的金属硅化栅极的方法。
下文所述，本发明实施例的方法并为揭露制造IC的完整制程过程。本发明实施例可以适用于目前制造IC的技术或可见未来发展出来的IC制造技术，在此的实施例是配合一般的IC制造程序说明，使得让本发明的目的、特征及优点能更明显易懂。下文配合所附图标图1至图10所示半导体晶片或基底的横截面图，做详细的说明。其中，图式中的各元件的配置是为说明之用，并非用以限制本发明。
图1～10显示依据本发明实施例基底上形成场效应晶体管的金属硅化栅极的方法的过程的示意图。各图式中类似的标号，是表示类似的结构。参见图1，显示传统晶体管的结构，其包含掺杂有N型掺质或P型掺质的基底10，以及源极/漏极区域11(图中未标示)包含浅延伸区域11A和掺杂有N型掺质或P型掺质的重度掺杂区域11B。依据本发明实施例，该基底包含类似如单晶硅的结晶硅。基底10也可以是硅-锗基底，III-V族基底，绝缘硅(SOI)基底或其它基底。一般而言，该源极/漏极区域11的导电特性和该基底相反。该源极/漏极区域11的制造，是首先在基底10上的栅极介电质层12(例如类似如氧化硅或高介电物质等栅极氧化物)上形成多晶硅栅极电极13。依据本发明实施例，该栅极电极的厚度可以介于500埃到2000埃之间。栅极电极13可以包含非结晶硅或硅-锗。利用栅极电极13作为掩膜，形成浅延伸区域11A。然后在栅极电极13的侧面形成介电侧壁间隔14。介电侧壁间隔14可以包含任何适当的介电物质，例如氧化硅、氮化硅、或其混和物。继之，执行离子布植，利用栅极电极13及介电侧壁间隔14作为掩膜，形成重度掺杂区域11B。虽然在此显示一传统的场效应晶体管结构，然本发明方法是可适用于其它场效应晶体管设计，例如鳍式场效应晶体管等。
参见图2，在该基底上形成屏蔽层16，例如SiO2、SiN、SiON、SiC、SiCN、或其它不会和接下来沉积其上的金属层发生反应的物质，其是可以借由化学气体沉积制程或炉管制程为之。屏蔽层16是顺应沉积于源极/漏极区域11与栅极电极13上，其厚度介于30埃到1000埃之间，其中以300埃为佳。
参见图3，执行一程序以移除在栅极电极13上方的屏蔽层16，使得栅极电极13的顶表面15暴露出来。依据本发明实施例，可以借由蚀刻制程来移除在栅极电极13上方的屏蔽层16，使得栅极电极13的顶表面15暴露出来。借由蚀刻制程，可以对于栅极高度和晶圆中栅极高度的均一性有较佳的控制。屏蔽层16没有被移除的部分则可以用来保护源极/漏极区域11，使其不会在后续的金属层沉积于基底10时，被金属硅化。依据一实施例，将用于形成多晶硅栅极电极13的掩膜，用于将部分屏蔽层16移除的微影/蚀刻制程，使得能够让屏蔽层16的开口和顶表面15对准。依据一实施例，利用HF蚀刻制程，使得栅极电极13能够暴露出来。例如，当屏蔽层16包含O时(SiO2)，可以使用1∶1～1000∶1(HF/H2O)的HF蚀刻剂来进行蚀刻。F干式等离子蚀刻也可以用来进行上述蚀刻制程。
参见图4，将金属层18毯覆沉积于栅极电极13暴露出的顶表面15上，其是可以包含纯金属或金属合金或包含添加物的金属，例如：C、Al、Sc、Ti、V、Cr、Mn、Fe、Cu、Y、Zr、Nb、Mo、Ru、Rh、Pd、In、Sn、La、Hf、Ta、W、Re、Ir、Pt、Ce、Pr、Nd、Sm、Eu、Gd、Th、Dy、Ho、Er、Tm、Yb、Lu、或其混和，其是可以增加或改变热稳定度及/或形成金属硅化物的温度。依据一实施例，金属层18包含Co/Ti、Co/TiN、Co/Ti/TiN、Ni/Ti、或Ni/TiN、Ni/Ti/TiN，其厚度可以介于10埃到2000埃之间。如图4所示，金属层18也沉积于屏蔽层16没有被移除的部分上。金属层18可以任何方式沉积，例如化学气体沉积、原子层沉积、或溅镀等。
参见图5A，执行一退火程序，其中以快速热退火步骤较佳。该退火步骤可以于摄氏200度到900度之间执行10到1000秒，其是依据使用的金属种类和想要形成的金属硅化层20的厚度而定。在退火步骤中，金属硅化层20(例如钴金属硅化物和镍金属硅化物等)至少形成于栅极电极13的一部分上，留下一部分没有进行金属硅化反应，或者，将栅极电极13全部施以金属硅化反应(如图5B中金属硅化栅极20A所示)。对某些金属硅化物而言(例如CoSi2及TiSi等)，需使用两阶段快速热退火程序来形成金属硅化层20。
参见图6，将任何尚未反应的金属(在图5A及图5B中的金属层18A)从基底10上移除，留下屏蔽层16没有被移除的部分。尚未反应的金属层18A可以借由湿式化学蚀刻制程或其它方法移除。依据一实施例，可以利用HNO3、HCl、NH4OH、H2SO4、或其它酸蚀刻剂(例如混和酸液)来移除尚未反应的金属层18A。依据一实施例，以介于室温和摄氏150度之间的反应温度，反应2～60分钟，来进行蚀刻反应。
参见图7，将沉积于间隔14和源极/漏极区域11上的屏蔽层16没有被移除的部分移除，使得将源极/漏极区域11(亦即，主动区域)暴露出来以进行金属硅化反应。依据一实施例，使用HF蚀刻来移除沉积于间隔14和源极/漏极区域11上的屏蔽层16没有被移除的部分。
参见图8，将第二层金属层22沉积于基底10上，以覆盖金属硅化层20的顶表面及源极/漏极区域11，其最好为与金属层18相同的金属，但不以此为限。如上所述，金属层22可以包含Co/Ti、Co/TiN、Co/Ti/TiN、Ni/Ti、或Ni/TiN、Ni/Ti/TiN。金属层22的厚度是足以在源极/漏极区域11产生预定厚度的金属硅化层，且可以将栅极电极13中未被金属硅化的部分完全或部分金属硅化为佳。依据一实施例，在栅极电极13形成的金属硅化层较形成于源极/漏极区域11(主动区域)的金属硅化层为厚。依据再一实施例，栅极电极被完全金属硅化。此所述的“完全金属硅化”是指该栅极电极有相当部分被金属硅化，在一实施例中，其被金属硅化的部分包含该栅极电极高度的90～100％，其中又以95～100％为佳。
参见图9A和图9B，再次在基底执行快速热退火程序，使得金属层22和源极/漏极区域11反应。在源极/漏极区域11上形成预定厚度的金属硅化区域26。依据一实施例，第二次的退火步骤的反应时间和温度的设定，必须能部分或完全防止金属原子额外扩散到栅极电极13中，形成如图9B所示的部分金属硅化的栅极，但其中栅极金属硅化部分24A的厚度必须大于在源极/漏极区域11上的金属硅化层26。第一次金属沉积和退火程序所形成的金属硅化层20是可以作为后续扩散的屏蔽阻挡之用。依据此实施例，则栅极电极13在第一次退火程序时，就已经完全金属硅化了(若预定形成一完全金属硅化的栅极电极)，或最初部分金属硅化形成一个比主动区域的金属硅化层26要厚的金属硅化层。如图9A及图9B所示，金属层20以足够的时间和温度进行处理，以促进进一步的金属扩散进入栅极，以促进额外的金属硅化反应，或是完全金属硅化反应。
借由控制和限制主动区域金属硅化层的厚度，可以避免结短路。借由将栅极金属硅化层加厚，可以提高元件速度。完全金属硅化的栅极，则使得能够控制该元件的操作功能。
虽然在此将Co/Ti、Co/TiN、Co/Ti/TiN、Ni/Ti、或Ni/TiN、Ni/Ti/TiN叙述为本发明实施例较适合的使用金属，当其它可以形成金属硅化物，并具有显著扩散特性的金属或合金都可以使用，例如Ni、Pd、Cr、Co、Ti、W、Mo等。退火程序参数和金属厚度可以依据金属层22所选用的金属而定。当金属层22厚度介于20到150埃之间，且其使用的金属为镍时，该退火程序是于摄氏200～700度之间执行10～500秒，使得能够形成厚度介于40～300埃之间的金属硅化层26，并在某些实施例中，使栅极的金属硅化反应完全。
参见图10，将尚未反应的金属22A移除，形成金属硅化的栅极电极24和金属硅化的源极/漏极区域26，其中栅极电极的金属硅化层较源极/漏极区域的金属硅化层为厚，因而使得元件速度增加且可以避免超浅结短路的现象。可以使用具有高度选择性的湿式化学蚀刻来移除尚未反应的金属层22A。依据一实施例，可以利用HNO3、HCl、NH4OH、H2SO4或其它酸蚀刻剂(例如混和酸液)来移除尚未反应的金属层22A。
上述的制造程序是可以用来制造任何半导体装置，特别是先进的次微米CMOS装置，例如具有超浅结的0.1微米装置(例如500到2000埃以上的)，且能够有效地增进超浅结的可靠性。在主动区域和栅极电极及接线之间的寄生及接触电阻可以在不增加结漏电流的情况下达成。而且，因为不需要利用研磨或回蚀刻制程来使得栅极电极的表面露出来以进行金属硅化反应，所以可以更容易地控制栅极电极的高度，进而使得能够对金属硅化反应有更好的控制，以形成完全金属硅化栅极电极24和金属硅化主动区域26。
本发明方法提供金属硅化过程中，对于栅极电极高度更佳的控制。该制程具有较高的制程裕度，利用两阶段的金属硅化程序，将该栅极电极的顶表面暴露出来，进而使得对金属硅化反应有更佳的控制，并提供较佳的金属硅化栅极，以及随之而来的各种优点，例如：较低的栅极电极电阻、更快的元件速度、降低或防止栅极电极的渗硼、及降低或消除耗尽效应，且避免了高阶面漏电流或尖突。
以上所述仅为本发明较佳实施例，然其并非用以限定本发明的范围，任何熟悉本项技术的人员，在不脱离本发明的精神和范围内，可在此基础上做进一步的改进和变化，因此本发明的保护范围当以本申请的权利要求书所界定的范围为准。
附图中符号的简单说明如下：
10：基底
11A：浅延伸区域
11B：重度掺杂区域
13：栅极电极
14：介电侧壁间隔
12：栅极介电质层
16：屏蔽层
15：顶表面
18：金属层
20：金属硅化层
18A：金属层
20A：金属硅化栅极
22：金属层
22A：金属层
24A、24：栅极金属硅化部分
26：金属硅化层

Claims (14)

1、一种在具有主动区域的基底上形成场效应晶体管的金属硅化栅极的方法，其特征在于所述在具有主动区域的基底上形成场效应晶体管的金属硅化栅极的方法包括：
至少在栅极的第一部分上形成金属硅化物；
在该主动区域及该栅极上沉积金属；以及
执行退火程序，使得该金属反应而在该主动区域上形成金属硅化物。
2、根据权利要求1所述的在具有主动区域的基底上形成场效应晶体管的金属硅化栅极的方法，其特征在于：更在形成金属硅化物步骤执行之前先在该主动区域上沉积遮蔽层，其中该遮蔽层防止在执行形成金属硅化物步骤时，该金属硅化物形成于该主动区域上。
3、根据权利要求2所述的在具有主动区域的基底上形成场效应晶体管的金属硅化栅极的方法，其特征在于：是于该基底及该栅极上形成顺应式的该遮蔽层，该方法更在该遮蔽层上蚀刻形成一通孔，使得在形成金属硅化物步骤执行之前将该栅极表面暴露出来。
4、根据权利要求3所述的在具有主动区域的基底上形成场效应晶体管的金属硅化栅极的方法，其特征在于：该遮蔽层包含下列中至少一种：SiO2、SiN、SiC、SiCN及SiON。
5、根据权利要求3所述的在具有主动区域的基底上形成场效应晶体管的金属硅化栅极的方法，其特征在于：该形成金属硅化物步骤包含：
于该基底上沉积顺应式金属层，其是覆盖于该遮蔽层及该栅极暴露出来的部分；以及
执行退火程序以于该栅极的该第一部分形成该金属硅化物，
其中该遮蔽层用以防止沉积于该遮蔽层的该金属与该主动区域反应。
6、根据权利要求3所述的在具有主动区域的基底上形成场效应晶体管的金属硅化栅极的方法，其特征在于：沉积于该遮蔽层的该金属层包含下列中至少一种：Co/Ti、Co/TiN、Co/Ti/TiN、Ni/Ti、及Ni/TiN、Ni/Ti/TiN。
7、根据权利要求2所述的在具有主动区域的基底上形成场效应晶体管的金属硅化栅极的方法，其特征在于：是于该基底及该栅极上形成顺应式的该遮蔽层，其包含该栅极，该方法更包含在该遮蔽层形成通孔的步骤，使得在形成金属硅化物步骤执行之前将该栅极表面暴露出来。
8、根据权利要求2所述的在具有主动区域的基底上形成场效应晶体管的金属硅化栅极的方法，其特征在于：进一步在形成金属硅化物步骤和沉积金属步骤之间将该遮蔽层从该主动区域移除。
9、根据权利要求1所述的在具有主动区域的基底上形成场效应晶体管的金属硅化栅极的方法，其特征在于：于该沉积金属的步骤中所形成的该金属层是包含下列中至少一种：Co/Ti、Co/TiN、Co/Ti/TiN、Ni/Ti、及Ni/TiN、Ni/Ti/TiN。
10、根据权利要求1所述的在具有主动区域的基底上形成场效应晶体管的金属硅化栅极的方法，其特征在于：形成金属硅化物步骤在栅极的一部分上并未形成金属硅化物，其中沉积金属步骤形成足够厚度的该金属层，使得能够在执行退火程序步骤中完成完整的栅极金属硅化程序，其中执行退火程序步骤执行的退火程序使得该金属层与该栅极反应以使得该栅极完全金属硅化。
11、根据权利要求1所述的在具有主动区域的基底上形成场效应晶体管的金属硅化栅极的方法，其特征在于：形成于该栅极和该主动区域的金属硅化物包含下列中至少一种：Co、Ni、和Ti。
12、根据权利要求1所述的在具有主动区域的基底上形成场效应晶体管的金属硅化栅极的方法，其特征在于：形成金属硅化物步骤包含将该栅极完全金属硅化。
13、根据权利要求1所述的在具有主动区域的基底上形成场效应晶体管的金属硅化栅极的方法，其特征在于：形成金属硅化物步骤在栅极的一部分上并未形成金属硅化物，其中执行退火程序步骤执行的退火程序使得该金属层与该栅极的至少一部分反应。
14、根据权利要求1所述的在具有主动区域的基底上形成场效应晶体管的金属硅化栅极的方法，其特征在于：该栅极金属硅化物包含第一金属硅化物及该主动区域的该金属硅化物包含第二金属硅化物。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103943483A (zh) * 2014-04-22 2014-07-23 上海华力微电子有限公司 降低多晶硅栅极与活化区镍硅化物厚度比的方法

Families Citing this family (30)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE10220923B4 (de) * 2002-05-10 2006-10-26 Infineon Technologies Ag Verfahren zur Herstellung eines nicht-flüchtigen Flash-Halbleiterspeichers
JP4521597B2 (ja) * 2004-02-10 2010-08-11 ルネサスエレクトロニクス株式会社 半導体記憶装置およびその製造方法
EP1575082A3 (en) * 2004-03-08 2006-05-31 Interuniversitair Micro-Elektronica Centrum (IMEC) Method for forming a self-aligned germanide structure
US7268065B2 (en) * 2004-06-18 2007-09-11 Taiwan Semiconductor Manufacturing Company, Ltd. Methods of manufacturing metal-silicide features
JP2006196646A (ja) * 2005-01-13 2006-07-27 Renesas Technology Corp 半導体装置及びその製造方法
US7504329B2 (en) * 2005-05-11 2009-03-17 Interuniversitair Microelektronica Centrum (Imec) Method of forming a Yb-doped Ni full silicidation low work function gate electrode for n-MOSFET
EP1796151A1 (en) * 2005-12-09 2007-06-13 Interuniversitair Microelektronica Centrum ( Imec) Low work function metal alloy
JP2006324628A (ja) * 2005-05-16 2006-11-30 Interuniv Micro Electronica Centrum Vzw 完全ケイ化ゲート形成方法及び当該方法によって得られたデバイス
US7674697B2 (en) * 2005-07-06 2010-03-09 International Business Machines Corporation MOSFET with multiple fully silicided gate and method for making the same
JP2007073938A (ja) * 2005-08-09 2007-03-22 Toshiba Corp 半導体装置
JP2007165558A (ja) * 2005-12-13 2007-06-28 Matsushita Electric Ind Co Ltd 半導体装置およびその製造方法
US7531423B2 (en) * 2005-12-22 2009-05-12 International Business Machines Corporation Reduced-resistance finFETs by sidewall silicidation and methods of manufacturing the same
US20070152276A1 (en) * 2005-12-30 2007-07-05 International Business Machines Corporation High performance CMOS circuits, and methods for fabricating the same
US20070178683A1 (en) * 2006-02-02 2007-08-02 Texas Instruments, Incorporated Semiconductive device fabricated using a two step approach to silicide a gate and source/drains
US7666790B2 (en) * 2006-04-27 2010-02-23 International Business Machines Corporation Silicide gate field effect transistors and methods for fabrication thereof
US7618891B2 (en) * 2006-05-01 2009-11-17 International Business Machines Corporation Method for forming self-aligned metal silicide contacts
US7456068B2 (en) * 2006-06-08 2008-11-25 Intel Corporation Forming ultra-shallow junctions
US20070296052A1 (en) * 2006-06-26 2007-12-27 Taiwan Semiconductor Manufacturing Company, Ltd. Methods of forming silicide regions and resulting MOS devices
US20080009134A1 (en) * 2006-07-06 2008-01-10 Tsung-Yu Hung Method for fabricating metal silicide
US7374980B2 (en) * 2006-10-13 2008-05-20 International Business Machines Corporation Field effect transistor with thin gate electrode and method of fabricating same
US7858459B2 (en) * 2007-04-20 2010-12-28 Texas Instruments Incorporated Work function adjustment with the implant of lanthanides
US7670952B2 (en) * 2007-03-23 2010-03-02 Texas Instruments Incorporated Method of manufacturing metal silicide contacts
US20100151677A1 (en) * 2007-04-12 2010-06-17 Freescale Semiconductor, Inc. Etch method in the manufacture of a semiconductor device
JP2008288364A (ja) * 2007-05-17 2008-11-27 Sony Corp 半導体装置および半導体装置の製造方法
US20090053883A1 (en) * 2007-08-24 2009-02-26 Texas Instruments Incorporated Method of setting a work function of a fully silicided semiconductor device, and related device
US20090134469A1 (en) * 2007-11-28 2009-05-28 Interuniversitair Microelektronica Centrum (Imec) Vzw Method of manufacturing a semiconductor device with dual fully silicided gate
US8273645B2 (en) * 2008-08-07 2012-09-25 Texas Instruments Incorporated Method to attain low defectivity fully silicided gates
US8012817B2 (en) * 2008-09-26 2011-09-06 Taiwan Semiconductor Manufacturing Company, Ltd. Transistor performance improving method with metal gate
JP2016051745A (ja) * 2014-08-29 2016-04-11 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
CN108807276A (zh) * 2017-05-05 2018-11-13 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法

Family Cites Families (47)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0448640A (ja) 1990-06-14 1992-02-18 Oki Electric Ind Co Ltd Ｍｏｓトランジスタの製造方法
US5645887A (en) 1994-01-14 1997-07-08 Lg Semicon Co., Ltd. Method for forming platinum silicide plugs
US5624869A (en) 1994-04-13 1997-04-29 International Business Machines Corporation Method of forming a film for a multilayer Semiconductor device for improving thermal stability of cobalt silicide using platinum or nitrogen
US5739563A (en) 1995-03-15 1998-04-14 Kabushiki Kaisha Toshiba Ferroelectric type semiconductor device having a barium titanate type dielectric film and method for manufacturing the same
WO1996030946A1 (fr) 1995-03-29 1996-10-03 Hitachi, Ltd. Dispositif semi-conducteur et son procede de fabrication
JP2848299B2 (ja) 1995-12-21 1999-01-20 日本電気株式会社 半導体装置及びその製造方法
EP0793271A3 (en) 1996-02-22 1998-12-02 Matsushita Electric Industrial Co., Ltd. Semiconductor device having a metal silicide film and method of fabricating the same
US5780362A (en) * 1996-06-04 1998-07-14 Wang; Qingfeng CoSi2 salicide method
JP3220645B2 (ja) 1996-09-06 2001-10-22 富士通株式会社 半導体装置の製造方法
US5937299A (en) 1997-04-21 1999-08-10 Advanced Micro Devices, Inc. Method for forming an IGFET with silicide source/drain contacts in close proximity to a gate with sloped sidewalls
US6197645B1 (en) 1997-04-21 2001-03-06 Advanced Micro Devices, Inc. Method of making an IGFET with elevated source/drain regions in close proximity to gate with sloped sidewalls
US6320213B1 (en) 1997-12-19 2001-11-20 Advanced Technology Materials, Inc. Diffusion barriers between noble metal electrodes and metallization layers, and integrated circuit and semiconductor devices comprising same
US6143617A (en) 1998-02-23 2000-11-07 Taiwan Semiconductor Manufacturing Company Composite capacitor electrode for a DRAM cell
US6291868B1 (en) 1998-02-26 2001-09-18 Micron Technology, Inc. Forming a conductive structure in a semiconductor device
US5998269A (en) 1998-03-05 1999-12-07 Taiwan Semiconductor Manufacturing Company, Ltd. Technology for high performance buried contact and tungsten polycide gate integration
US6602434B1 (en) 1998-03-27 2003-08-05 Applied Materials, Inc. Process for etching oxide using hexafluorobutadiene or related fluorocarbons and manifesting a wide process window
US6249010B1 (en) 1998-08-17 2001-06-19 National Semiconductor Corporation Dielectric-based anti-fuse cell with polysilicon contact plug and method for its manufacture
JP2000100749A (ja) 1998-09-25 2000-04-07 Mitsubishi Electric Corp 半導体装置および半導体装置の製造方法
US6159781A (en) 1998-10-01 2000-12-12 Chartered Semiconductor Manufacturing, Ltd. Way to fabricate the self-aligned T-shape gate to reduce gate resistivity
KR100284905B1 (ko) 1998-10-16 2001-04-02 윤종용 반도체 장치의 콘택 형성 방법
US6204177B1 (en) 1998-11-04 2001-03-20 Advanced Micro Devices, Inc. Method of forming junction leakage free metal silicide in a semiconductor wafer by alloying refractory metal
US6165807A (en) 1999-01-25 2000-12-26 Taiwan Smiconductor Manufacturing Company Method for forming junction leakage monitor for mosfets with silicide contacts
JP2000306860A (ja) 1999-04-20 2000-11-02 Nec Corp 半導体装置の製造方法
US6630712B2 (en) 1999-08-11 2003-10-07 Advanced Micro Devices, Inc. Transistor with dynamic source/drain extensions
JP2001068647A (ja) 1999-08-30 2001-03-16 Mitsubishi Electric Corp 半導体装置およびその製造方法
US6236091B1 (en) 1999-09-30 2001-05-22 Advanced Micro Devices, Inc. Method of forming a local interconnect with improved etch selectivity of silicon dioxide/silicide
US6201303B1 (en) 1999-10-14 2001-03-13 Advanced Micro Devices, Inc. Method of forming a local interconnect with improved etch selectivity of silicon dioxide/silicide
US6228761B1 (en) 1999-10-14 2001-05-08 Advanced Micro Devices, Inc. Method of forming a local interconnect with improved etch selectivity of silicon dioxide/silicide
US6225216B1 (en) 1999-10-15 2001-05-01 Advanced Micro Devices, Inc. Method of forming a local interconnect with improved etch selectivity of silicon dioxide/silicide
US6214680B1 (en) 1999-12-13 2001-04-10 Chartered Semiconductor Manufacturing, Ltd. Method to fabricate a sub-quarter-micron MOSFET with lightly doped source/drain regions
US6433371B1 (en) 2000-01-29 2002-08-13 Advanced Micro Devices, Inc. Controlled gate length and gate profile semiconductor device
US6326290B1 (en) 2000-03-21 2001-12-04 Taiwan Semiconductor Manufacturing Company Low resistance self aligned extended gate structure utilizing A T or Y shaped gate structure for high performance deep submicron FET
US6268257B1 (en) * 2000-04-25 2001-07-31 Advanced Micro Devices, Inc. Method of forming a transistor having a low-resistance gate electrode
US6204133B1 (en) 2000-06-02 2001-03-20 Advanced Micro Devices, Inc. Self-aligned extension junction for reduced gate channel
US6579783B2 (en) 2000-07-07 2003-06-17 Applied Materials, Inc. Method for high temperature metal deposition for reducing lateral silicidation
US6350688B1 (en) 2000-08-01 2002-02-26 Taiwan Semiconductor Manufacturing Company Via RC improvement for copper damascene and beyond technology
US6890854B2 (en) 2000-11-29 2005-05-10 Chartered Semiconductor Manufacturing, Inc. Method and apparatus for performing nickel salicidation
US6562718B1 (en) * 2000-12-06 2003-05-13 Advanced Micro Devices, Inc. Process for forming fully silicided gates
US6514859B1 (en) * 2000-12-08 2003-02-04 Advanced Micro Devices, Inc. Method of salicide formation with a double gate silicide
US6465309B1 (en) 2000-12-12 2002-10-15 Advanced Micro Devices, Inc. Silicide gate transistors
US6602781B1 (en) 2000-12-12 2003-08-05 Advanced Micro Devices, Inc. Metal silicide gate transistors
JP2002198368A (ja) 2000-12-26 2002-07-12 Nec Corp 半導体装置の製造方法
US6444578B1 (en) 2001-02-21 2002-09-03 International Business Machines Corporation Self-aligned silicide process for reduction of Si consumption in shallow junction and thin SOI electronic devices
US6475908B1 (en) 2001-10-18 2002-11-05 Chartered Semiconductor Manufacturing Ltd. Dual metal gate process: metals and their silicides
US6576548B1 (en) 2002-02-22 2003-06-10 Advanced Micro Devices, Inc. Method of manufacturing a semiconductor device with reliable contacts/vias
US6689688B2 (en) 2002-06-25 2004-02-10 Advanced Micro Devices, Inc. Method and device using silicide contacts for semiconductor processing
US6846734B2 (en) * 2002-11-20 2005-01-25 International Business Machines Corporation Method and process to make multiple-threshold metal gates CMOS technology

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103943483A (zh) * 2014-04-22 2014-07-23 上海华力微电子有限公司 降低多晶硅栅极与活化区镍硅化物厚度比的方法
CN103943483B (zh) * 2014-04-22 2017-01-04 上海华力微电子有限公司 降低多晶硅栅极与活化区镍硅化物厚度比的方法

Also Published As

Publication number Publication date
TW200541071A (en) 2005-12-16
TWI260777B (en) 2006-08-21
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US7015126B2 (en) 2006-03-21
CN100401477C (zh) 2008-07-09

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