CN1270386C - 半导体器件及其制造方法 - Google Patents
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Abstract
本发明的目的是提供一种可靠地与沟槽内的第1导体和第2导体连接，满足高集成化以及细微化要求的半导体器件及其制造方法。解决方案是，半导体器件(100)具备：半导体基板(110)；被形成在半导体基板(110)上的沟槽(135)；被堆积在沟槽(135)内部比较下方的，在上面具有凹坑的第1导体层(150)；埋入第1导体层(135)的凹坑，由比第1导体层(135)熔点还低的导电性材料构成的埋入层(199)；在沟槽(135)内部被设置在埋入层(199)上的，与第1导体层(150)电连接的第2导体层(152)。
Description
技术领域
本发明涉及半导体器件及其制造方法。
背景技术
随着具有DRAM等存储器的半导体器件的高集成化以及细微化，元件面积一代代被缩小。为了该高集成化以及细微化，以前在存储器单元中频繁采用沟槽电容器。为了进一步微细化具有沟槽电容器的半导体器件，必须缩小沟槽电容器的沟槽径。
图6是以往的半导体器件300的存储器单元区域的剖面图。半导体器件300，具有单晶硅基板10、板式电极20、电容器绝缘膜30、彩色绝缘膜40、第1存储结点电极50、第2存储结点电极52、SiN层或者SiO2层60、埋入带70、元件隔离绝缘膜80、栅绝缘膜90、源·漏扩散层91、92、栅电极93以及残留绝缘物99。存储结点电极50、52以及埋入带70由掺杂多晶硅构成。
栅绝缘膜90、栅·漏扩散层91、92以及栅电极93构成MOS晶体管Tr。板式电极20、电容器绝缘膜30以及第1存储结点电极50，作为被设置在沟槽35内的沟槽电容器发挥功能。因而，电荷，从晶体管Tr经由SiN层或者SiO2层60以及埋入带70被蓄积在存储结点电极50中。由此，数据被写入。另一方面，电荷，从存储结点电极50经由SiN层或者SiO2层60以及埋入带70向晶体管Tr释放。由此，数据被删除。这样，可以执行数据的写入/删除。
[专利文献1]
特开2000-269462号公报
[专利文献2]
特开2000-164824号公报
[专利文献3]
特开2001-196555号公报
[专利文献4]
美国专利6359300号
发明内容
但是，当为了半导体器件300的高集成化而缩小沟槽35直径的情况下，生成残留绝缘物99。残留绝缘物99，将第1存储结点电极50和第2存储结点电极52之间绝缘。由此，在第1存储结点电极50上蓄积电荷，或者不能从第1存储结点电极50释放电荷。其结果，产生数据的写入/删除不良。
参照图7(A)至图7(D)说明残留绝缘物99产生的原因。从图7(A)至图7(D)，按照半导体器件300的制造步骤顺序展示残留绝缘物99产生的过程的剖面图。从图7(A)至图7(D)中，只展示沟槽电容器区域，省略晶体管区域。
用以前已知的方法，在硅基板10上形成有沟槽35以及板式电极20。通过氧化沟槽35内壁形成电容器绝缘膜30。接着，如图7(A)所示，在沟槽35内部堆积多晶硅49。当沟槽35的直径小的情况下，在该多晶硅49的堆积时在多晶硅49上残留接缝97。
如图7(B)所示，接着，使用RIE(反应性离子蚀刻)法反向蚀刻多晶硅49。由此，形成第1存储结点电极50。在该蚀刻时，蚀刻气体，不只在多晶硅49的上面，还侵入接缝97内。其结果，在第1存储结点电极50的上面，形成如图7(B)所示的V字型的凹坑98。
如图7(C)所示，接着，将第1存储结点电极50作为掩模，蚀刻电容器绝缘膜30。由此，使沟槽35的上部露出。进而，在沟槽35内壁上堆积硅氧化膜。
如图7(D)所示，接着，用RIE法蚀刻硅氧化膜。由此，形成所需要厚度的彩色氧化膜40。进而，堆积多晶硅，接着，通过用RIE法反向蚀刻，形成第2存储结点电极52。
但是，在形成彩色氧化膜40时，V字型的凹坑98内的硅氧化膜未被除去而作为残留氧化物99残留。如上所述，残留氧化物99，阻碍第1存储结点电极50和第2存储结点电极52的电连接。
另一方面，在形成彩色氧化膜40时，在直至完全除去残留氧化物99而实施蚀刻的情况下，彩色氧化膜40的厚度变薄。即，这种情况下，不能控制彩色氧化膜40的厚度。
另外，凹坑98，因槽35的直径小，其纵横比变大而产生。因而，考虑了通过减小纵横比防止凹坑98。但是，为了减小纵横比增大沟槽35的直径，与半导体器件的高集成化以及微细化的要求相反。
另外，考虑了在第1存储结点电极50上使用比硅熔点低的半导体材料，例如，锗或者锗化硅，通过热处理平坦化凹坑98。
但是，当在第1存储结点电极50内有空隙96(参照图7(B))的情况下，通过热处理熔融的第1存储结点电极50向空隙96一侧崩塌，由此，第1存储结点电极50有可能从电容器绝缘膜30上剥离。其结果，沟槽电容器的容量降低，或者，第1存储结点电极50的一部分分离，起不到电极的作用。
因而，本发明的目的在于提供一种可靠地连接沟槽内的第1导体和第2导体，满足高集成化以及微细化要求的半导体器件及其制造方法。
采用根据本发明实施方式的半导体器件，具备：半导体基板；形成在上述半导体基板上或者堆积在上述半导体基板上的层上的沟槽；堆积在上述沟槽内部的，在上面具有凹坑的第1导体层；埋入上述第1导体层的凹坑的，由比上述第1导体层熔点低的导电性材料构成的埋入层；和在上述沟槽内部设置在上述埋入层上的，与上述第1导体层电连接的第2导体层。
优选，上述第1导体层的凹坑的断面形状是大致V字型的。
优选，上述第1导体层由多晶硅构成，上述埋入层由锗或者锗硅构成。
优选，上述埋入层由锗化硅(SiXGe(1-x))(0≤X≤1)构成，(1-X)/X在0.3或其以上。
优选，上述沟槽被形成在半导体基板上，在上述沟槽内壁和上述第1导体层之间、上述沟槽内壁和上述埋入层之间，以及上述沟槽内壁和上述第2导体层之间设置绝缘膜，具备具有将上述第1导体层、上述埋入层以及上述第2导体层作为一体的存储结点电极的存储器。
优选，在上述第1导体层内部有空隙。
上述沟槽，达到被设置在上述半导体基板表面上的扩散层那样地贯通被堆积在上述半导体基板上的层，上述第1导体层、上述埋入层以及上述第2导体层在上述沟槽内部作为一体的接点与上述扩散层电连接。
采用根据本发明的实施方式的半导体器件的制造方法，包含：在半导体基板或者被堆积在半导体基板上的层上形成沟槽的步骤；在上述沟槽内部堆积第1导体层的步骤；蚀刻位于上述沟槽内部的比较上方上的上述第1导体层的蚀刻步骤；在上述蚀刻步骤中被形成在上述第1导体层的上面的凹坑上，堆积比上述第1导体层熔点还低的导电型的埋入用材料的步骤；用比上述埋入用材料的熔点还高并且比上述第1导体层的熔点还低的温度进行加热的热处理步骤；蚀刻除去存在于上述沟槽侧壁上的上述埋入用材料，使得在上述凹坑中的上述埋入用材料残留的蚀刻步骤；在位于上述凹坑上的上述埋入用材料上堆积第2导体材料的步骤。
优选，在上述蚀刻步骤中形成的凹坑，在其断面上具有大致V字形状。
优选，上述第1导体层是多晶硅，上述埋入材料是锗或者锗化硅。
优选，上述热处理步骤的温度，是从800度至1412度。
另外，上述热处理步骤的温度，最好是从940度到1412度。
优选，在上述第1导体层的内部有空隙。
优选，上述埋入材料由锗化硅(SixGe(1-x))构成，(1-X)/X在0.3或其以上，在上述蚀刻步骤中，使用包含过氧化氢(H2O2)的介质蚀刻上述埋入用材料。
如果采用根据本发明的半导体器件及其制造方法，则可以可靠地连接沟槽内的第1导体和第2导体，并且可以满足高集成化以及微细化的要求。
附图说明
图1是根据本发明实施方式的半导体器件100的存储单元的剖面图。
图2是按照半导体器件100的制造步骤顺序展示的沟槽电容器区域的剖面图。
图3是按照半导体器件100的制造步骤顺序展示的沟槽电容器区域的剖面图。
图4是按照半导体器件100的制造步骤顺序展示的沟槽电容器区域的剖面图。
图5是在对源·漏扩散层的接点部分中使用了埋入层的半导体器件200的剖面图。
图6是以往的半导体器件300的存储单元区域的剖面图。
图7是按照半导体器件300的制造步骤顺序展示残留绝缘物99发生的过程的剖面图。
符号说明
100、200 半导体器件
110、201 半导体基板
120 板式电极
130 电容器绝缘膜
135、235 沟槽
140 彩色绝缘膜
150 第1存储结点电极
152 第2存储结点电极
160 绝缘薄膜部
170 埋入带
180 元件隔离区
190、290 栅绝缘膜
191、192、291、292 源·漏扩散层
193、293 栅电极
199、299 埋入层
220 保护膜
250 第1导体
252 第2导体
具体实施方式
以下，参照附图说明本发明的实施方式。本实施方式并不是限定本发明的方式。变更本实施方式的各构成要素的导电型也不失本实施方式的效果。
(实施方式1)
图1是根据本发明的实施方式的半导体器件100的存储单元的剖面图。图1展示由1对晶体管和电容器组成的DRAM型存储单元。在存储单元的沟槽电容器区域中，在p-型单晶硅基板110上形成有沟槽135。在沟槽135内部，设置有电容器绝缘膜130、彩色绝缘膜140、第1存储结点电极150、第2存储结点电极152、绝缘薄膜部160、埋入带170以及埋入层199。在沟槽135周围的硅基板110上，设置有板式电极120。进而在沟槽电容器的区域上，设置有元件隔离层180。
在存储单元的晶体管区域上，设置有栅绝缘膜190、源·漏扩散层191、192、栅电极193。栅绝缘膜190、源·漏扩散层191、192以及栅电极193构成MOS晶体管。板式电极120、电容器绝缘膜130以及第1存储结点电极150作为沟槽电容器发挥功能。
在数据的写入时，电荷从晶体管经由绝缘薄膜部160以及埋入带170蓄积在存储结点电极150上。由此，数据被写入。
另一方面，在数据的删除时，电荷，从第1存储结点电极150经由绝缘薄膜部分160以及埋入带170向晶体管释放。由此数据被删除。这样，半导体器件100可以执行数据的写入/删除。
为了防止在第2存储结点电极152的电位高时在扩散层192和板式电极120之间形成通道，彩色绝缘膜140，形成得比电容器绝缘膜130还厚。
绝缘薄膜部160，将埋入带170从单晶硅基板110分离。由此，防止埋入带170从与单晶硅基板110的接触部分单结晶化。绝缘薄膜部160电荷越容易通过越薄。因而，绝缘薄膜部160不会对数据写入/删除给予影响。
板式电极120以及源·漏扩散层191、192，例如是n+型的杂质扩散层。第1以及第2存储结点电极50、52以及埋入带70，例如，由n型的掺杂多晶硅组成。电容器绝缘膜130、彩色绝缘膜140、绝缘薄膜部分160以及栅绝缘膜190，例如，由硅氧化膜或者硅氮化膜等的绝缘材料构成。
埋入层199，由比第1存储结点电极50熔点更低的导体材料组成。例如，埋入层199，由包含n型杂质的锗或者包含n型杂质的锗化硅(SiXGe(1-X)(1＜X＜1>>构成。多晶硅的熔点是约1412度。锗的熔点是约940度。锗化硅(SiXGe(1-X))的熔点依赖于X的数值，是从940度至1412度的任意温度。
埋入层199，被埋入在形成于第1存储结点电极250上面的V字型的凹坑198内。因为埋入层199是导体，所以第1存储结点电极250与第2存储结点电极252电连接。因而，第1存储结点电极250以及第2存储结点电极252，可以可靠地蓄积来自晶体管的电荷。
以下，说明半导体器件100的制造方法。
从图2(A)至图4(C)，是以半导体器件100的制造步骤顺序展示的沟槽电容器区域的剖面图。另外，在从图2(A)至图3(C)中，只展示沟槽电容器区域，晶体管区域被省略。
用以往已知的方法，在半导体基板110上形成沟槽135以及板式电极120。通过氧化沟槽135的内壁，或者，通过堆积绝缘物，形成电容器绝缘膜130。接着，如图2(A)所示，在沟槽135内部堆积多晶硅149。因为沟槽135的直径小，所以在该多晶硅149的堆积时在多晶硅149内残留缝隙197以及空隙196。
如图2(B)所示，接着，使用RIE法反向蚀刻多晶硅149。由此，第1存储结点电极150被形成在沟槽135内的比较下方的位置上。在该蚀刻时，蚀刻气体，不只在多晶硅149的上面，而且还侵入缝隙197内。其结果，在第1存储结点电极150的上面，形成如图2(B)所示的大致V型的凹坑198。
进而，将第1存储结点电极150作为掩模，蚀刻电容器绝缘膜130。因而沟槽135的上部露出。
如图2(C)所示，接着，作为在埋入层199中使用的埋入用材料210堆积锗(Ge)或者锗化硅(SiXGe(1-X))。例如，当堆积锗化硅的情况下，在气压从约0.1托到5托，温度从约400℃至600℃，以及包含SiH4以及GeH4的气体流量从约50sccm到约3000sccm的条件下实施处理。当堆积锗的情况下，在和堆积锗化硅的情况一样的气压以及温度下，可以使用不包含SiH4，而包含GeH4的气体。
以下，如图3(A)所示，加热至比埋入用材料210的熔点还高，并且比第1存储结点电极150的熔点还低的温度。例如，加热至比锗(Ge)或者锗化硅(SiXGe(1-X))还高，并且比多晶硅还低的温度。更详细地说，用RTA(Rapid Thermal Annealing快速加温熟炼)法，在大气压下，在约1050℃的氮气氛围中，热处理约15秒钟。通过该热处理，埋入用材料210熔融，向凹坑198内流动。其结果，凹坑198被埋入用材料210平坦化。
通过该热处理，在凹坑198的部分上，第1存储结点电极50的硅和埋入用材料210的锗成分反应。因而，在埋入用材料210中，凹坑198附近部分的锗浓度比被形成在沟槽135侧壁部分上的锗浓度还低。另外，该热处理的温度，通过在比大气压还低的气压下实施热处理，可以设置在更低的温度上。如上所述，在大气压下，锗的熔点是约940度，但通过在低压力下进行热处理，锗流动的温度可以降低到约800度。
接着，如图3(B)所示，除去被形成在沟槽135侧壁上的埋入用材料210。例如，作为埋入用材料210当采用锗或者锗化硅的情况下，采用使用了过氧化氢(H2O2)的溶液。更详细地说，锗或者锗化硅，使用以硅∶过氧化氢∶水是1∶1∶6比率混合的约70℃的溶液蚀刻得到。另外，为了用包含过氧化氢的溶液蚀刻锗化硅(SiXGe(1-X))，(1-X)/X必须在约0.3或其以上。换句话说，相对硅浓度的锗浓度比率需要在约0.3或其以上。
埋入用材料210通过上述热处理向凹坑198流动，由此，在埋入用材料210中，位于凹坑198附近部分的膜厚度比位于沟槽135部分的膜厚度厚。因而，通过该蚀刻，位于沟槽135的侧壁上的埋入用材料210被除去，位于凹坑198附近的埋入用材料210残留。
另外，如上所述，位于凹坑198附近部分的锗浓度比被形成在沟槽135侧壁部分上的锗浓度还低。因而，残留在沟槽135侧壁上的埋入用材料210一方，比位于凹坑198附近的埋入用材料210蚀刻速度快。其结果，残留在沟槽135侧壁上的埋入用材料210容易通过蚀刻被除去，另一方面位于凹坑198附近的埋入用材料210容易残留。
将在使用了该过氧化氢蚀刻后残留在凹坑198上的埋入用材料210，以下称为埋入层199。
如图3(C)所示，在沟槽135内堆积彩色绝缘膜140。接着，用RIE法除去在埋入层199上的彩色绝缘膜140，使在沟槽135的比较上方一侧的彩色绝缘膜140残留。然后，向沟槽135内堆积n型多晶硅，接着，反向蚀刻该多晶硅。由此，第2存储结点电极152被形成在沟槽135内的埋入层199上。
如图4(A)所示，接着，将第2存储结点电极152作为掩模，蚀刻彩色氧化膜140。由此，位于第2存储结点电极152上方的沟槽135一侧露出。进而，在沟槽135侧面以及第2存储结点电极152的表面上形成由硅氮化膜或者硅氧化膜构成的绝缘薄膜层160。
如图4(B)所示，将多晶硅堆积在沟槽135内部，接着，反向蚀刻该多晶硅。由此，将埋入带170形成在沟槽135内。
如图4(C)所示，形成元件隔离用的浅沟，堆积绝缘膜，进而，通过CMP平坦化绝缘膜。由此，在该浅沟内部形成元件隔离层180。为了防止栅极布线等和埋入带170的短路，元件隔离层180也被形成在埋入带170上。
最后根据公知的方法，形成栅绝缘膜190、栅电极193、源/漏扩散层191、192。这样，完成具备有图1所示的存储单元的半导体器件100。
如果采用本实施方式，由于在堆积彩色氧化膜140前，将导电性的埋入层199填充到沟槽198中，所以彩色氧化膜140不会残留在凹坑198中。其结果，可以良好地维持第1存储结点电极150和第2存储结点电极152之间的电连接，不会发生数据的写入/删除不良。
如果采用本实施方式，则在埋入层199中包含锗。由此，与在埋入层199中只使用了硅的情况下相比，可以降低存储结点电极整体的电阻。存储结点电极全体，是包括第1存储结点电极150、第2存储结点电极152以及埋入层199的电容器电极。
如果采用本实施方式，则埋入材料210是锗化硅，其下的第1存储结点电极150是多晶硅。因而，在热处理(参照图3(A))埋入材料210时，只有埋入材料210流动，第1存储结点电极150不流动。即，面向缝隙196的第1存储结点电极150的部分不会从电容器绝缘膜130剥离。因而，第1存储结点电极150的容量不会降低，并且，第1存储结点电极150的一部分不会分离。
进而，由于不会加热到硅熔那样的高温，所以可以提高电容器绝缘膜130的泄露特性。
如果掺杂在第1存储结点电极150中的砷(As)的量过多，则难以向直径窄小的沟槽135内部堆积第1存储结点电极150(以下，称为敷层问题)。为了避免该敷层问题，有时限制掺杂在第1存储结点电极150中的砷的量。这种情况下，第1存储结点电极150的电阻提高，一般，砷，在锗中或者锗化硅中比硅中还容易扩散。
因而，如本实施方式所示，通过用锗或者锗化硅形成埋入层210，可以使掺杂在第2存储结点电极152中的砷扩散到第1存储结点电极150。由此，可以降低第1存储结点电极150的电阻。
当第2存储结点电极152的砷浓度低的情况下，也可以使砷从第1存储结点电极150向第2存储结点电极152扩散。
在本实施方式中虽然是在1个沟槽135内设置了2个存储结点电极，但存储结点电极的数量根据沟槽135的纵横比也可以设置3个或其以上。在这3个电极中，可以将在沟槽135内上下相邻的任意2个电极设置为第1存储结点电极150以及第2存储结点电极152。
(实施方式2)
在实施方式1中，埋入层被用在DRAM型存储单元的沟槽电容器中。但是，这样的埋入层，也可以应用在具有沟槽电容器的其它存储器、接点或者布线中。
图5是在向源·漏扩散层的接点部分中使用了埋入层的半导体器件200的剖面图。半导体器件200具备晶体管Tr。该晶体管Tr，具备半导体基板201、源·漏扩散层291、292、栅绝缘膜290、栅电极293以及保护膜220。
晶体管Tr，进一步具备与源·漏扩散层291、292连接的接点。接点具有被填充在沟槽235内的第1导体250、埋入层299以及第2导体252。
保护膜220，例如由硅氧化膜、硅氮化膜等的绝缘材料组成。沟槽235是被形成在保护膜220上的直至源·漏扩散层291、292的接触孔。第1导体250，例如，由掺杂多晶硅构成。第2导体252，例如由钨等金属构成。
埋入层299，由比第1导体250熔点低的导体材料组成。例如，埋入层299，由包含n型杂质的锗或者包含n型杂质的锗化硅(SiXGe(1-X)(0＜X＜1>构成。
埋入层299，被埋入形成在第1导体250上面的V字型的凹坑298内。由于埋入层299是导电性的，所以第1导体250与第2导体252电连接。因而，第1导体250以及第2导体252，可靠地与源·漏扩散层291、292连接。
以下，说明半导体器件200的制造方法。
使用已知的技术在半导体基板201上形成源·漏扩散层291、292、栅绝缘膜290、栅电极293以及保护膜220。其后，蚀刻保护膜220以及栅绝缘膜290设置沟槽235。
接着，在沟槽235内堆积掺杂多晶硅。进而，通过CDE反向蚀刻该掺杂多晶硅，形成第1导体250。通过该反向蚀刻，将V字型的凹坑298形成在第1导体250上面。
如果采用以往的方法，则接着，堆积用于形成布线的硅氧化膜，进而对该硅氧化膜进行构图。这种情况下，硅氧化膜被堆积在V字型的凹坑298内。虽然应该通过布线的构图除去沟槽235内部的硅氧化膜，但V字型的凹坑298内的硅氧化膜未被除去而作为残留氧化物(未图示)残留。残留氧化物，妨碍第1导体250和第2导体252的电连接。
但是，如果采用本实施方式，则在第1导体250形成后，作为在埋入层299中使用的埋入用材料堆积锗或者锗化硅。堆积锗或者锗化硅时的工艺条件，和在实施方式1中堆积锗或者锗化硅时的工艺条件相同(参照图2(C))。
接着，加热到比埋入层299的材料熔点还高，并且比第1导体250的熔点还低的温度。该热处理条件与在实施方式1中的埋入用材料210的热处理条件相同(参照图3(A))。
通过该热处理，凹坑298附近部分的锗成分与第1导体250的硅反应。由此，在埋入用材料210中，凹坑298附近部分的锗浓度比沟槽235侧壁部分的锗浓度还低。
接着，蚀刻被形成在沟槽235侧壁上的埋入用材料。该蚀刻条件与在实施方式1中所示的埋入用材料210的蚀刻条件相同(参照图3(B))。由此，形成埋入层299。
进而，如上所述，凹坑298附近部分的锗浓度比沟槽235侧壁部分的锗浓度还低。因而，比较容易通过蚀刻除去残留在沟槽235侧壁上的埋入用材料，另一方面凹坑298附近的埋入用材料210比较容易通过蚀刻残留。
接着，为了形成布线堆积硅氧化膜，进而构图该硅氧化膜。如果采用本实施方式，由于在凹坑298内填充有埋入层299，所以硅氧化膜，未被堆积在凹坑298内，而被堆积在平坦的埋入层299上。因而，在构图硅氧化膜时，硅氧化膜不残留在沟槽235内。
接着，堆积或者蒸镀钨，通过对其表面进行CMP等的研磨处理，将第2导体252形成在埋入层299上。由于埋入层299是导电性的，所以第2导体252可以与第1导体250电连接。由此，可以防止接点的接触不良。本发明还可以利用在接点插头上。
Claims (12)
1.一种半导体器件，具备：
半导体基板，
沟槽，被形成在上述半导体基板或者堆积在上述半导体基板上的层上；
第1导体层，被堆积在上述沟槽内部，在上面具有凹坑；
埋入层，埋入上述第1导体层的凹坑，由比上述第1导体层熔点还低的导电性材料构成；
第2导体层，在上述沟槽内部被设置在上述埋入层上，与上述第1导体层电连接。
2.权利要求1所述的半导体器件，其特征在于：上述第1导体层的凹坑的断面形状是大致V字型的。
3.权利要求1所述的半导体器件，其特征在于：
上述第1导体层由多晶硅构成，
上述埋入层由锗或者锗化硅构成。
4.权利要求3所述的半导体器件，其特征在于：
上述埋入层由锗化硅SiXGe(1-X)构成，其中0≤X≤1，
(1-X)/X在0.3或其以上。
5.权利要求1或者权利要求3所述的半导体器件，其特征在于：在上述第1导体层内部有空隙。
6.权利要求1所述的半导体器件，其特征在于：
上述沟槽，达到被设置在上述半导体基板表面上的扩散层那样地贯通被堆积在上述半导体基板上的层，
上述第1导体层、上述埋入层以及上述第2导体层在上述沟槽内部中作为一体的接点与上述扩散层电连接。
7.一种半导体器件的制造方法，包含：
在半导体基板上或者堆积在半导体基板上的层上形成沟槽的步骤；
在上述沟槽内部堆积第1导体层的步骤；
蚀刻位于上述沟槽内部比较上方上的上述第1导体层的蚀刻步骤；
在上述蚀刻步骤中被形成在上述第1导体层上面的凹坑上，堆积比上述第1导体层熔点还低的导电性埋入用材料的步骤；
在比上述埋入用材料的熔点还高并且比上述第1导体层的熔点还低的温度下进行加热的加热处理步骤；
蚀刻除去在上述沟槽侧壁上的上述埋入用材料，使在上述凹坑中的上述埋入用材料残留的蚀刻步骤；
在位于上述凹坑上的上述埋入用材料上堆积第2导体层的步骤。
8.权利要求7所述的半导体器件的制造方法，其特征在于：在上述蚀刻步骤中形成的凹坑，其断面具有大致V字形状。
9.权利要求7所述的半导体器件的制造方法，其特征在于：上述第1导体层是多晶硅层，
上述埋入材料是锗或者锗化硅。
10.权利要求9所述的半导体器件的制造方法，其特征在于：
上述热处理步骤的温度是从800度至1412度。
11.权利要求9或10的任一项所述的半导体器件的制造方法，其特征在于：
在上述第1导体层内部具有空隙。
12.权利要求7所述的半导体器件的制造方法，其特征在于：上述埋入材料由锗化硅SiXGe(1-X)构成，
(1-X)/X在0.3或其以上，
在上述蚀刻步骤中，使用含有过氧化氢H2O2的介质蚀刻上述埋入用材料。
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| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant | ||
| C17 | Cessation of patent right | ||
| CF01 | Termination of patent right due to non-payment of annual fee |
Granted publication date: 20060816 Termination date: 20091228 |