JP2004179451A - 半導体装置およびその製造方法 - Google Patents

半導体装置およびその製造方法 Download PDF

Info

Publication number
JP2004179451A
JP2004179451A JP2002344959A JP2002344959A JP2004179451A JP 2004179451 A JP2004179451 A JP 2004179451A JP 2002344959 A JP2002344959 A JP 2002344959A JP 2002344959 A JP2002344959 A JP 2002344959A JP 2004179451 A JP2004179451 A JP 2004179451A
Authority
JP
Japan
Prior art keywords
layer
trench
semiconductor device
conductor layer
conductor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2002344959A
Other languages
English (en)
Other versions
JP4221214B2 (ja
Inventor
Takeo Furuhata
畑 武 夫 古
Takashi Nakao
尾 隆 中
Ichiro Mizushima
島 一 郎 水
Motoya Kishida
田 基 也 岸
Tasuku Harada
田 翼 原
Akiko Sekihara
原 章 子 関
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Priority to JP2002344959A priority Critical patent/JP4221214B2/ja
Priority to US10/410,442 priority patent/US6946699B2/en
Priority to CNB2003101154992A priority patent/CN1270386C/zh
Publication of JP2004179451A publication Critical patent/JP2004179451A/ja
Priority to US11/068,853 priority patent/US6982198B2/en
Priority to US11/068,848 priority patent/US7126178B2/en
Priority to US11/312,388 priority patent/US20060097303A1/en
Application granted granted Critical
Publication of JP4221214B2 publication Critical patent/JP4221214B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76853—Barrier, adhesion or liner layers characterized by particular after-treatment steps
    • H01L21/76861—Post-treatment or after-treatment not introducing additional chemical elements into the layer
    • H01L21/76864—Thermal treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/482—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body
    • H01L23/485—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body consisting of layered constructions comprising conductive layers and insulating layers, e.g. planar contacts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
    • H01L29/92—Capacitors with potential-jump barrier or surface barrier
    • H01L29/94—Metal-insulator-semiconductors, e.g. MOS
    • H01L29/945—Trench capacitors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03—Making the capacitor or connections thereto
    • H10B12/038—Making the capacitor or connections thereto the capacitor being in a trench in the substrate
    • H10B12/0385—Making a connection between the transistor and the capacitor, e.g. buried strap
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76843—Barrier, adhesion or liner layers formed in openings in a dielectric
    • H01L21/76847—Barrier, adhesion or liner layers formed in openings in a dielectric the layer being positioned within the main fill metal

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Semiconductor Memories (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

【課題】トレンチ内の第１の導電体と第２の導電体が確実に接続され、高集積化および微細化の要求を満たす半導体装置およびその製造方法を提供する。
【解決手段】半導体装置１００は、半導体基板１１０と、半導体基板１１０に形成されたトレンチ１３５と、トレンチ１３５内部の比較的下方に堆積され、上面に窪みを有する第１の導電体層１５０と、第１の導電体層１３５の窪みを埋め込み、第１の導電体層１３５よりも融点が低い導電性の材料からなる埋め込み層１９９と、トレンチ１３５内部において埋め込み層１９９上に設けられ、第１の導電体層１５０と電気的に接続された第２の導電体層１５２とを備えている。
【選択図】 図１

Description

【０００１】
【発明の属する技術分野】
本発明は半導体装置およびその製造方法に関する。
【０００２】
【従来の技術】
ＤＲＡＭ等のメモリを有する半導体装置の高集積化および微細化に伴い、素子面積は世代毎に縮小されている。この高集積化および微細化ために、従来からメモリセルにトレンチキャパシタが頻繁に採用されている。トレンチキャパシタを有する半導体装置をさらに微細化するためにはトレンチキャパシタのトレンチの径を縮小しなければならない。
【０００３】
図６は、従来の半導体装置３００のメモリセル領域の断面図である。半導体装置３００は、単結晶シリコン基板１０、プレート電極２０、キャパシタ絶縁膜３０、カラー絶縁膜４０、第１のストレージノード電極５０、第２のストレージノード電極５２、ＳｉＮ層またはＳｉＯ２層６０、埋め込みストラップ７０、素子分離絶縁膜８０、ゲート絶縁膜９０、ソース・ドレイン拡散層９１、９２、ゲート電極９３および残留絶縁物９９を有する。ストレージノード電極５０、５２および埋め込みストラップ７０はドープトポリシリコンから成る。
【０００４】
ゲート絶縁膜９０、ソース・ドレイン拡散層９１、９２およびゲート電極９３はＭＯＳトランジスタＴｒを構成する。プレート電極２０、キャパシタ絶縁膜３０および第１のストレージノード電極５０は、トレンチ３５内に設けられトレンチキャパシタとして機能する。よって、電荷は、トランジスタＴｒからＳｉＮ層またはＳｉＯ２層６０および埋め込みストラップ７０を介してストレージノード電極５０に蓄えられる。これにより、データが書き込まれる。一方で、電荷は、ストレージノード電極５０からＳｉＮ層またはＳｉＯ２層６０および埋め込みストラップ７０を介してトランジスタＴｒへ放出される。これにより、データが消去される。このようにして、データの書込み／消去を実行することができる。
【０００５】
【特許文献１】
特開２０００−２６９４６２号公報
【特許文献２】
特開２０００−１６４８２４号公報
【特許文献３】
特開２００１−１９６５５５号公報
【特許文献４】
米国特許６３５９３００号
【０００６】
【発明が解決しようとする課題】
しかし、半導体装置３００の高集積化のためにトレンチ３５の径を縮小した場合、残留絶縁物９９が生ずる。残留絶縁物９９は、第１のストレージノード電極５０と第２のストレージノード電極５２との間を絶縁する。これにより、第１のストレージノード電極５０に電荷を蓄積し、または第１のストレージノード電極５０から電荷を放出させることができなくなる。その結果、データの書込み／消去の不良が生じる。
【０００７】
図７（Ａ）から図７（Ｄ）を参照して残留絶縁物９９が生ずる原因を説明する。図７（Ａ）から図７（Ｄ）は、残留絶縁物９９が生ずる過程を、半導体装置３００の製造工程順に示した断面図である。尚、図７（Ａ）から図７（Ｄ）においては、トレンチキャパシタ領域のみが示され、トランジスタ領域は省略されている。
【０００８】
従来から既知の方法で、シリコン基板１０にトレンチ３５およびプレート電極２０が形成される。トレンチ３５の内壁を酸化することによってキャパシタ絶縁膜３０が形成される。次に、図７（Ａ）に示すように、トレンチ３５内部にポリシリコン４９が堆積される。トレンチ３５の径が小さい場合には、このポリシリコン４９の堆積の際にシーム９７がポリシリコン４９に残る。
【０００９】
図７（Ｂ）に示すように、次に、ＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）法を用いてポリシリコン４９をエッチングバックする。それにより、第１のストレージノード電極５０が形成される。このエッチングの際に、エッチングガスは、ポリシリコン４９の上面だけでなく、シーム９７内へも侵入する。その結果、第１のストレージノード電極５０の上面には、図７（Ｂ）に示すようなＶ字型の窪み９８が成形される。
【００１０】
図７（Ｃ）に示すように、次に、第１のストレージノード電極５０をマスクとして、キャパシタ絶縁膜３０をエッチングする。それにより、トレンチ３５の上部を露出させる。さらに、シリコン酸化膜をトレンチ３５の内壁に堆積する。
【００１１】
図７（Ｄ）に示すように、次に、ＲＩＥ法によりシリコン酸化膜をエッチングする。それにより、所望の厚さのカラー酸化膜４０を形成する。さらに、ポリシリコンを堆積し、続いて、ＲＩＥ法によりエッチングバックすることによって、第２のストレージノード電極５２が形成される。
【００１２】
しかし、カラー酸化膜４０を形成する際に、Ｖ字型の窪み９８内のシリコン酸化膜が除去されずに残留酸化物９９として残ってしまう。上述のとおり、残留酸化物９９は、第１のストレージノード電極５０と第２のストレージノード電極５２との電気的な接続を妨げる。
【００１３】
一方で、カラー酸化膜４０を形成する際に、残留酸化物９９を完全に除去するまでにエッチングを施した場合には、カラー酸化膜４０の厚さが薄くなってしまう。即ち、この場合には、カラー酸化膜４０の厚さを制御することができなくなってしまう。
【００１４】
また、窪み９８は、トレンチ３５の径を小さくし、そのアスペクト比が大きくなることによって生じる。そこで、アスペクト比を小さくすることによって窪み９８を防止することが考えられる。しかし、アスペクト比を小さくするためにトレンチ３５の径を大きくすることは、半導体装置の高集積化および微細化の要求に反する。
【００１５】
第１のストレージノード電極５０にシリコンよりも融点の低い半導体材料、例えば、ゲルマニウムまたはシリコンゲルマニウムを用いて、熱処理によって窪み９８を平坦化することが考えられる。
【００１６】
しかし、第１のストレージノード電極５０内にボイド９６（図７（Ｂ）参照）がある場合には、熱処理によって溶融した第１のストレージノード電極５０がボイド９６側に崩れ、それにより、第１のストレージノード電極５０がキャパシタ絶縁膜３０から剥離してしまうおそれがある。その結果、トレンチキャパシタの容量が低下し、若しくは、第１のストレージノード電極５０の一部が分離して電極の役目を果たさなくなる。
【００１７】
そこで、本発明の目的は、トレンチ内の第１の導電体と第２の導電体が確実に接続され、高集積化および微細化の要求を満たす半導体装置およびその製造方法を提供することである。
【００１８】
【課題を解決するための手段】
本発明に従った実施の形態による半導体装置は、半導体基板と、前記半導体基板または前記半導体基板上に堆積された層に形成されたトレンチと、前記トレンチ内部に堆積され、上面に窪みを有する第１の導電体層と、前記第１の導電体層の窪みを埋め込み、前記第１の導電体層よりも融点が低い導電性の材料からなる埋め込み層と、前記トレンチ内部において前記埋め込み層上に設けられ、前記第１の導電体層と電気的に接続された第２の導電体層とを備えている。
【００１９】
好ましくは、前記第１の導電体層の窪みの断面形状が略Ｖ字型である。
【００２０】
好ましくは、前記第１の導電体層はポリシリコンから成り、前記埋め込み層はゲルマニウムまたはシリコンゲルマニウムから成る。
【００２１】
好ましくは、前記埋め込み層はシリコンゲルマニウム（ＳｉＸＧｅ（１−Ｘ）（０≦Ｘ≦１））から成り、（１−Ｘ）／Ｘが０．３以上である。
【００２２】
好ましくは、前記トレンチは半導体基板に形成されており、前記トレンチの内壁と前記第１の導電体層との間、前記トレンチの内壁と前記埋め込み層との間、並びに、前記トレンチの内壁と前記第２の導電体層との間に絶縁膜が設けられ、前記第１の導電体層、前記埋め込み層および前記第２の導電体層を一体のストレージノード電極として有するメモリを備えている。
【００２３】
好ましくは、前記第１の導電体層の内部にボイドがある。
【００２４】
前記トレンチは、前記半導体基板の表面に設けられた拡散層に達するように、前記半導体基板上に堆積された層を貫通し、前記第１の導電体層、前記埋め込み層および前記第２の導電体層は前記トレンチ内部において一体のコンタクトとして前記拡散層に電気的に接続している。
【００２５】
本発明に従った実施の形態による半導体装置の製造方法は、半導体基板または半導体基板上に堆積された層にトレンチを形成するステップと、前記トレンチ内部に第１の導電体層を堆積するステップと、前記トレンチ内部の比較的上方にある前記第１の導電体層をエッチングするエッチングステップと、前記エッチングステップにおいて前記第１の導電体層の上面に形成された窪みの上に、前記第１の導電体層よりも融点が低い導電性の埋め込み用材料を堆積するステップと、前記埋め込み用材料の融点よりも高くかつ前記第１の導電体層の融点よりも低い温度で加熱する熱処理ステップと、前記トレンチの側壁に在る前記埋め込み用材料を除去し、前記窪みに在る前記埋め込み用材料を残存させるようにエッチングするエッチングステップと、前記窪みに在る前記埋め込み用材料の上に第２の導電体層を堆積するステップとを具備する。
【００２６】
好ましくは、前記エッチングステップにおいて形成された窪みは、その断面において略Ｖ字の形状を有する。
【００２７】
好ましくは、前記第１の導電体層はポリシリコンであり、前記埋め込み材料はゲルマニウムまたはシリコンゲルマニウムである。
【００２８】
好ましくは、前記熱処理ステップの温度は、８００度から１４１２度である。
【００２９】
また、前記熱処理ステップの温度は、９４０度から１４１２度であってもよい。
【００３０】
好ましくは、前記第１の導電体層の内部にボイドがある。
【００３１】
好ましくは、前記埋め込み材料はシリコンゲルマニウム（ＳｉＸＧｅ（１−Ｘ））から成り、（１−Ｘ）／Ｘが０．３以上であり、前記エッチングステップにおいて、前記埋め込み用材料を過酸化水素（Ｈ２Ｏ２）を含む媒体を用いてエッチングする。
【００３２】
【発明の実施の形態】
以下、図面を参照し、本発明による実施の形態を説明する。本実施の形態は本発明を限定するものではない。本実施の形態の各構成要素の導電型を交替しても本実施の形態の効果は失われない。
【００３３】
（第１の実施の形態）
図１は、本発明に係る実施の形態に従った半導体装置１００のメモリセルの断面図である。図１には１対のトランジスタおよびキャパシタから成るＤＲＡＭ型のメモリセルが示されている。メモリセルのトレンチキャパシタ領域には、ｐ−型の単結晶シリコン基板１１０にトレンチ１３５が形成されている。トレンチ１３５の内部には、キャパシタ絶縁膜１３０、カラー絶縁膜１４０、第１のストレージノード電極１５０、第２のストレージノード電極１５２、絶縁薄膜部１６０、埋め込みストラップ１７０および埋め込み層１９９が設けられている。トレンチ１３５周囲のシリコン基板１１０には、プレート電極１２０が設けられている。さらにトレンチキャパシタの領域には、素子分離層１８０が設けられている。
【００３４】
メモリセルのトランジスタ領域には、ゲート絶縁膜１９０、ソース・ドレイン拡散層１９１、１９２、ゲート電極１９３が設けられている。ゲート絶縁膜１９０、ソース・ドレイン拡散層１９１、１９２およびゲート電極１９３はＭＯＳトランジスタを構成する。プレート電極１２０、キャパシタ絶縁膜１３０および第１のストレージノード電極１５０は、トレンチキャパシタとして機能する。
【００３５】
データの書き込み時には、電荷は、トランジスタから絶縁薄膜部１６０および埋め込みストラップ１７０を介してストレージノード電極１５０に蓄えられる。これにより、データが書き込まれる。
【００３６】
一方で、データの消去時には、電荷は、第１のストレージノード電極１５０から絶縁薄膜部１６０および埋め込みストラップ１７０を介してトランジスタへ放出される。これによりデータが消去される。このようにして、半導体装置１００はデータの書込み／消去を実行することができる。
【００３７】
カラー絶縁膜１４０は、第２のストレージノード電極１５２の電位が高いときに拡散層１９２とプレート電極１２０との間にチャネルが形成されることを防止するために、キャパシタ絶縁膜１３０よりも厚く形成されている。
【００３８】
絶縁薄膜部１６０は、単結晶シリコン基板１１０から埋め込みストラップ１７０を分離する。それによって、埋め込みストラップ１７０が単結晶シリコン基板１１０との接触部から単結晶化することを防止する。絶縁薄膜部１６０は電荷が容易に通過できるほどに薄い。従って、絶縁薄膜部１６０はデータの書込み／消去に影響を与えない。
【００３９】
プレート電極１２０およびソース・ドレイン拡散層１９１、１９２は、例えば、ｎ＋型の不純物拡散層である。第１および第２のストレージノード電極５０、５２および埋め込みストラップ７０は、例えば、ｎ型のドープトポリシリコンから成る。キャパシタ絶縁膜１３０、カラー絶縁膜１４０、絶縁薄膜部１６０およびゲート絶縁膜１９０は、例えば、シリコン酸化膜またはシリコン窒化膜等の絶縁材料から成る。
【００４０】
埋め込み層１９９は、第１のストレージノード電極５０よりも融点が低い導電性の材料から成る。例えば、埋め込み層１９９は、ｎ型の不純物を含むゲルマニウムまたはｎ型の不純物を含むシリコンゲルマニウム（ＳｉＸＧｅ（１−Ｘ）（０＜Ｘ＜１））から成る。ポリシリコンの融点は約１４１２度である。ゲルマニウムの融点は約９４０度である。シリコンゲルマニウム（ＳｉＸＧｅ（１−Ｘ））の融点は、Ｘの数値に依存して、９４０度から１４１２度までのいずれかの温度である。
【００４１】
埋め込み層１９９は、第１のストレージノード電極２５０の上面に形成されたＶ字型の窪み１９８内に埋め込まれている。埋め込み層１９９は導電性であるので、第１のストレージノード電極２５０は第２のストレージノード電極２５２に電気的に接続されている。従って、第１のストレージノード電極２５０および第２のストレージノード電極２５２は、トランジスタからの電荷を確実に蓄積することができる。
【００４２】
次に、半導体装置１００の製造方法を説明する。
【００４３】
図２（Ａ）から図４（Ｃ）は、半導体装置１００の製造工程順に示したトレンチキャパシタ領域の断面図である。尚、図２（Ａ）から図３（Ｃ）においては、トレンチキャパシタ領域のみが示され、トランジスタ領域は省略されている。
【００４４】
従来から既知の方法で、半導体基板１１０にトレンチ１３５およびプレート電極１２０が形成される。トレンチ１３５の内壁を酸化することによって、若しくは、絶縁物を堆積することによって、キャパシタ絶縁膜１３０が形成される。次に、図２（Ａ）に示すように、トレンチ１３５内部にポリシリコン１４９が堆積される。トレンチ１３５の径が小さいので、このポリシリコン１４９の堆積の際にシーム１９７およびボイド１９６がポリシリコン１４９内に残る。
【００４５】
図２（Ｂ）に示すように、次に、ＲＩＥ法を用いてポリシリコン１４９をエッチングバックする。それにより、第１のストレージノード電極１５０がトレンチ１３５内の比較的下方に形成される。このエッチングの際に、エッチングガスは、ポリシリコン１４９の上面だけでなく、シーム１９７内へも侵入する。その結果、第１のストレージノード電極１５０の上面には、図２（Ｂ）に示すような略Ｖ字型の窪み１９８が成形される。
【００４６】
さらに、第１のストレージノード電極１５０をマスクとして、キャパシタ絶縁膜１３０をエッチングする。それによってトレンチ１３５の上部が露出する。
【００４７】
図２（Ｃ）に示すように、次に、埋め込み層１９９に用いられる埋め込み用材料２１０としてゲルマニウム（Ｇｅ）またはシリコンゲルマニウム（ＳｉＸＧｅ（１−Ｘ））を堆積する。例えば、シリコンゲルマニウムを堆積する場合には、気圧が約０．１ｔｏｒｒから５ｔｏｒｒ、温度が約４００℃から６００℃、並びに、ＳｉＨ４およびＧｅＨ４を含むガスの流量が約５０ｓｃｃｍから約３０００ｓｃｃｍという条件のもとで処理が実行される。ゲルマニウムを堆積する場合には、シリコンゲルマニウムを堆積する場合と同様の気圧および温度のもとにおいて、ＳｉＨ４を含まず、ＧｅＨ４を含むガスを用いればよい。
【００４８】
次に、図３（Ａ）に示すように、埋め込み用材料２１０の融点よりも高く、かつ第１のストレージノード電極１５０の融点よりも低い温度に加熱する。例えば、ゲルマニウム（Ｇｅ）またはシリコンゲルマニウム（ＳｉＸＧｅ（１−Ｘ））よりも高く、かつポリシリコンよりも低い温度に加熱する。より詳細には、ＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌｉｎｇ）法により、大気圧、約１０５０℃の窒素雰囲気中で、約１５秒の間熱処理する。この熱処理によって、埋め込み用材料２１０が溶融し、窪み１９８内へ流動する。その結果、窪み１９８上が埋め込み用材料２１０によって平坦化される。
【００４９】
この熱処理により、窪み１９８の部分において、第１のストレージノード電極５０のシリコンと埋め込み用材料２１０のゲルマニウム成分とが反応する。従って、埋め込み用材料２１０のうち、トレンチ１３５の側壁に形成された部分のゲルマニウム濃度よりも、窪み１９８の近傍にある部分のゲルマニウム濃度が低くなる。尚、この熱処理の温度は、熱処理を大気圧よりも低い気圧のもとにおいて実行することにより、より低温にすることができる。上述のように、大気圧のもとではゲルマニウムの融点は約９４０度であるが、低圧力のもとで熱処理することによって、ゲルマニウムの流動する温度は約８００度まで低下し得る。
【００５０】
次に、図３（Ｂ）に示すように、トレンチ１３５の側壁に形成された埋め込み用材料２１０を除去する。例えば、埋め込み用材料２１０としてゲルマニウムまたはシリコンゲルマニウムを採用した場合には、過酸化水素（Ｈ２Ｏ２）を用いた溶液が採用される。より詳細には、ゲルマニウムまたはシリコンゲルマニウムは、コリン：過酸化水素：水を１：１：６の比率で混合した約７０℃の溶液を用いてエッチングされ得る。尚、シリコンゲルマニウム（ＳｉＸＧｅ（１−Ｘ））を過酸化水素が含まれる溶液でエッチングするためには、（１−Ｘ）／Ｘが約０．３以上でなければならない。換言すると、シリコン濃度に対するゲルマニウム濃度の比率が約０．３以上である必要がある。
【００５１】
埋め込み用材料２１０が上述の熱処理によって窪み１９８へ流動することにより、埋め込み用材料２１０のうち、トレンチ１３５の側壁に在る部分の膜厚よりも、窪み１９８の近傍に在る部分の膜厚の方が厚くなる。従って、このエッチングによりトレンチ１３５の側壁に在る埋め込み用材料２１０は除去され、窪み１９８の近傍に在る埋め込み用材料２１０は残存する。
【００５２】
また、上述とおり、トレンチ１３５の側壁に形成された部分のゲルマニウム濃度よりも、窪み１９８の近傍にある部分のゲルマニウム濃度が薄くなる。従って、トレンチ１３５の側壁に残存する埋め込み用材料２１０の方が、窪み１９８の近傍にある埋め込み用材料２１０よりも、エッチング速度が速い。その結果、トレンチ１３５の側壁に残存する埋め込み用材料２１０はエッチングにより除去され易く、一方で窪み１９８の近傍にある埋め込み用材料２１０は残存し易い。
【００５３】
この過酸化水素を用いたエッチング後に窪み１９８に残存している埋め込み用材料２１０を、以下、埋め込み層１９９と言う。
【００５４】
図３（Ｃ）に示すように、トレンチ１３５内にカラー絶縁膜１４０を堆積する。次に、ＲＩＥ法により埋め込み層１９９上にあるカラー絶縁膜１４０を除去し、トレンチ１３５の比較的上方の側壁にあるカラー絶縁膜１４０を残存させる。次に、トレンチ１３５内へｎ型のポリシリコンを堆積し、続いて、このポリシリコンをエッチバックする。それにより、第２のストレージノード電極１５２がトレンチ１３５内の埋め込み層１９９の上に形成される。
【００５５】
図４（Ａ）に示すように、次に、第２のストレージノード電極１５２をマスクとして、カラー酸化膜１４０をエッチングする。それによって、第２のストレージノード電極１５２よりも上方にあるトレンチ１３５の側面が露出する。さらに、トレンチ１３５の側面および第２のストレージノード電極１５２の表面にシリコン窒化膜またはシリコン酸化膜から成る絶縁薄膜層１６０を形成する。
【００５６】
図４（Ｂ）に示すように、ポリシリコンをトレンチ１３５内部に堆積し、続いて、このポリシリコンをエッチバックする。それによって、埋め込みストラップ１７０がトレンチ１３５内に形成される。
【００５７】
図４（Ｃ）に示すように、素子分離用の浅い溝を形成し、絶縁膜を堆積し、さらに、絶縁膜をＣＭＰにより平坦化する。それによって、この浅い溝の内部に素子分離層１８０を形成する。素子分離層１８０は、ゲート配線等と埋め込みストラップ１７０との短絡を防止するために、埋め込みストラップ１７０上にも形成される。
【００５８】
最後に周知の方法にしたがって、ゲート絶縁膜１９０、ゲート電極１９３、ソース／ドレイン拡散層１９１、１９２を形成する。このようにして、図１に示したメモリセルを備えた半導体装置１００が完成する。
【００５９】
本実施の形態によれば、カラー酸化膜１４０を堆積する前に、導電性の埋め込み層１９９が窪み１９８に充填されるので、カラー酸化膜１４０が窪み１９８に残存することがない。その結果、第１のストレージノード電極１５０と第２のストレージノード電極１５２との間の電気的接続が良好に維持され、データの書込み／消去の不良が生じない。
【００６０】
本実施の形態によれば、埋め込み層１９９にはゲルマニウムが含まれている。それにより、埋め込み層１９９にシリコンのみを用いた場合よりも、ストレージノード電極全体の抵抗を下げることができる。ストレージノード電極全体は、第１のストレージノード電極１５０、第２のストレージノード電極１５２および埋め込み層１９９を含むキャパシタ電極である。
【００６１】
本実施の形態によれば、埋め込み材料２１０はシリコンゲルマニウムであり、その下の第１のストレージノード電極１５０はポリシリコンである。従って、埋め込み材料２１０を熱処理（図３（Ａ）参照）するときに、埋め込み材料２１０のみが流動し、第１のストレージノード電極１５０は流動しない。即ち、ボイド１９６に面する第１のストレージノード電極１５０の部分がキャパシタ絶縁膜１３０から剥離することがない。従って、第１のストレージノード電極１５０の容量は低下せず、並びに、第１のストレージノード電極１５０の一部が分離することがない。
【００６２】
さらに、シリコンの融点ほどの高温にまで加熱しないので、キャパシタ絶縁膜１３０のリーク特性を向上させることができる。
【００６３】
第１のストレージノード電極１５０にドープする砒素（Ａｓ）の量が多過ぎると、径の狭いトレンチ１３５内部へ第１のストレージノード電極１５０を堆積することが困難になる（以下、カバレッジ問題という）。このカバレッジ問題を回避するために、第１のストレージノード電極１５０にドープする砒素の量が制限される場合がある。このような場合には、第１のストレージノード電極１５０の抵抗値が高くなってしまう。一般に、砒素は、シリコン中よりも、ゲルマニウム中またはシリコンゲルマニウム中で拡散し易い。
【００６４】
そこで、本実施の形態のように、埋め込み層２１０をゲルマニウムまたはシリコンゲルマニウムで形成することによって、第２のストレージノード電極１５２にドープした砒素を第１のストレージノード電極１５０へ拡散させることができる。それによって、第１のストレージノード電極１５０の抵抗を低下させることができる。
【００６５】
第２のストレージノード電極１５２の砒素濃度が低い場合には、第１のストレージノード電極１５０から第２のストレージノード電極１５２へ砒素を拡散させてもよい。
【００６６】
本実施の形態において１つのトレンチ１３５内にストレージノード電極は２つ設けられたが、ストレージノード電極の数はトレンチ１３５のアスペクト比に応じて３つ以上設けてもよい。これら３つの電極のうち、トレンチ１３５内で上下に隣接するいずれか２つの電極を第１のストレージノード電極１５０および第２のストレージノード電極１５２とすることができる。
【００６７】
（第２の実施の形態）
第１の実施の形態では、埋め込み層はＤＲＡＭ型のメモリセルのトレンチキャパシタに用いられた。しかし、このような埋め込み層は、トレンチキャパシタを有する他のメモリ、コンタクト部または配線に応用することができる。
【００６８】
図５は、ソース・ドレイン拡散層へのコンタクト部に埋め込み層を用いた半導体装置２００の断面図である。半導体装置２００はトランジスタＴｒを備えている。このトランジスタＴｒは、半導体基板２０１、ソース・ドレイン拡散層２９１、２９２、ゲート絶縁膜２９０、ゲート電極２９３および保護膜２２０を備えている。
【００６９】
トランジスタＴｒは、ソース・ドレイン拡散層２９１、２９２に接続されたコンタクトをさらに備えている。コンタクトは、トレンチ２３５内に充填された第１の導電体２５０、埋め込み層２９９および第２の導電体２５２を有する。
【００７０】
保護膜２２０は、例えば、シリコン酸化膜、シリコン窒化膜等の絶縁材料からなる。トレンチ２３５はソース・ドレイン拡散層２９１、２９２に到達するように保護膜２２０に形成されたコンタクトホールである。第１の導電体２５０は、例えば、ドープドポリシリコンなら成る。第２の導電体２５２は、例えば、タングステン等の金属からなる。
【００７１】
埋め込み層２９９は、第１の導電体２５０よりも融点が低い導電性の材料から成る。例えば、埋め込み層２９９は、ｎ型の不純物を含むゲルマニウムまたはｎ型の不純物を含むシリコンゲルマニウム（ＳｉＸＧｅ（１−Ｘ）（０＜Ｘ＜１））からなる。
【００７２】
埋め込み層２９９は、第１の導電体２５０の上面に形成されたＶ字型の窪み２９８内に埋め込まれている。埋め込み層２９９は導電性であるので、第１の導電体２５０は第２の導電体２５２に電気的に接続されている。従って、第１の導電体２５０および第２の導電体２５２は、ソース・ドレイン拡散層２９１、２９２へ確実に接続されている。
【００７３】
次に、半導体装置２００の製造方法を説明する。
【００７４】
既知の技術を用いて半導体基板２０１にソース・ドレイン拡散層２９１、２９２、ゲート絶縁膜２９０、ゲート電極２９３および保護膜２２０を形成する。その後、保護膜２２０およびゲート絶縁膜２９０をエッチングしてトレンチ２３５が設けられる。
【００７５】
次に、トレンチ２３５内にドープトポリシリコンを堆積する。さらに、ＣＤＥによってこのドープトポリシリコンをエッチングバックし、第１の導電体２５０形成される。このエッチングバックにより、Ｖ字型の窪み２９８が第１の導電体２５０の上面に形成される。
【００７６】
従来の方法によれば、続いて、配線を形成するためにシリコン酸化膜が堆積され、さらにこのシリコン酸化膜をパターニングする。この場合、シリコン酸化膜がＶ字型の窪み２９８内に堆積される。配線のパターニングによりトレンチ２３５内部のシリコン酸化膜は除去されるべきであるが、Ｖ字型の窪み２９８内のシリコン酸化膜が除去されずに残留酸化物（図示せず）として残ってしまう。残留酸化物は、第１の導電体２５０と第２の導電体２５２との電気的な接続を妨げる。
【００７７】
しかし、本実施の形態によれば、第１の導電体２５０の形成後に、埋め込み層２９９に用いられる埋め込み用材料としてゲルマニウムまたはシリコンゲルマニウムが堆積される。ゲルマニウムまたはシリコンゲルマニウムを堆積するときのプロセス条件は、第１の実施の形態においてゲルマニウムまたはシリコンゲルマニウムを堆積するときのプロセス条件と同様である（図２（Ｃ）参照）。
【００７８】
次に、埋め込み層２９９の材料の融点よりも高く、かつ第１の導電体２５０の融点よりも低い温度に加熱する。この熱処理条件は第１の実施形態における埋め込み用材料２１０の熱処理条件と同様である（図３（Ａ）参照）。
【００７９】
この熱処理により、窪み２９８の近傍にある部分のゲルマニウム成分と第１の導電体２５０のシリコンとが反応する。それにより、埋め込み用材料２１０のうち、トレンチ２３５の側壁に在る部分のゲルマニウム濃度よりも、窪み２９８の近傍に在る部分のゲルマニウム濃度が低くなる。
【００８０】
次に、トレンチ２３５の側壁に形成された埋め込み用材料をエッチングする。このエッチング条件は、第１の実施形態で示す埋め込み用材料２１０のエッチング条件と同様である（図３（Ｂ）参照）。これにより、埋め込み層２９９が形成される。
【００８１】
尚、上述とおり、トレンチ２３５の側壁に在る部分のゲルマニウム濃度よりも、窪み２９８の近傍に在る部分のゲルマニウム濃度が薄くなる。従って、トレンチ２３５の側壁に残存する埋め込み用材料はエッチングにより比較的除去され易く、一方で窪み２９８の近傍にある埋め込み用材料２１０はエッチングにより比較的残存し易い。
【００８２】
次に、配線を形成するためにシリコン酸化膜が堆積され、さらにこのシリコン酸化膜をパターニングする。本実施の形態によれば、窪み２９８内には、埋め込み層２９９が充填されているので、シリコン酸化膜は、窪み２９８内に堆積されず、平坦な埋め込み層２９９上に堆積される。従って、シリコン酸化膜をパターニングしたときに、シリコン酸化膜がトレンチ２３５内に残留しない。
【００８３】
次に、タングステンを堆積または蒸着し、その表面をＣＭＰ等の研磨処理をすることによって、第２の導電体２５２が埋め込み層２９９上に形成される。埋め込み層２９９は導電性であるので、第２の導電体２５２は第１の導電体２５０に電気的に接続される。これにより、コンタクトの接触不良を防止することができる。このように、本発明は、コンタクトプラグにも利用することができる。
【００８４】
【発明の効果】
本発明に従った半導体装置およびその製造方法によれば、トレンチ内の第１の導電体と第２の導電体が確実に接続され、かつ高集積化および微細化の要求を満たすことができる。
【図面の簡単な説明】
【図１】本発明に係る実施の形態に従った半導体装置１００のメモリセルの断面図。
【図２】半導体装置１００の製造工程順に示したトレンチキャパシタ領域の断面図。
【図３】半導体装置１００の製造工程順に示したトレンチキャパシタ領域の断面図。
【図４】半導体装置１００の製造工程順に示したトレンチキャパシタ領域の断面図。
【図５】ソース・ドレイン拡散層へのコンタクト部に埋め込み層を用いた半導体装置２００の断面図。
【図６】従来の半導体装置３００のメモリセル領域の断面図。
【図７】残留絶縁物９９が生ずる過程を、半導体装置３００の製造工程順に示した断面図。
【符号の説明】
１００、２００ 半導体装置
１１０、２０１ 半導体基板
１２０ プレート電極
１３０ キャパシタ絶縁膜
１３５、２３５ トレンチ
１４０ カラー絶縁膜
１５０ 第１のストレージノード電極
１５２ 第２のストレージノード電極
１６０ 絶縁薄膜部
１７０ 埋め込みストラップ
１８０ 素子分離層
１９０、２９０ ゲート絶縁膜
１９１、１９２、２９１、２９２ ソース・ドレイン拡散層
１９３、２９３ ゲート電極
１９９、２９９ 埋め込み層
２２０ 保護膜
２５０ 第１の導電体
２５２ 第２の導電体

Claims (13)

  1. 半導体基板と、
    前記半導体基板または前記半導体基板上に堆積された層に形成されたトレンチと、
    前記トレンチ内部に堆積され、上面に窪みを有する第１の導電体層と、
    前記第１の導電体層の窪みを埋め込み、前記第１の導電体層よりも融点が低い導電性の材料からなる埋め込み層と、
    前記トレンチ内部において前記埋め込み層上に設けられ、前記第１の導電体層と電気的に接続された第２の導電体層とを備えた半導体装置。
  2. 前記第１の導電体層の窪みの断面形状が略Ｖ字型であることを特徴とする請求項１に記載の半導体装置。
  3. 前記第１の導電体層はポリシリコンから成り、
    前記埋め込み層はゲルマニウムまたはシリコンゲルマニウムから成ることを特徴とする請求項１に記載の半導体装置。
  4. 前記埋め込み層はシリコンゲルマニウム（ＳｉＸＧｅ（１−Ｘ）（０≦Ｘ≦１））から成り、
    （１−Ｘ）／Ｘが０．３以上であることを特徴とする請求項３に記載の半導体装置。
  5. 前記トレンチは半導体基板に形成されており、
    前記トレンチの内壁と前記第１の導電体層との間、前記トレンチの内壁と前記埋め込み層との間、並びに、前記トレンチの内壁と前記第２の導電体層との間に絶縁膜が設けられ、
    前記第１の導電体層、前記埋め込み層および前記第２の導電体層を一体のストレージノード電極として有するメモリを備えたことを特徴とする請求項１に記載の半導体装置。
  6. 前記第１の導電体層の内部にボイドがあることを特徴とする請求項１または請求項３に記載の半導体装置。
  7. 前記トレンチは、前記半導体基板の表面に設けられた拡散層に達するように、前記半導体基板上に堆積された層を貫通し、
    前記第１の導電体層、前記埋め込み層および前記第２の導電体層は前記トレンチ内部において一体のコンタクトとして前記拡散層に電気的に接続していることを特徴とする請求項１に記載の半導体装置。
  8. 半導体基板または半導体基板上に堆積された層にトレンチを形成するステップと、
    前記トレンチ内部に第１の導電体層を堆積するステップと、
    前記トレンチ内部の比較的上方にある前記第１の導電体層をエッチングするエッチングステップと、
    前記エッチングステップにおいて前記第１の導電体層の上面に形成された窪みの上に、前記第１の導電体層よりも融点が低い導電性の埋め込み用材料を堆積するステップと、
    前記埋め込み用材料の融点よりも高くかつ前記第１の導電体層の融点よりも低い温度で加熱する熱処理ステップと、
    前記トレンチの側壁に在る前記埋め込み用材料を除去し、前記窪みに在る前記埋め込み用材料を残存させるようにエッチングするエッチングステップと、
    前記窪みに在る前記埋め込み用材料の上に第２の導電体層を堆積するステップとを具備する半導体装置の製造方法。
  9. 前記エッチングステップにおいて形成された窪みは、その断面において略Ｖ字の形状を有することを特徴とする請求項８に記載の半導体装置の製造方法。
  10. 前記第１の導電体層はポリシリコンであり、
    前記埋め込み材料はゲルマニウムまたはシリコンゲルマニウムであることを特徴とする請求項８に記載の半導体装置の製造方法。
  11. 前記熱処理ステップの温度は、８００度から１４１２度であることを特徴とする請求項１０に記載の半導体装置の製造方法。
  12. 前記第１の導電体層の内部にボイドがあることを特徴とする請求項８、請求項１０または請求項１１のいずれかに記載の半導体装置。
  13. 前記埋め込み材料はシリコンゲルマニウム（ＳｉＸＧｅ（１−Ｘ））から成り、
    （１−Ｘ）／Ｘが０．３以上であり、
    前記エッチングステップにおいて、前記埋め込み用材料を過酸化水素（Ｈ２Ｏ２）を含む媒体を用いてエッチングすることを特徴とする請求項８に記載の半導体装置の製造方法。
JP2002344959A 2002-11-28 2002-11-28 半導体装置の製造方法 Expired - Fee Related JP4221214B2 (ja)

Priority Applications (6)

Application Number Priority Date Filing Date Title
JP2002344959A JP4221214B2 (ja) 2002-11-28 2002-11-28 半導体装置の製造方法
US10/410,442 US6946699B2 (en) 2002-11-28 2003-04-10 Semiconductor device and its manufacturing method
CNB2003101154992A CN1270386C (zh) 2002-11-28 2003-11-26 半导体器件及其制造方法
US11/068,853 US6982198B2 (en) 2002-11-28 2005-03-02 Semiconductor device and its manufacturing method
US11/068,848 US7126178B2 (en) 2002-11-28 2005-03-02 Semiconductor device and its manufacturing method
US11/312,388 US20060097303A1 (en) 2002-11-28 2005-12-21 Semiconductor device and its manufacturing method

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2002344959A JP4221214B2 (ja) 2002-11-28 2002-11-28 半導体装置の製造方法

Publications (2)

Publication Number Publication Date
JP2004179451A true JP2004179451A (ja) 2004-06-24
JP4221214B2 JP4221214B2 (ja) 2009-02-12

Family

ID=32375979

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2002344959A Expired - Fee Related JP4221214B2 (ja) 2002-11-28 2002-11-28 半導体装置の製造方法

Country Status (3)

Country Link
US (4) US6946699B2 (ja)
JP (1) JP4221214B2 (ja)
CN (1) CN1270386C (ja)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006041276A (ja) * 2004-07-28 2006-02-09 Toshiba Corp 半導体装置およびその製造方法
JP2006319232A (ja) * 2005-05-16 2006-11-24 Toshiba Corp 半導体装置およびその製造方法
US9425073B2 (en) 2013-08-22 2016-08-23 Tokyo Electron Limited Depression filling method and processing apparatus
US9646879B2 (en) 2013-12-27 2017-05-09 Tokyo Electron Limited Depression filling method and processing apparatus

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6887768B1 (en) * 2003-05-15 2005-05-03 Lovoltech, Inc. Method and structure for composite trench fill
US7205193B2 (en) * 2003-12-30 2007-04-17 Dongbu Electronics Co., Ltd. Semiconductor device and method for fabricating the same
US20060289931A1 (en) * 2004-09-26 2006-12-28 Samsung Electronics Co., Ltd. Recessed gate structures including blocking members, methods of forming the same, semiconductor devices having the recessed gate structures and methods of forming the semiconductor devices
JP4282646B2 (ja) * 2005-09-09 2009-06-24 株式会社東芝 半導体装置の製造方法
JP2008010551A (ja) * 2006-06-28 2008-01-17 Toshiba Corp 半導体装置およびその製造方法
KR101883380B1 (ko) * 2011-12-26 2018-07-31 삼성전자주식회사 커패시터를 포함하는 반도체 소자

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5200353A (en) * 1987-06-29 1993-04-06 Mitsubishi Denki Kabushiki Kaisha Method of manufacturing a semiconductor device having trench capacitor
JPH05160067A (ja) * 1991-07-23 1993-06-25 Seiko Epson Corp 半導体装置およびその製造方法
JP3228181B2 (ja) * 1997-05-12 2001-11-12 ヤマハ株式会社 平坦配線形成法
US6180480B1 (en) * 1998-09-28 2001-01-30 International Business Machines Corporation Germanium or silicon-germanium deep trench fill by melt-flow process
JP2000269462A (ja) 1999-03-19 2000-09-29 Toshiba Corp 半導体装置およびその製造方法
US20010042880A1 (en) * 1999-09-15 2001-11-22 Rama Divakaruni Dram cell with active area reclaim
US6435760B1 (en) * 1999-10-12 2002-08-20 Universal Valve Co., Inc. Quick re-install bumper guard system and method
JP2002184993A (ja) * 2000-12-11 2002-06-28 Sony Corp 半導体装置
US6436760B1 (en) * 2001-04-19 2002-08-20 International Business Machines Corporation Method for reducing surface oxide in polysilicon processing
US6653678B2 (en) * 2001-07-13 2003-11-25 International Business Machines Corporation Reduction of polysilicon stress in trench capacitors
TWI305667B (en) 2002-10-25 2009-01-21 Nanya Technology Corp Process for filling polysilicon seam

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006041276A (ja) * 2004-07-28 2006-02-09 Toshiba Corp 半導体装置およびその製造方法
US7525142B2 (en) 2004-07-28 2009-04-28 Kabushiki Kaisha Toshiba Semiconductor device including a conductive layer buried in an opening and method of manufacturing the same
JP2006319232A (ja) * 2005-05-16 2006-11-24 Toshiba Corp 半導体装置およびその製造方法
US9425073B2 (en) 2013-08-22 2016-08-23 Tokyo Electron Limited Depression filling method and processing apparatus
US9646879B2 (en) 2013-12-27 2017-05-09 Tokyo Electron Limited Depression filling method and processing apparatus

Also Published As

Publication number Publication date
US20060097303A1 (en) 2006-05-11
US20050167720A1 (en) 2005-08-04
CN1270386C (zh) 2006-08-16
US7126178B2 (en) 2006-10-24
US20040106254A1 (en) 2004-06-03
CN1505157A (zh) 2004-06-16
US20050170582A1 (en) 2005-08-04
JP4221214B2 (ja) 2009-02-12
US6982198B2 (en) 2006-01-03
US6946699B2 (en) 2005-09-20

Similar Documents

Publication Publication Date Title
US7358142B2 (en) Method for forming a FinFET by a damascene process
US7525142B2 (en) Semiconductor device including a conductive layer buried in an opening and method of manufacturing the same
US6982198B2 (en) Semiconductor device and its manufacturing method
JP3953981B2 (ja) 集積回路の製造方法
KR20020067981A (ko) 액세스 속도를 향상시킨 반도체 메모리 장치
KR100319681B1 (ko) 전계 효과 트랜지스터 및 그 제조 방법
US6852579B2 (en) Method of manufacturing a semiconductor integrated circuit device
KR20010014937A (ko) 반도체 장치 및 그 제조 방법
KR100654002B1 (ko) 텅스텐-폴리사이드 게이트 및 리세스채널을 갖는반도체소자의 제조방법
US7078307B2 (en) Method for manufacturing single-sided buried strap in semiconductor devices
US6380589B1 (en) Semiconductor-on-insulator (SOI) tunneling junction transistor SRAM cell
US7622348B2 (en) Methods for fabricating an integrated circuit
JP2007266499A (ja) 不揮発性半導体メモリ及びその製造方法
JPH0888332A (ja) 半導体記憶装置の製造方法
JP3381690B2 (ja) 電界効果トランジスタおよびその製造方法
TWI381488B (zh) 記憶體裝置保護層
KR100654001B1 (ko) 리세스채널을 갖는 반도체소자의 제조방법
US6521517B1 (en) Method of fabricating a gate electrode using a second conductive layer as a mask in the formation of an insulating layer by oxidation of a first conductive layer
KR100771538B1 (ko) 낮은 저항의 텅스텐-폴리사이드 게이트 및 리세스채널을갖는 반도체소자의 제조방법
US7566611B2 (en) Manufacturing method for an integrated semiconductor structure
JPH11177085A (ja) 半導体装置
JP2000294629A (ja) 半導体装置及びその製造方法
KR19990084555A (ko) 반도체장치의 콘택 형성방법
JP2005310992A (ja) 半導体記憶装置及びその製造方法
JPH11243194A (ja) 半導体装置及びその製造方法

Legal Events

Date Code Title Description
A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20050214

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20061121

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20070122

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20070213

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20070413

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20081107

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20081117

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20111121

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20111121

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20121121

Year of fee payment: 4

LAPS Cancellation because of no payment of annual fees