JP2569115B2 - 半導体装置 - Google Patents
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
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- Electrodes Of Semiconductors (AREA)
- Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体装置に関し、特にMOS形ランダムア
クセスメモリ（RAM）の特性向上に適用して有効な技術
に関するものである。
クセスメモリ（RAM）の特性向上に適用して有効な技術
に関するものである。
MOS形半導体装置のシリサイドゲート構造について
は、例えば、株式会社サイエンスフォーラム、昭和58年
11月28日発行、「超LSIデバイスハンドブック」P52〜P5
4に記載がある。
は、例えば、株式会社サイエンスフォーラム、昭和58年
11月28日発行、「超LSIデバイスハンドブック」P52〜P5
4に記載がある。
MOS形半導体装置のゲート電極材料には、従来よりポ
リシリコンが用いられているが、半導体集積回路の高速
化に伴ってその抵抗値が配線遅延の原因となり始めたた
め、抵抗値の低いWSi2、MoSi2あるいは、TaSi2などのシ
リサイドをポリシリコン上に積層した、いわゆるポリサ
イドゲート構造が採用されつつある。
リシリコンが用いられているが、半導体集積回路の高速
化に伴ってその抵抗値が配線遅延の原因となり始めたた
め、抵抗値の低いWSi2、MoSi2あるいは、TaSi2などのシ
リサイドをポリシリコン上に積層した、いわゆるポリサ
イドゲート構造が採用されつつある。
また、近年、上記ポリサイドゲート構造を発展させた
電極構造として、ゲート電極のみならず、ソースおよび
ドレイン電極上にもシリサイド層を形成して寄生抵抗の
より一層の低減を図る電極構造が提案されている。
電極構造として、ゲート電極のみならず、ソースおよび
ドレイン電極上にもシリサイド層を形成して寄生抵抗の
より一層の低減を図る電極構造が提案されている。
ところが、ゲート、ソースおよびドレイン電極にシリ
サイドを積層する上記電極構造においては、ソースおよ
びドレイン電極を構成する拡散層の接合リーク電流がシ
リサイド層の膜厚に比例して増大してしまう、という問
題が指摘されている（「第178回・ミーティング・ザ・
エレクトロケミカル・ソサエティ（178st,Meeting The
Electrochemical Society）,1987」P218〜P220）。
サイドを積層する上記電極構造においては、ソースおよ
びドレイン電極を構成する拡散層の接合リーク電流がシ
リサイド層の膜厚に比例して増大してしまう、という問
題が指摘されている（「第178回・ミーティング・ザ・
エレクトロケミカル・ソサエティ（178st,Meeting The
Electrochemical Society）,1987」P218〜P220）。
その原因としては、上記文献にも延べられているよう
に、 W,MoあるいはTaなどの高融点金属とシリコンとがシ
リサイド反応を起こすと体積が減少するため、シリコン
基板上に形成されたフィールド絶縁膜の端部やゲート電
極の端部に応力が集中し、シリコン基板内に結晶欠陥が
発生する、 シリサイド化を行うための熱処理時にシリサイド反
応が完全に進行せず、高融点金属の一部が単体のままシ
リコン基板内に拡散して不純物準位を形成する、 などが考えられる。
に、 W,MoあるいはTaなどの高融点金属とシリコンとがシ
リサイド反応を起こすと体積が減少するため、シリコン
基板上に形成されたフィールド絶縁膜の端部やゲート電
極の端部に応力が集中し、シリコン基板内に結晶欠陥が
発生する、 シリサイド化を行うための熱処理時にシリサイド反
応が完全に進行せず、高融点金属の一部が単体のままシ
リコン基板内に拡散して不純物準位を形成する、 などが考えられる。
上記接合リーク電流は、ゲート電圧がしきい値電圧
（Vth）以下のときに流れるサブスレッショルド電流よ
りも微小であることから、問題にならない場合も少なく
ないが、ダイナミックRAM（DRAM）やスタティックRAM
（SRAM）のように、電荷蓄積ノードが基板上の拡散層に
形成されるメモリにおいては、微小なリーク電流であっ
ても情報が反転し、回路誤動作の原因になってしまう、
という問題がある。
（Vth）以下のときに流れるサブスレッショルド電流よ
りも微小であることから、問題にならない場合も少なく
ないが、ダイナミックRAM（DRAM）やスタティックRAM
（SRAM）のように、電荷蓄積ノードが基板上の拡散層に
形成されるメモリにおいては、微小なリーク電流であっ
ても情報が反転し、回路誤動作の原因になってしまう、
という問題がある。
本発明は、上記した問題点に着目してなされたもので
あり、その目的は、電極の寄生抵抗を低減するととも
に、電荷蓄積ノードを構成する拡散層の接合リーク電流
に起因するメモリの誤動作を有効に防止することができ
る技術を提供することにある。
あり、その目的は、電極の寄生抵抗を低減するととも
に、電荷蓄積ノードを構成する拡散層の接合リーク電流
に起因するメモリの誤動作を有効に防止することができ
る技術を提供することにある。
本発明の前記並びにその他の目的と新規な特徴は、本
明細書の記述および添付図面から明らかになるであろ
う。
明細書の記述および添付図面から明らかになるであろ
う。
本願において開示される発明のうち代表的なものの概
要を簡単に説明すれば、次の通りである。
要を簡単に説明すれば、次の通りである。
すなわち、トランジスタの電極を構成する拡散層のう
ち、少なくとも電荷蓄積ノードを構成する拡散層を除い
た拡散層にシリサイド層を形成したMOS形半導体メモリ
である。
ち、少なくとも電荷蓄積ノードを構成する拡散層を除い
た拡散層にシリサイド層を形成したMOS形半導体メモリ
である。
上記した手段によれば、電荷蓄積ノードを構成する拡
散層の接合リーク電流増大が防止され、かつ、シリサイ
ド層を形成した電極の寄生抵抗が低減される。
散層の接合リーク電流増大が防止され、かつ、シリサイ
ド層を形成した電極の寄生抵抗が低減される。
第１図は、本発明の一実施例である半導体装置を示す
半導体基板の要部断面図、第２図（ａ）〜（ｄ）は、こ
の半導体装置の製造プロセスを示す半導体基板を要部断
面図である。
半導体基板の要部断面図、第２図（ａ）〜（ｄ）は、こ
の半導体装置の製造プロセスを示す半導体基板を要部断
面図である。
本実施例は、プレーナ形キャパシタ構造を有するMOS
形DRAMであり、多数のメモリセルが配列されたメモリア
レイＡと、制御回路、センスアンプ、入出力回路などか
らなる周辺回路Ｂとが半導体基板（以下、基板という）
１の表面に形成されたものである。
形DRAMであり、多数のメモリセルが配列されたメモリア
レイＡと、制御回路、センスアンプ、入出力回路などか
らなる周辺回路Ｂとが半導体基板（以下、基板という）
１の表面に形成されたものである。
各メモリセルのトランジスタは、ゲート電極2aと、ソ
ース電極とドレイン電極とを構成する拡散層3a,4aとか
らなり、キャパシタは、電極５、絶縁膜６およびｎ形拡
散層７から構成されている。
ース電極とドレイン電極とを構成する拡散層3a,4aとか
らなり、キャパシタは、電極５、絶縁膜６およびｎ形拡
散層７から構成されている。
キャパシタとトランジスタとは、拡散層3aを介して電
気的に接続され、拡散層3aが電荷蓄積ノードの一部を構
成するようになっている。
気的に接続され、拡散層3aが電荷蓄積ノードの一部を構
成するようになっている。
トランジスタを構成する拡散層3a,4aの各々は、n-形
拡散層８とn+形拡散層９とからなるLDD構造をなし、こ
れにより、短チャネル化を図るとともに、ホットキャリ
アなどによる特性劣化が防止されるようになっている。
拡散層８とn+形拡散層９とからなるLDD構造をなし、こ
れにより、短チャネル化を図るとともに、ホットキャリ
アなどによる特性劣化が防止されるようになっている。
ゲート電極2aと、電極５の上方に配置されたワード線
10とは、ポリシリコン層11にシリサイド層12が積層され
たポリサイド構造になっている。
10とは、ポリシリコン層11にシリサイド層12が積層され
たポリサイド構造になっている。
一方、周辺回路Ｂのトランジスタを構成するゲート電
極2bは、上記メモリセルのトランジスタを構成するゲー
ト電極2aと同様、ポリサイド構造となっているが、ソー
ス電極とドレイン電極とを構成する拡散層3b,4bの表面
には、寄生抵抗の低減を目的として、シリサイド層12が
形成されている。
極2bは、上記メモリセルのトランジスタを構成するゲー
ト電極2aと同様、ポリサイド構造となっているが、ソー
ス電極とドレイン電極とを構成する拡散層3b,4bの表面
には、寄生抵抗の低減を目的として、シリサイド層12が
形成されている。
このように、本実施例のMOS形DRAMは、周辺回路Ｂの
トランジスタを構成する拡散層3b,4bの表面にシリサイ
ド層12を形成することによって寄生抵抗の低減を図る一
方、メモリセルのトランジスタを構成する拡散層3a,4a
の表面にはシリサイド層12を積層しないことにより、接
合リーク電流の増大に起因する回路誤動作の防止を図っ
ている。
トランジスタを構成する拡散層3b,4bの表面にシリサイ
ド層12を形成することによって寄生抵抗の低減を図る一
方、メモリセルのトランジスタを構成する拡散層3a,4a
の表面にはシリサイド層12を積層しないことにより、接
合リーク電流の増大に起因する回路誤動作の防止を図っ
ている。
次に、上記MOS形DRAMの製造プロセスの一例を第２図
（ａ）〜（ｄ）を用いて説明する。
（ａ）〜（ｄ）を用いて説明する。
まず、ｐ形シリコン単結晶からなる基板１にチャネル
ストッパ領域13とフィールド酸化膜14とを形成し、フィ
ールド酸化膜14で囲まれた活性領域の表面にSiO2からな
る絶縁膜15を形成する。
ストッパ領域13とフィールド酸化膜14とを形成し、フィ
ールド酸化膜14で囲まれた活性領域の表面にSiO2からな
る絶縁膜15を形成する。
次に、不純物イオンの打ち込みによって、キャパシタ
の一方の電極を構成するｎ形拡散層７を形成した後、そ
の表面の絶縁膜15をエッチングで除去し、同じ箇所に新
たな絶縁膜６を形成する（第２図（ａ））。
の一方の電極を構成するｎ形拡散層７を形成した後、そ
の表面の絶縁膜15をエッチングで除去し、同じ箇所に新
たな絶縁膜６を形成する（第２図（ａ））。
次に、基板１の表面にCVD法でポリシリコン膜を被着
し、これをパターニングしてキャパシタのもう一方の電
極５を形成した後、その表面をリンケイ酸ガラス（PS
G）などの層間絶縁膜16で被覆する。
し、これをパターニングしてキャパシタのもう一方の電
極５を形成した後、その表面をリンケイ酸ガラス（PS
G）などの層間絶縁膜16で被覆する。
一方、基板１の表面に露出した絶縁膜15を除去した
後、同じ箇所に新たなゲート絶縁膜17を形成する（第２
図（ｂ））。
後、同じ箇所に新たなゲート絶縁膜17を形成する（第２
図（ｂ））。
次に、基板１の表面にCVD法で順次被着したポリシリ
コン膜およびSi3N4膜をパターニングすることにより、
ポリシリコン層11の表面にSi3N4層18が積層されたゲー
ト電極2a,2b、ワード線10および抵抗19を形成し、次い
で、熱酸化法でそれらの側面に絶縁膜20を形成して耐圧
の向上を図る（第２図（ｃ））。
コン膜およびSi3N4膜をパターニングすることにより、
ポリシリコン層11の表面にSi3N4層18が積層されたゲー
ト電極2a,2b、ワード線10および抵抗19を形成し、次い
で、熱酸化法でそれらの側面に絶縁膜20を形成して耐圧
の向上を図る（第２図（ｃ））。
次に、ゲート電極2a,2bをマスクに用いてそれらの両
側に低濃度のn-形拡散層８を形成した後、基板１の表面
にCVD法でSiO2膜を被着し、反応性イオンエッチング（R
IE）を行ってゲート電極2a,2b、ワード線10および抵抗1
9の側面に側壁21を形成する。
側に低濃度のn-形拡散層８を形成した後、基板１の表面
にCVD法でSiO2膜を被着し、反応性イオンエッチング（R
IE）を行ってゲート電極2a,2b、ワード線10および抵抗1
9の側面に側壁21を形成する。
次に、ゲート電極2a,2bの両側に高濃度のn+形拡散層
９を形成し、トランジスタの電極を構成する拡散層3a,4
a,3b,4bを形成する。
９を形成し、トランジスタの電極を構成する拡散層3a,4
a,3b,4bを形成する。
次に、抵抗19を除くゲート電極2a,2bおよびワード線1
0のSi3N4層18を選択的に除去するとともに、周辺回路Ｂ
のトランジスタの拡散層3b,4bの表面のゲート絶縁膜17
を選択的に除去し、基板１の表面にスパッタ法でＷ、Mo
またはTiなどの高融点金属膜を被着した後、基板１を約
600℃で加熱してシリサイド反応を行い、その後、未反
応の高融点金属を除去する。
0のSi3N4層18を選択的に除去するとともに、周辺回路Ｂ
のトランジスタの拡散層3b,4bの表面のゲート絶縁膜17
を選択的に除去し、基板１の表面にスパッタ法でＷ、Mo
またはTiなどの高融点金属膜を被着した後、基板１を約
600℃で加熱してシリサイド反応を行い、その後、未反
応の高融点金属を除去する。
これにより、ゲート電極2a,2b、ワード線10、周辺回
路Ｂのトランジスタの拡散層3b,4bの表面に選択的にシ
リサイド層12が形成される（第２図（ｄ））。
路Ｂのトランジスタの拡散層3b,4bの表面に選択的にシ
リサイド層12が形成される（第２図（ｄ））。
最後に、約900℃で熱処理を行ってシリサイド層12を
低抵抗した後、常法に従って、PSGなどからなる層間絶
縁膜22、コンタクトホール23、Al配線24、Si3N4やPSGな
どからなるパッシベーション膜25を順次形成することに
より、第１図に示すMOS形DRAMが完成する。
低抵抗した後、常法に従って、PSGなどからなる層間絶
縁膜22、コンタクトホール23、Al配線24、Si3N4やPSGな
どからなるパッシベーション膜25を順次形成することに
より、第１図に示すMOS形DRAMが完成する。
このように、本実施例によれば、次の効果を得ること
ができる。
ができる。
（１）．周辺回路Ｂのトランジスタを構成するゲート電
極2b、拡散層3b,4bの表面にシリサイド層12を形成した
電極構造とすることにより、電極の寄生抵抗が低減し、
周辺回路Ｂの高速化が促進される。
極2b、拡散層3b,4bの表面にシリサイド層12を形成した
電極構造とすることにより、電極の寄生抵抗が低減し、
周辺回路Ｂの高速化が促進される。
（２）．メモリセルのトランジスタを構成する電極のう
ち、電荷蓄積ノードの一部を構成する拡散層3aの表面に
はシリサイド層12を形成しないので、拡散層3aの接合リ
ーク電流増大が有効に防止される結果、この接合リーク
電流に起因するメモリセルの誤動作を防止することがで
きる。
ち、電荷蓄積ノードの一部を構成する拡散層3aの表面に
はシリサイド層12を形成しないので、拡散層3aの接合リ
ーク電流増大が有効に防止される結果、この接合リーク
電流に起因するメモリセルの誤動作を防止することがで
きる。
（２）．上記（１），（２）により、信頼性の高い高速
MOS形DRAMが得られる。
MOS形DRAMが得られる。
以上、本発明者によってなされた発明を実施例に基づ
き具体的に説明したが、本発明は、前記実施例に限定さ
れるものではなく、その要旨を逸脱しない範囲で種々変
更可能であることはいうまでもない。
き具体的に説明したが、本発明は、前記実施例に限定さ
れるものではなく、その要旨を逸脱しない範囲で種々変
更可能であることはいうまでもない。
例えば、実施例は、プレーナ形キャパシタ構造のMOS
形DRAMであるが、第３図に示すように、メモリセルのキ
ャパシタが一対の電極26、27および絶縁膜28から構成さ
れ、電極26に接続されたトランジスタの拡散層3aが電荷
蓄積ノードの一部を構成している積層形キャパシタ構造
のMOS形DRAMに適用することもできる。
形DRAMであるが、第３図に示すように、メモリセルのキ
ャパシタが一対の電極26、27および絶縁膜28から構成さ
れ、電極26に接続されたトランジスタの拡散層3aが電荷
蓄積ノードの一部を構成している積層形キャパシタ構造
のMOS形DRAMに適用することもできる。
さらに、シリサイド層を有しない拡散層を形成するこ
とによって、比較的大きな抵抗とダイオードを有する拡
散層が得られる。この拡散層を静電破壊対策用の抵抗と
容量に用いることもできる。
とによって、比較的大きな抵抗とダイオードを有する拡
散層が得られる。この拡散層を静電破壊対策用の抵抗と
容量に用いることもできる。
また、同じく拡散層の一部が電荷蓄積ノードを構成し
ているMOS形SRAMに適用することもできる。
ているMOS形SRAMに適用することもできる。
本願において開示される発明のうち代表的なものによ
って得られる効果を簡単に説明すれば、下記の通りであ
る。
って得られる効果を簡単に説明すれば、下記の通りであ
る。
すなわち、トランジスタの電極を構成する拡散層にシ
リサイド層が形成されるMOS形半導体メモリにおいて、
少なくとも電荷蓄積ノードの一部を構成する拡散層に
は、上記シリサイド層を形成しないようにした結果、電
荷蓄積ノードの一部を構成する拡散層の接合リーク電流
増大が防止されるとともに、シリサイド層を形成した電
極の寄生抵抗が低減されるので、信頼性の高い高速MOS
形半導体メモリを提供することができる。
リサイド層が形成されるMOS形半導体メモリにおいて、
少なくとも電荷蓄積ノードの一部を構成する拡散層に
は、上記シリサイド層を形成しないようにした結果、電
荷蓄積ノードの一部を構成する拡散層の接合リーク電流
増大が防止されるとともに、シリサイド層を形成した電
極の寄生抵抗が低減されるので、信頼性の高い高速MOS
形半導体メモリを提供することができる。
第１図は本発明の一実施例である半導体装置を示す半導
体基板の要部断面図、 第２図（ａ）〜（ｄ）はこの半導体装置の製造プロセス
を示す半導体基板の要部断面図、 第３図は本発明の他の実施例である半導体装置を示す半
導体基板の要部断面図である。 １……半導体基板、2a,2b……ゲート電極、3a,3b,4a,4b
……拡散層、5,26,27……電極、6,15,20,28……絶縁
膜、７……ｎ形拡散層、８……n-形拡散層、９……n+形
拡散層、10……ワード線、11……ポリシリコン層、12…
…シリサイド層、13……チャネルストッパ領域、14……
フィールド絶縁膜、16,22……層間絶縁膜、17……ゲー
ト絶縁膜、18……Si3N4層、19……抵抗、21……側壁、2
3……コンタクトホール、24……Al配線、25……パッシ
ベーション膜、Ａ……メレリアレイ、Ｂ……周辺回路。
体基板の要部断面図、 第２図（ａ）〜（ｄ）はこの半導体装置の製造プロセス
を示す半導体基板の要部断面図、 第３図は本発明の他の実施例である半導体装置を示す半
導体基板の要部断面図である。 １……半導体基板、2a,2b……ゲート電極、3a,3b,4a,4b
……拡散層、5,26,27……電極、6,15,20,28……絶縁
膜、７……ｎ形拡散層、８……n-形拡散層、９……n+形
拡散層、10……ワード線、11……ポリシリコン層、12…
…シリサイド層、13……チャネルストッパ領域、14……
フィールド絶縁膜、16,22……層間絶縁膜、17……ゲー
ト絶縁膜、18……Si3N4層、19……抵抗、21……側壁、2
3……コンタクトホール、24……Al配線、25……パッシ
ベーション膜、Ａ……メレリアレイ、Ｂ……周辺回路。
Claims (2)
- 【請求項１】半導体基体に、ゲート電極にシリサイド層
を有し、所定の回路を構成する複数のMOSトランジスタ
と、その周辺回路の一部として静電破壊対策用の抵抗と
を備えた半導体装置であって、前記MOSトランジスタの
半導体領域にはシリサイド層が設けられ、前記抵抗は基
体内に不純物を導入して設けられたダイオードを有した
半導体領域から成り、かつその抵抗を構成する半導体領
域にはシリサイド層が設けられていないことを特徴とす
る半導体装置。 - 【請求項２】半導体基体に、ゲート電極にシリサイド層
を有し、メモリセルを構成するMOSトランジスタと、そ
の周辺回路の一部として、ゲート電極にシリサイド層を
有した他のMOSトランジスタ、および静電破壊対策用の
抵抗とを備えた半導体装置であって、前記メモリセルを
構成するMOSトランジスタにおける蓄積ノードの一部と
なる半導体領域にはシリサイド層が設けられず、前記周
辺回路における他のMOSトランジスタの半導体領域には
シリサイド層が設けられ、前記抵抗は基体内に不純物を
導入して設けられたダイオードを有した半導体領域から
成り、かつその抵抗を構成する半導体領域にはシリサイ
ド層が設けられていないことを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63091567A JP2569115B2 (ja) | 1988-04-15 | 1988-04-15 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63091567A JP2569115B2 (ja) | 1988-04-15 | 1988-04-15 | 半導体装置 |
Publications (2)
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|---|---|
| JPH01264257A JPH01264257A (ja) | 1989-10-20 |
| JP2569115B2 true JP2569115B2 (ja) | 1997-01-08 |
Family
ID=14030098
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63091567A Expired - Lifetime JP2569115B2 (ja) | 1988-04-15 | 1988-04-15 | 半導体装置 |
Country Status (1)
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| JP (1) | JP2569115B2 (ja) |
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-
1988
- 1988-04-15 JP JP63091567A patent/JP2569115B2/ja not_active Expired - Lifetime
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| JPH01264257A (ja) | 1989-10-20 |
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