JP2924076B2 - 半導体メモリ - Google Patents
半導体メモリInfo
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- JP2924076B2 JP2924076B2 JP2114366A JP11436690A JP2924076B2 JP 2924076 B2 JP2924076 B2 JP 2924076B2 JP 2114366 A JP2114366 A JP 2114366A JP 11436690 A JP11436690 A JP 11436690A JP 2924076 B2 JP2924076 B2 JP 2924076B2
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体メモリに関し、特に、１トランジス
タ１キャパシタ型のメモリセルを有する半導体メモリに
適用して好適なものである。
タ１キャパシタ型のメモリセルを有する半導体メモリに
適用して好適なものである。
本発明は、１個のMISトランジスタと１個のキャパシ
タとにより構成されるメモリセルを有する半導体メモリ
において、MISトランジスタの、ビット線と接続される
側の不純物領域を低不純物濃度層と高不純物濃度層とに
より構成し、MISトランジスタの、キャパシタの蓄積電
極と接続される側の不純物領域を低不純物濃度層により
構成し、MISトランジスタの、ビット線と接続される側
の不純物領域側のゲート電極の側壁に選択的にサイドウ
ォールスペーサを形成し、他方を低不純物濃度層により
構成することによって、耐ホットキャリア性の向上を図
りつつ、接合リークによる不良の発生を防止することが
できるようにしたものである。
タとにより構成されるメモリセルを有する半導体メモリ
において、MISトランジスタの、ビット線と接続される
側の不純物領域を低不純物濃度層と高不純物濃度層とに
より構成し、MISトランジスタの、キャパシタの蓄積電
極と接続される側の不純物領域を低不純物濃度層により
構成し、MISトランジスタの、ビット線と接続される側
の不純物領域側のゲート電極の側壁に選択的にサイドウ
ォールスペーサを形成し、他方を低不純物濃度層により
構成することによって、耐ホットキャリア性の向上を図
りつつ、接合リークによる不良の発生を防止することが
できるようにしたものである。
近年の高集積のMOSダイナミックRAMにおいては、１ト
ランジスタ１キャパシタ型のメモリセルが用いられてい
る。そして、このメモリセルを構成するMOSトランジス
タは、耐ホットキャリア性の向上を図るために、LDD（l
ightly doped drain）構造とするのが一般的である。
ランジスタ１キャパシタ型のメモリセルが用いられてい
る。そして、このメモリセルを構成するMOSトランジス
タは、耐ホットキャリア性の向上を図るために、LDD（l
ightly doped drain）構造とするのが一般的である。
第６図はメモリセルを構成するMOSトランジスタをLDD
構造とした従来のスタックトキャパシタセル（stacked
capacitor cell）型MOSダイナミックRAMを示す。第６図
に示すように、この従来のMOSダイナミックRAMにおいて
は、例えばｐ型のシリコン（Si）基板101の表面にフィ
ールド絶縁膜102が選択的に形成され、このフィールド
絶縁膜102で囲まれた活性領域の表面にゲート絶縁膜103
が形成されている。WL1′,WL2′はワード線を示す。こ
れらのワード線WL1′,WL2′の側壁には、サイドウォー
ルスペーサ104が形成されている。一方、ｐ型Si基板101
中には、ワード線WL1′に対して自己整合的に例えばn+
型の拡散層105,106が形成されている。これらの拡散層1
05,106には、サイドウォールスペーサ104の下側の部分
に例えばn-型の低不純物濃度部105a,106aが形成されて
いる。そして、ワード線WL1′とこれらの拡散層105,106
とにより、LDD構造のMOSトランジスタが形成されてい
る。
構造とした従来のスタックトキャパシタセル（stacked
capacitor cell）型MOSダイナミックRAMを示す。第６図
に示すように、この従来のMOSダイナミックRAMにおいて
は、例えばｐ型のシリコン（Si）基板101の表面にフィ
ールド絶縁膜102が選択的に形成され、このフィールド
絶縁膜102で囲まれた活性領域の表面にゲート絶縁膜103
が形成されている。WL1′,WL2′はワード線を示す。こ
れらのワード線WL1′,WL2′の側壁には、サイドウォー
ルスペーサ104が形成されている。一方、ｐ型Si基板101
中には、ワード線WL1′に対して自己整合的に例えばn+
型の拡散層105,106が形成されている。これらの拡散層1
05,106には、サイドウォールスペーサ104の下側の部分
に例えばn-型の低不純物濃度部105a,106aが形成されて
いる。そして、ワード線WL1′とこれらの拡散層105,106
とにより、LDD構造のMOSトランジスタが形成されてい
る。
符号107は層間絶縁膜、108は例えばリン（Ｐ）のよう
な不純物がドープされた多結晶Si膜、109は絶縁膜、110
は例えばＰのような不純物がドープされた多結晶Si膜を
示す。ここで、多結晶Si膜108は、コンタクトホール
C1′を通じて拡散層106にコンタクトしている。これら
の多結晶Si膜108、絶縁膜109及び多結晶Si膜110によ
り、スタックトキャパシタが形成されている。ここで、
多結晶Si膜108及び多結晶Si膜110は、それぞれこのスタ
ックトキャパシタの下部電極（電荷蓄積ノード）及び上
部電極（セルプレート）を構成する。また、符号111は
層間絶縁膜、BL′はビット線を示す。ここで、このビッ
ト線BL′は、コンタクトホールC2′を通じて拡散層105
にコンタクトしている。
な不純物がドープされた多結晶Si膜、109は絶縁膜、110
は例えばＰのような不純物がドープされた多結晶Si膜を
示す。ここで、多結晶Si膜108は、コンタクトホール
C1′を通じて拡散層106にコンタクトしている。これら
の多結晶Si膜108、絶縁膜109及び多結晶Si膜110によ
り、スタックトキャパシタが形成されている。ここで、
多結晶Si膜108及び多結晶Si膜110は、それぞれこのスタ
ックトキャパシタの下部電極（電荷蓄積ノード）及び上
部電極（セルプレート）を構成する。また、符号111は
層間絶縁膜、BL′はビット線を示す。ここで、このビッ
ト線BL′は、コンタクトホールC2′を通じて拡散層105
にコンタクトしている。
上述の従来のMOSダイナミックRAMのLDD構造のMOSトラ
ンジスタは、次のようにして形成されている。すなわ
ち、第６図に示すように、ワード線WL1′,WL2′まで形
成した後、これらのワード線WL1′,WL2′をマスクとし
て例えばＰのようなｎ型不純物をｐ型Si基板101中に低
濃度にイオン注入する。次に、CVD法により全面に例え
ばSiO2膜を形成した後、このSiO2膜を反応性イオンエッ
チング（RIE）法により基板表面と垂直方向にエッチン
グしてワード線WL1′,WL2′の側壁にサイドウォールス
ペーサ104を形成する。次に、このサイドウォールスペ
ーサ104及びワード線WL1,WL2′をマスクとしてｐ型Si基
板101中に例えばヒ素（As）のようなｎ型不純物を高濃
度にイオン注入する。この後、注入不純物の電気的活性
化のための熱処理を行う。これによって、サイドウォー
ルスペーサ104の下側の部分に低不純物濃度部105a,106a
を有する拡散層105,106が形成され、LDD構造のMOSトラ
ンジスタが形成される。
ンジスタは、次のようにして形成されている。すなわ
ち、第６図に示すように、ワード線WL1′,WL2′まで形
成した後、これらのワード線WL1′,WL2′をマスクとし
て例えばＰのようなｎ型不純物をｐ型Si基板101中に低
濃度にイオン注入する。次に、CVD法により全面に例え
ばSiO2膜を形成した後、このSiO2膜を反応性イオンエッ
チング（RIE）法により基板表面と垂直方向にエッチン
グしてワード線WL1′,WL2′の側壁にサイドウォールス
ペーサ104を形成する。次に、このサイドウォールスペ
ーサ104及びワード線WL1,WL2′をマスクとしてｐ型Si基
板101中に例えばヒ素（As）のようなｎ型不純物を高濃
度にイオン注入する。この後、注入不純物の電気的活性
化のための熱処理を行う。これによって、サイドウォー
ルスペーサ104の下側の部分に低不純物濃度部105a,106a
を有する拡散層105,106が形成され、LDD構造のMOSトラ
ンジスタが形成される。
上述の従来のMOSダイナミックRAMの製造方法において
は、LDD構造のMOSトランジスタを形成する際に、RIE法
によりSiO2膜をエッチングすることによりサイドウォー
ルスペーサ104を形成している。ところが、このRIEによ
りｐ型Si基板１の表面に損傷が生じるため、その後の工
程で形成される拡散層105,106の接合リークが発生しや
すくなり、これがMOSダイナミックRAMの不良を招くおそ
れがあった。この接合リークは、特に、電荷蓄積ノード
側の拡散層106で問題となる。
は、LDD構造のMOSトランジスタを形成する際に、RIE法
によりSiO2膜をエッチングすることによりサイドウォー
ルスペーサ104を形成している。ところが、このRIEによ
りｐ型Si基板１の表面に損傷が生じるため、その後の工
程で形成される拡散層105,106の接合リークが発生しや
すくなり、これがMOSダイナミックRAMの不良を招くおそ
れがあった。この接合リークは、特に、電荷蓄積ノード
側の拡散層106で問題となる。
従って本発明の目的は、耐ホットキャリア性の向上を
図りつつ、接合リークによる不良の発生を防止すること
ができる半導体メモリを提供することにある。
図りつつ、接合リークによる不良の発生を防止すること
ができる半導体メモリを提供することにある。
上記目的を達成するために、本発明は、１個のMISト
ランジスタと１個のキャパシタとにより構成されるメモ
リセルを有する半導体メモリにおいて、MISトランジス
タの、ビット線（BL）と接続される側の不純物領域
（５）は低不純物濃度層と高不純物濃度層とにより構成
され、MISトランジスタの、キャパシタの蓄積電極
（９）と接続される側の不純物領域（６）は低不純物濃
度層により構成され、MISトランジスタの、ビット線（B
L）と接続される側の不純物領域側のゲート電極（WL1）
の側壁に選択的にサイドウォールスペーサ（４）が形成
されている。
ランジスタと１個のキャパシタとにより構成されるメモ
リセルを有する半導体メモリにおいて、MISトランジス
タの、ビット線（BL）と接続される側の不純物領域
（５）は低不純物濃度層と高不純物濃度層とにより構成
され、MISトランジスタの、キャパシタの蓄積電極
（９）と接続される側の不純物領域（６）は低不純物濃
度層により構成され、MISトランジスタの、ビット線（B
L）と接続される側の不純物領域側のゲート電極（WL1）
の側壁に選択的にサイドウォールスペーサ（４）が形成
されている。
上述のように構成された本発明の半導体メモリによれ
ば、MISトランジスタの、キャパシタの蓄積電極と接続
される側の不純物領域が低不純物濃度層により構成され
ていることにより、このMISトランジスタのゲート電極
の電荷蓄積ノード側の側壁にはサイドウォールスペーサ
を形成する必要がなくなる。このため、この電荷蓄積ノ
ード側の基板表面にRIEにより損傷が生じるおそれがな
くなるので、このRIEによる電荷蓄積ノード側の不純物
領域の接合リークの発生を抑えることができる。一方、
メモリセルを構成するMISトランジスタの、ビット線と
接続される側の不純物領域は低不純物濃度層と高不純物
濃度層とにより構成され、MISトランジスタの、キャパ
シタの蓄積電極と接続される側の不純物領域は低不純物
濃度層により構成され、MISトランジスタの、ビット線
と接続される側の不純物領域側のゲート電極の側壁に選
択的にサイドウォールスペーサが形成されているので、
従来のLDD構造のMISトランジスタと同様に、耐ホットキ
ャリア性の向上を図ることができる。
ば、MISトランジスタの、キャパシタの蓄積電極と接続
される側の不純物領域が低不純物濃度層により構成され
ていることにより、このMISトランジスタのゲート電極
の電荷蓄積ノード側の側壁にはサイドウォールスペーサ
を形成する必要がなくなる。このため、この電荷蓄積ノ
ード側の基板表面にRIEにより損傷が生じるおそれがな
くなるので、このRIEによる電荷蓄積ノード側の不純物
領域の接合リークの発生を抑えることができる。一方、
メモリセルを構成するMISトランジスタの、ビット線と
接続される側の不純物領域は低不純物濃度層と高不純物
濃度層とにより構成され、MISトランジスタの、キャパ
シタの蓄積電極と接続される側の不純物領域は低不純物
濃度層により構成され、MISトランジスタの、ビット線
と接続される側の不純物領域側のゲート電極の側壁に選
択的にサイドウォールスペーサが形成されているので、
従来のLDD構造のMISトランジスタと同様に、耐ホットキ
ャリア性の向上を図ることができる。
以下、本発明の一実施例について図面を参照しながら
説明する。この実施例は、スタックトキャパシタセル型
のMOSダイナミックRAMに本発明を適用した実施例であ
る。
説明する。この実施例は、スタックトキャパシタセル型
のMOSダイナミックRAMに本発明を適用した実施例であ
る。
第１図はこの実施例によるMOSダイナミックRAMを示
し、第２図はこの実施例によるMOSダイナミックRAMのメ
モリセルの等価回路を示す。
し、第２図はこの実施例によるMOSダイナミックRAMのメ
モリセルの等価回路を示す。
第１図に示すように、この実施例によるMOSダイナミ
ックRAMにおいては、例えばｐ型Si基板１の表面にSiO2
膜のようなフィールド絶縁膜２が選択的に形成され、こ
れによって素子間分離が行われている。このフィールド
絶縁膜２で囲まれた活性領域の表面には、SiO2膜のよう
なゲート絶縁膜３が形成されている。WL1,WL2はワード
線を示す。これらのワード線WL1,WL2は、例えばＰのよ
うな不純物がドープされた多結晶Si膜や、この不純物が
ドープされた多結晶Si膜上に例えばタングステンシリサ
イド（WSi2）膜のような高融点金属シリサイド膜を重ね
たポリサイド膜などにより形成することができる。符号
４は例えばSiO2膜から成るサイドウォールスペーサ４を
示す。一方、ｐ型Si基板１中には、ワード線WL1に対し
て自己整合的に拡散層5,6が形成されている。ここで、
この拡散層５は、サイドウォールスペーサ４の下側の部
分に例えばn-型の低不純物濃度部5aを有し、その他の部
分は例えばn+型である。これに対して、拡散層６は例え
ばn-型の低不純物濃度層から成る。そして、ワード線WL
1とこれらの拡散層5,6とにより、LDD構造のMOSトランジ
スタが形成されている。この場合、サイドウォールスペ
ーサ４は、拡散層５側のワード線WL1の側壁にのみ形成
されている。
ックRAMにおいては、例えばｐ型Si基板１の表面にSiO2
膜のようなフィールド絶縁膜２が選択的に形成され、こ
れによって素子間分離が行われている。このフィールド
絶縁膜２で囲まれた活性領域の表面には、SiO2膜のよう
なゲート絶縁膜３が形成されている。WL1,WL2はワード
線を示す。これらのワード線WL1,WL2は、例えばＰのよ
うな不純物がドープされた多結晶Si膜や、この不純物が
ドープされた多結晶Si膜上に例えばタングステンシリサ
イド（WSi2）膜のような高融点金属シリサイド膜を重ね
たポリサイド膜などにより形成することができる。符号
４は例えばSiO2膜から成るサイドウォールスペーサ４を
示す。一方、ｐ型Si基板１中には、ワード線WL1に対し
て自己整合的に拡散層5,6が形成されている。ここで、
この拡散層５は、サイドウォールスペーサ４の下側の部
分に例えばn-型の低不純物濃度部5aを有し、その他の部
分は例えばn+型である。これに対して、拡散層６は例え
ばn-型の低不純物濃度層から成る。そして、ワード線WL
1とこれらの拡散層5,6とにより、LDD構造のMOSトランジ
スタが形成されている。この場合、サイドウォールスペ
ーサ４は、拡散層５側のワード線WL1の側壁にのみ形成
されている。
符号７は例えばSiO2膜のような絶縁膜、８は例えばリ
ンシリケートガラス（PSG）膜のような層間絶縁膜を示
す。また、符号９は例えばＰのような不純物がドープさ
れた多結晶Si膜、10は例えばSiO2膜とSi3N4膜とSiO2膜
とから成るONO（Oxide−Nitride−Oxide）膜や、Si3N4
膜とSiO2膜とから成るNO（Nitride−Oxide）膜のような
絶縁膜、11は例えばＰのような不純物がドープされた多
結晶Si膜を示す。ここで、多結晶Si膜９は、コンタクト
ホールC1を通じて拡散層６にコンタクトしている。これ
らの多結晶Si膜９、絶縁膜10及び多結晶Si膜11により、
スタックトキャパシタが形成されている。ここで、多結
晶Si膜９及び多結晶Si膜11は、それぞれこのスタックト
キャパシタの下部電極（電荷蓄積ノード）及び上部電極
（セルプレート）を構成する。また、符号12は例えばPS
G膜のような層間絶縁膜、BLはビット線を示す。ここ
で、このビット線BLは、コンタクトホールC2を通じて拡
散層５にコンタクトしている。
ンシリケートガラス（PSG）膜のような層間絶縁膜を示
す。また、符号９は例えばＰのような不純物がドープさ
れた多結晶Si膜、10は例えばSiO2膜とSi3N4膜とSiO2膜
とから成るONO（Oxide−Nitride−Oxide）膜や、Si3N4
膜とSiO2膜とから成るNO（Nitride−Oxide）膜のような
絶縁膜、11は例えばＰのような不純物がドープされた多
結晶Si膜を示す。ここで、多結晶Si膜９は、コンタクト
ホールC1を通じて拡散層６にコンタクトしている。これ
らの多結晶Si膜９、絶縁膜10及び多結晶Si膜11により、
スタックトキャパシタが形成されている。ここで、多結
晶Si膜９及び多結晶Si膜11は、それぞれこのスタックト
キャパシタの下部電極（電荷蓄積ノード）及び上部電極
（セルプレート）を構成する。また、符号12は例えばPS
G膜のような層間絶縁膜、BLはビット線を示す。ここ
で、このビット線BLは、コンタクトホールC2を通じて拡
散層５にコンタクトしている。
次に、上述のように構成されたこの実施例によるMOS
ダイナミックRAMの製造方法について説明する。
ダイナミックRAMの製造方法について説明する。
第３図Ａに示すように、まずｐ型Si基板１の表面に熱
酸化法によりフィールド絶縁膜２を選択的に形成して素
子間分離を行った後、このフィールド絶縁膜２で囲まれ
た活性領域の表面に熱酸化法によりゲート絶縁膜３を形
成する。次に、CVD法により全面に第１層目の多結晶Si
膜を形成し、この多結晶Si膜に例えばＰのような不純物
を熱拡散法やイオン注入法などによりドープして低抵抗
化した後、この多結晶Si膜をエッチングにより所定形状
にパターニングしてワード線WL1,WL2を形成する。な
お、これらのワード線WL1,WL2をポリサイド膜により形
成する場合には、上述の不純物がドープされた多結晶Si
膜上に高融点金属シリサイド膜を形成した後にこれらの
高融点金属シリサイド膜及び多結晶Si膜のパターニング
を行う。次に、ワード線WL1,WL2をマスクとしてｐ型Si
基板１中に例えばＰのようなｎ型不純物を低濃度にイオ
ン注入する。これによって、例えばn-型の拡散層6,13が
ワード線WL1に対して自己整合的に形成される。次に、C
VD法により全面に例えばSiO2膜のような絶縁膜７を形成
する。この後、この絶縁膜７上にリソグラフィーにより
所定形状のレジストパターン14を形成する。
酸化法によりフィールド絶縁膜２を選択的に形成して素
子間分離を行った後、このフィールド絶縁膜２で囲まれ
た活性領域の表面に熱酸化法によりゲート絶縁膜３を形
成する。次に、CVD法により全面に第１層目の多結晶Si
膜を形成し、この多結晶Si膜に例えばＰのような不純物
を熱拡散法やイオン注入法などによりドープして低抵抗
化した後、この多結晶Si膜をエッチングにより所定形状
にパターニングしてワード線WL1,WL2を形成する。な
お、これらのワード線WL1,WL2をポリサイド膜により形
成する場合には、上述の不純物がドープされた多結晶Si
膜上に高融点金属シリサイド膜を形成した後にこれらの
高融点金属シリサイド膜及び多結晶Si膜のパターニング
を行う。次に、ワード線WL1,WL2をマスクとしてｐ型Si
基板１中に例えばＰのようなｎ型不純物を低濃度にイオ
ン注入する。これによって、例えばn-型の拡散層6,13が
ワード線WL1に対して自己整合的に形成される。次に、C
VD法により全面に例えばSiO2膜のような絶縁膜７を形成
する。この後、この絶縁膜７上にリソグラフィーにより
所定形状のレジストパターン14を形成する。
次に、このレジストパターン14をマスクとしてRIE法
により絶縁膜７を基板表面と垂直方向にエッチングす
る。これによって、第３図Ｂに示すように、拡散層13側
のワード線WL1の側壁にのみサイドウォールスペーサ４
が形成される。
により絶縁膜７を基板表面と垂直方向にエッチングす
る。これによって、第３図Ｂに示すように、拡散層13側
のワード線WL1の側壁にのみサイドウォールスペーサ４
が形成される。
次に、レジストパターン14を除去した後、サイドウォ
ールスペーサ４及びワード線WL1,WL2をマスクとしてｐ
型Si基板１中に例えばAsのようなｎ型不純物を高濃度に
イオン注入する。この後、注入不純物の電気的活性化の
ための熱処理を行う。これによって、第３図Ｃに示すよ
うに、先に形成されたn-型の拡散層13から成る低不純物
濃度部5aをサイドウォールスペーサ４の下側の部分に有
するn+型の拡散層５が形成される。
ールスペーサ４及びワード線WL1,WL2をマスクとしてｐ
型Si基板１中に例えばAsのようなｎ型不純物を高濃度に
イオン注入する。この後、注入不純物の電気的活性化の
ための熱処理を行う。これによって、第３図Ｃに示すよ
うに、先に形成されたn-型の拡散層13から成る低不純物
濃度部5aをサイドウォールスペーサ４の下側の部分に有
するn+型の拡散層５が形成される。
次に、第１図に示すように、CVD法により全面に層間
絶縁膜８を形成した後、この層間絶縁膜８、絶縁膜７及
びゲート絶縁膜３の所定部分をエッチング除去してコン
タクトホールC1を形成する。次に、CVD法により全面に
第２層目の多結晶Si膜９を形成し、この多結晶Si膜９に
例えばＰのような不純物を熱拡散法やイオン注入法など
によりドープして低抵抗化した後、この多結晶Si膜９を
エッチングにより下部電極の形状にパターニングする。
次に、この第２層目の多結晶Si膜９上に絶縁膜10を形成
する。
絶縁膜８を形成した後、この層間絶縁膜８、絶縁膜７及
びゲート絶縁膜３の所定部分をエッチング除去してコン
タクトホールC1を形成する。次に、CVD法により全面に
第２層目の多結晶Si膜９を形成し、この多結晶Si膜９に
例えばＰのような不純物を熱拡散法やイオン注入法など
によりドープして低抵抗化した後、この多結晶Si膜９を
エッチングにより下部電極の形状にパターニングする。
次に、この第２層目の多結晶Si膜９上に絶縁膜10を形成
する。
次に、CVD法により全面に第３層目の多結晶Si膜11を
形成し、この多結晶Si膜11に例えばＰのような不純物を
熱拡散法やイオン注入法などによりドープして低抵抗化
した後、この多結晶Si膜11をエッチングにより上部電極
の形状にパターニングする。
形成し、この多結晶Si膜11に例えばＰのような不純物を
熱拡散法やイオン注入法などによりドープして低抵抗化
した後、この多結晶Si膜11をエッチングにより上部電極
の形状にパターニングする。
次に、CVD法により全面に例えばPSG膜のような層間絶
縁膜12を形成した後、この層間絶縁膜12及び層間絶縁膜
８の所定部分をエッチング除去してコンタクトホールC2
を形成する。次に、例えばスパッタ法により全面に例え
ばアルミニウム（Al）膜を形成した後、このAl膜をエッ
チングにより所定形状にパターニングしてビット線BLを
形成する。この後、パッシベーション膜（図示せず）を
形成して、目的とするMOSダイナミックRAMを完成させ
る。
縁膜12を形成した後、この層間絶縁膜12及び層間絶縁膜
８の所定部分をエッチング除去してコンタクトホールC2
を形成する。次に、例えばスパッタ法により全面に例え
ばアルミニウム（Al）膜を形成した後、このAl膜をエッ
チングにより所定形状にパターニングしてビット線BLを
形成する。この後、パッシベーション膜（図示せず）を
形成して、目的とするMOSダイナミックRAMを完成させ
る。
以上のように、この実施例によれば、メモリセルを構
成するMOSトランジスタのゲート電極を構成するワード
線WL1の電荷蓄積ノード側の側壁にはサイドウォールス
ペーサ４を形成しないので、このサイドウォールスペー
サ４を形成するためのRIEによりこの電荷蓄積ノード側
の基板表面に損傷が生じるおそれがなくなる。このた
め、この電荷蓄積ノード側の拡散層６の接合リークを有
効に防止することができる。また、このメモリセルを構
成するMOSトランジスタの一方の拡散層５は低不純物濃
度部5aを有し、他方の拡散層６は低不純物濃度層により
構成されているので、従来のLDD構造のMOSトランジスタ
と同様に耐ホットキャリア性の向上を図ることができ
る。
成するMOSトランジスタのゲート電極を構成するワード
線WL1の電荷蓄積ノード側の側壁にはサイドウォールス
ペーサ４を形成しないので、このサイドウォールスペー
サ４を形成するためのRIEによりこの電荷蓄積ノード側
の基板表面に損傷が生じるおそれがなくなる。このた
め、この電荷蓄積ノード側の拡散層６の接合リークを有
効に防止することができる。また、このメモリセルを構
成するMOSトランジスタの一方の拡散層５は低不純物濃
度部5aを有し、他方の拡散層６は低不純物濃度層により
構成されているので、従来のLDD構造のMOSトランジスタ
と同様に耐ホットキャリア性の向上を図ることができ
る。
ところで、上述のMOSダイナミックRAMにおけるスタッ
クトキャパシタの絶縁膜10としては、Si3N4膜とSiO2膜
とから成るNO（Nitride−Oxide）膜を用いるのが信頼性
の点で好ましいと考えられている。しかし、下部電極で
ある多結晶Si膜９上にこのNO膜を形成しようとしても、
低圧CVD（LPCVD）法によりこの多結晶Si膜９上にNO膜の
下層のSi3N4膜を形成する際にこのSi3N4膜と多結晶Si膜
９との界面に酸素が侵入してしまう結果、このSi3N4膜
と多結晶Si膜９との間に膜厚が10数Å程度の膜質の悪い
SiO2膜が成長してしまう。すなわち、従来のNO膜の形成
方法では、実際にはONO膜が形成されてしまい、NO膜を
形成することは困難であった。そこで、次に多結晶Si膜
９上にNO膜を形成することができる方法について説明す
る。
クトキャパシタの絶縁膜10としては、Si3N4膜とSiO2膜
とから成るNO（Nitride−Oxide）膜を用いるのが信頼性
の点で好ましいと考えられている。しかし、下部電極で
ある多結晶Si膜９上にこのNO膜を形成しようとしても、
低圧CVD（LPCVD）法によりこの多結晶Si膜９上にNO膜の
下層のSi3N4膜を形成する際にこのSi3N4膜と多結晶Si膜
９との界面に酸素が侵入してしまう結果、このSi3N4膜
と多結晶Si膜９との間に膜厚が10数Å程度の膜質の悪い
SiO2膜が成長してしまう。すなわち、従来のNO膜の形成
方法では、実際にはONO膜が形成されてしまい、NO膜を
形成することは困難であった。そこで、次に多結晶Si膜
９上にNO膜を形成することができる方法について説明す
る。
第１の方法では、まずいわゆるRTN（rapid thermal n
itridation）法により多結晶Si膜９上に例えば膜厚が数
Å程度の薄いSi3N4膜を瞬時に形成する。ここで、このR
TNは、例えば室温においてアンモニア（NH3）ガス雰囲
気でハロゲンランプなどにより多結晶Si膜９を瞬時に高
温に加熱することにより行う。このように多結晶Si膜９
上に瞬時にSi3N4膜が形成されることから、このSi3N4膜
と多結晶Si膜９との間にSiO2膜が形成されるおそれはな
い。このRTNにより形成されたSi3N4膜の膜厚は上述のよ
うに数Å程度と小さいので、LPCVD法によりこのSi3N4膜
上に例えば膜厚が数十Å程度のSi3N4膜を形成する。こ
の後、このSi3N4膜上に熱酸化法によりSiO2膜を形成す
る。これによって、NO膜が形成される。
itridation）法により多結晶Si膜９上に例えば膜厚が数
Å程度の薄いSi3N4膜を瞬時に形成する。ここで、このR
TNは、例えば室温においてアンモニア（NH3）ガス雰囲
気でハロゲンランプなどにより多結晶Si膜９を瞬時に高
温に加熱することにより行う。このように多結晶Si膜９
上に瞬時にSi3N4膜が形成されることから、このSi3N4膜
と多結晶Si膜９との間にSiO2膜が形成されるおそれはな
い。このRTNにより形成されたSi3N4膜の膜厚は上述のよ
うに数Å程度と小さいので、LPCVD法によりこのSi3N4膜
上に例えば膜厚が数十Å程度のSi3N4膜を形成する。こ
の後、このSi3N4膜上に熱酸化法によりSiO2膜を形成す
る。これによって、NO膜が形成される。
第２の方法では、まずプラズマエンハンストCVD（PEC
VD）法や光CVD法により多結晶Si膜９上に例えば膜厚が1
0Å程度のSi3N4膜を形成する。このPECVD法や光CVD法に
よれば、200℃程度以下の低温でSi3N4膜を形成すること
ができるため、このSi3N4膜と多結晶Si膜９との間に膜
質の悪いSiO2膜が形成されるおそれはない。次に、LPCV
D法によりこのSi3N4膜上に膜厚が例えば数十Å程度のSi
3N4膜を形成する。この後、このSi3N4膜上にSiO2膜を形
成してNO膜を形成する。
VD）法や光CVD法により多結晶Si膜９上に例えば膜厚が1
0Å程度のSi3N4膜を形成する。このPECVD法や光CVD法に
よれば、200℃程度以下の低温でSi3N4膜を形成すること
ができるため、このSi3N4膜と多結晶Si膜９との間に膜
質の悪いSiO2膜が形成されるおそれはない。次に、LPCV
D法によりこのSi3N4膜上に膜厚が例えば数十Å程度のSi
3N4膜を形成する。この後、このSi3N4膜上にSiO2膜を形
成してNO膜を形成する。
ところで、MOSダイナミックRAMの高集積化に伴い、メ
モリセルのビット線コンタクトや電荷蓄積ノードコンタ
クトの方式は、SAC（selfaligned contact）が主流とな
ってきている。そして、このSACは、メモリセル部と周
辺回路部との両方で用いられるのが通常である。一方、
このSACを用いる場合には、下部配線と上部配線との間
の絶縁強度を高くするために、下部配線上に厚いスペー
サ用SiO2膜を形成することによりSAC用のサイドウォー
ルスペーサの幅を大きくする必要がある。従って、この
SAC用のサイドウォールスペーサをメモリセル部及び周
辺回路部のLDD構造のMOSトランジスタを形成するための
サイドウォールスペーサとして用いた場合には、このLD
D構造用のサイドウォールスペーサの幅は必要以上に大
きくなるため、これによるMOSトランジスタの能力の低
下が問題となっていた。
モリセルのビット線コンタクトや電荷蓄積ノードコンタ
クトの方式は、SAC（selfaligned contact）が主流とな
ってきている。そして、このSACは、メモリセル部と周
辺回路部との両方で用いられるのが通常である。一方、
このSACを用いる場合には、下部配線と上部配線との間
の絶縁強度を高くするために、下部配線上に厚いスペー
サ用SiO2膜を形成することによりSAC用のサイドウォー
ルスペーサの幅を大きくする必要がある。従って、この
SAC用のサイドウォールスペーサをメモリセル部及び周
辺回路部のLDD構造のMOSトランジスタを形成するための
サイドウォールスペーサとして用いた場合には、このLD
D構造用のサイドウォールスペーサの幅は必要以上に大
きくなるため、これによるMOSトランジスタの能力の低
下が問題となっていた。
この問題は、メモリセル部にはSACを用い、周辺回路
にはSACを用いないようにすることによって解決するこ
とができる。その方法について第４図Ａ〜第４図Ｄを参
照しながら説明する。
にはSACを用いないようにすることによって解決するこ
とができる。その方法について第４図Ａ〜第４図Ｄを参
照しながら説明する。
第４図Ａに示すように、まずｐ型Si基板21の表面に選
択的にフィールド絶縁膜22を形成して素子間分離を行っ
た後、このフィールド絶縁膜22で囲まれた活性領域の表
面にゲート絶縁膜23を形成する。次に、CVD法により全
面にゲート電極形成用の材料として例えば多結晶Si膜24
を形成し、さらにこの多結晶Si膜24上にCVD法によりSAC
のスペーサ用のSiO2膜25を形成した後、メモリセル部に
おけるこのSiO2膜25上にレジストパターン26を形成す
る。
択的にフィールド絶縁膜22を形成して素子間分離を行っ
た後、このフィールド絶縁膜22で囲まれた活性領域の表
面にゲート絶縁膜23を形成する。次に、CVD法により全
面にゲート電極形成用の材料として例えば多結晶Si膜24
を形成し、さらにこの多結晶Si膜24上にCVD法によりSAC
のスペーサ用のSiO2膜25を形成した後、メモリセル部に
おけるこのSiO2膜25上にレジストパターン26を形成す
る。
次に、このレジストパターン26をマスクとしてSiO2膜
25をエッチングすることにより、第４図Ｂに示すよう
に、メモリセル部にのみSiO2膜25を残す。次に、レジス
トパターン26を除去した後、ゲート電極形成用のレジス
トパターン27を形成する。
25をエッチングすることにより、第４図Ｂに示すよう
に、メモリセル部にのみSiO2膜25を残す。次に、レジス
トパターン26を除去した後、ゲート電極形成用のレジス
トパターン27を形成する。
次に、このレジストパターン27をマスクとしてSiO2膜
25及び多結晶Si膜24を例えばRIE法により基板表面と垂
直方向にエッチングする。これによって、第４図Ｃに示
すように、ゲート電極28,29が形成される。この場合、
メモリセル部のゲート電極28上には、このゲート電極28
と同一形状のSiO2膜25が形成されている。次に、レジス
トパターン27を除去した後、ゲート電極28,29をマスク
としてｐ型Si基板21中に例えばＰのようなｎ型不純物を
低濃度にイオン注入する。これによって、ゲート電極28
に対して自己整合的に例えばn-型の拡散層30,31が形成
されるとともに、ゲート電極29に対して自己整合的に例
えばn-型の拡散層32,33が形成される。この後、CVD法に
より全面に例えばSiO2膜34を形成する。
25及び多結晶Si膜24を例えばRIE法により基板表面と垂
直方向にエッチングする。これによって、第４図Ｃに示
すように、ゲート電極28,29が形成される。この場合、
メモリセル部のゲート電極28上には、このゲート電極28
と同一形状のSiO2膜25が形成されている。次に、レジス
トパターン27を除去した後、ゲート電極28,29をマスク
としてｐ型Si基板21中に例えばＰのようなｎ型不純物を
低濃度にイオン注入する。これによって、ゲート電極28
に対して自己整合的に例えばn-型の拡散層30,31が形成
されるとともに、ゲート電極29に対して自己整合的に例
えばn-型の拡散層32,33が形成される。この後、CVD法に
より全面に例えばSiO2膜34を形成する。
次に、このSiO2膜34を例えばRIE法により基板表面と
垂直方向にエッチングする。これによって、第４図Ｄに
示すように、メモリセル部のゲート電極28及びSiO2膜25
の側壁に幅の大きなサイドウォールスペーサ35が形成さ
れるとともに、周辺回路部のゲート電極29の側壁に幅の
小さいサイドウォールスペーサ36が形成される。次に、
これらのサイドウォールスペーサ35,36、SiO2膜25及び
ゲート電極28,29をマスクとしてｐ型Si基板21中に例え
ばAsのようなｎ型不純物を高濃度にイオン注入する。こ
の後、必要に応じて注入不純物の電気的活性化のための
熱処理を行う。これによって、サイドウォールスペーサ
35の下側の部分に例えばn-型の低不純物濃度部37a,38a
を有する例えばn+型の拡散層37,38がゲート電極28に対
して自己整合的に形成されるとともに、サイドウォール
スペーサ36の下側の部分に例えばn-型の低不純物濃度部
39a,40aを有する例えばn+型の拡散層39,40がゲート電極
29に対して自己整合的に形成される。そして、ゲート電
極28と拡散層37,38とによりメモリセル部のLDD構造のMO
Sトランジスタが形成されるとともに、ゲート電極29と
拡散層39,40とにより周辺回路部のLDD構造のMOSトラン
ジスタが形成される。
垂直方向にエッチングする。これによって、第４図Ｄに
示すように、メモリセル部のゲート電極28及びSiO2膜25
の側壁に幅の大きなサイドウォールスペーサ35が形成さ
れるとともに、周辺回路部のゲート電極29の側壁に幅の
小さいサイドウォールスペーサ36が形成される。次に、
これらのサイドウォールスペーサ35,36、SiO2膜25及び
ゲート電極28,29をマスクとしてｐ型Si基板21中に例え
ばAsのようなｎ型不純物を高濃度にイオン注入する。こ
の後、必要に応じて注入不純物の電気的活性化のための
熱処理を行う。これによって、サイドウォールスペーサ
35の下側の部分に例えばn-型の低不純物濃度部37a,38a
を有する例えばn+型の拡散層37,38がゲート電極28に対
して自己整合的に形成されるとともに、サイドウォール
スペーサ36の下側の部分に例えばn-型の低不純物濃度部
39a,40aを有する例えばn+型の拡散層39,40がゲート電極
29に対して自己整合的に形成される。そして、ゲート電
極28と拡散層37,38とによりメモリセル部のLDD構造のMO
Sトランジスタが形成されるとともに、ゲート電極29と
拡散層39,40とにより周辺回路部のLDD構造のMOSトラン
ジスタが形成される。
以上のように、この例によれば、周辺回路部のMOSト
ランジスタのゲート電極29の側壁に形成されるサイドウ
ォールスペーサ36の幅は小さいので、この周辺回路部の
MOSトランジスタの能力の低下を防止することができ
る。また、メモリセル部のMOSトランジスタのゲート電
極28の側壁に形成されるサイドウォールスペーサ35の幅
は大きく、従ってこのMOSトランジスタの能力は低くな
るが、このメモリセル部のMOSトランジスタはスイッチ
ング素子としてのみ用いられること、ブートストラップ
回路でワード線の昇圧を行うことができること、メモリ
セルのキャパシタの容量は数十fF以下と小さいことなど
により、サイドウォールスペーサ35の幅が大きくなるこ
とによるMOSトランジスタの能力の低下は問題とならな
い。
ランジスタのゲート電極29の側壁に形成されるサイドウ
ォールスペーサ36の幅は小さいので、この周辺回路部の
MOSトランジスタの能力の低下を防止することができ
る。また、メモリセル部のMOSトランジスタのゲート電
極28の側壁に形成されるサイドウォールスペーサ35の幅
は大きく、従ってこのMOSトランジスタの能力は低くな
るが、このメモリセル部のMOSトランジスタはスイッチ
ング素子としてのみ用いられること、ブートストラップ
回路でワード線の昇圧を行うことができること、メモリ
セルのキャパシタの容量は数十fF以下と小さいことなど
により、サイドウォールスペーサ35の幅が大きくなるこ
とによるMOSトランジスタの能力の低下は問題とならな
い。
以上により、MOSダイナミックRAMの性能の向上を図る
ことができる。
ことができる。
第７図はSACを用いた従来の半導体装置を示す。第７
図に示すように、この半導体装置においては、ｐ型Si基
板201上にゲート絶縁膜202が形成されている。符号203,
204は第１層目の配線を示す。これらの第１層目の配線2
03,204上には、SACのスペーサ用のSiO2膜205が形成され
ている。そして、これらの第１層目の配線203,204及びS
iO2膜205の側壁にサイドウォールスペーサ206が形成さ
れている。符号207は例えばn+型の拡散層を示す。この
拡散層207は、サイドウォールスペーサ206の下側の部分
に例えばn-型の低不純物濃度部207aを有する。符号208
は図示省略したn+型の拡散層の低不純物濃度部を構成す
る例えばn-型の拡散層を示す。C3′はSAC用のコンタク
トホールを示し、このコンタクトホールC3′を通じて第
２層目の配線209が拡散層207にコンタクトしている。符
号210は層間絶縁膜を示す。C4′はコンタクトホールを
示し、このコンタクトホールC4′を通じて第３層目の配
線211が第１層目の配線204にコンタクトしている。
図に示すように、この半導体装置においては、ｐ型Si基
板201上にゲート絶縁膜202が形成されている。符号203,
204は第１層目の配線を示す。これらの第１層目の配線2
03,204上には、SACのスペーサ用のSiO2膜205が形成され
ている。そして、これらの第１層目の配線203,204及びS
iO2膜205の側壁にサイドウォールスペーサ206が形成さ
れている。符号207は例えばn+型の拡散層を示す。この
拡散層207は、サイドウォールスペーサ206の下側の部分
に例えばn-型の低不純物濃度部207aを有する。符号208
は図示省略したn+型の拡散層の低不純物濃度部を構成す
る例えばn-型の拡散層を示す。C3′はSAC用のコンタク
トホールを示し、このコンタクトホールC3′を通じて第
２層目の配線209が拡散層207にコンタクトしている。符
号210は層間絶縁膜を示す。C4′はコンタクトホールを
示し、このコンタクトホールC4′を通じて第３層目の配
線211が第１層目の配線204にコンタクトしている。
第７図に示すように、SACを用いたこの従来の半導体
装置においては、第１層目の配線204上にSACのスペーサ
用の厚いSiO2膜205が残されていることから、この第１
層目の配線204に第３層目の配線211をコンタクトさせる
ためのコンタクトホールC4′の部分の段差が急峻にな
る。この結果、第３層目の配線211をAlなどで形成する
場合には、コンタクトホールC4′の部分におけるこの第
３層目の配線211のステップカバレッジが悪くなってこ
の第３層目の配線211の段切れが起きやすく、信頼性上
問題がある。そこで、次のこの問題を解決する方法を第
５図Ａ〜第５図Ｄを参照しながら説明する。
装置においては、第１層目の配線204上にSACのスペーサ
用の厚いSiO2膜205が残されていることから、この第１
層目の配線204に第３層目の配線211をコンタクトさせる
ためのコンタクトホールC4′の部分の段差が急峻にな
る。この結果、第３層目の配線211をAlなどで形成する
場合には、コンタクトホールC4′の部分におけるこの第
３層目の配線211のステップカバレッジが悪くなってこ
の第３層目の配線211の段切れが起きやすく、信頼性上
問題がある。そこで、次のこの問題を解決する方法を第
５図Ａ〜第５図Ｄを参照しながら説明する。
すなわち、この例においては、第５図Ａに示すよう
に、例えばｐ型Si基板51上にゲート絶縁膜52、第１層目
の配線形成用の材料としての例えば多結晶Si膜53及びSA
Cのスペーサ用のSiO2膜54を順次形成した後、このSiO2
膜54上に所定形状のレジストパターン55を形成する。
に、例えばｐ型Si基板51上にゲート絶縁膜52、第１層目
の配線形成用の材料としての例えば多結晶Si膜53及びSA
Cのスペーサ用のSiO2膜54を順次形成した後、このSiO2
膜54上に所定形状のレジストパターン55を形成する。
次に、このレジストパターン55をマスクとしてSiO2膜
54をエッチングした後、レジストパターン55を除去す
る。これによって、第５図Ｂに示すように、SAC部の近
傍にのみSiO2膜54が残される。この後、第１層目の配線
形成用のレジストパターン56を形成する。
54をエッチングした後、レジストパターン55を除去す
る。これによって、第５図Ｂに示すように、SAC部の近
傍にのみSiO2膜54が残される。この後、第１層目の配線
形成用のレジストパターン56を形成する。
次に、このレジストパターン56をマスクとしてSiO2膜
54及び多結晶Si膜53をエッチングした後、レジストパタ
ーン56を除去する。これによって、第５図Ｃに示すよう
に、第１層目の配線57,58が形成される。次に、これら
の第１層目の配線57,58及びこれらの第１層目の配線57,
58上に残されたSiO2膜54をマスクとしてｐ型Si基板51中
に例えばＰのようなｎ型不純物を低濃度にイオン注入す
る。これによって、これらの第１層目の配線57,58に対
して自己整合的に例えばn-型の拡散層59,60が形成され
る。この後、CVD法により全面に例えばSiO2膜61を形成
する。
54及び多結晶Si膜53をエッチングした後、レジストパタ
ーン56を除去する。これによって、第５図Ｃに示すよう
に、第１層目の配線57,58が形成される。次に、これら
の第１層目の配線57,58及びこれらの第１層目の配線57,
58上に残されたSiO2膜54をマスクとしてｐ型Si基板51中
に例えばＰのようなｎ型不純物を低濃度にイオン注入す
る。これによって、これらの第１層目の配線57,58に対
して自己整合的に例えばn-型の拡散層59,60が形成され
る。この後、CVD法により全面に例えばSiO2膜61を形成
する。
次に、このSiO2膜61を例えばRIE法により基板表面と
垂直方向にエッチングする。これによって、第５図Ｄに
示すように、第１層目の配線57,58及びSiO2膜54の側壁
にサイドウォールスペーサ62が形成される。この後、こ
のサイドウォールスペーサ62、SiO2膜54及び第１層目の
配線57,58をマスクとしてｐ型Si基板51中に例えばAsの
ようなｎ型不純物を高濃度にイオン注入する。この後、
注入不純物の電気的活性化のための熱処理を行う。これ
によって、サイドウォールスペーサ62の下側の部分に例
えばn-型の低不純物濃度部63aを有する例えばn+型の拡
散層63が第１層目の配線57,58に対して自己整合的に形
成される。次に、SAC用のコンタクトホールC3を通じて
拡散層63にコンタクトする第２層目の配線64を形成す
る。次に、全面に層間絶縁膜65を形成し、この層間絶縁
膜65のリフローを行って表面を平坦化した後、この層間
絶縁膜65の所定部分をエッチング除去してコンタクトホ
ールC4を形成する。次に、このコンタクトホールC4を通
じて第１層目の配線58にコンタクトする第３層目の配線
66を形成する。これによって、目的とする半導体装置が
完成される。
垂直方向にエッチングする。これによって、第５図Ｄに
示すように、第１層目の配線57,58及びSiO2膜54の側壁
にサイドウォールスペーサ62が形成される。この後、こ
のサイドウォールスペーサ62、SiO2膜54及び第１層目の
配線57,58をマスクとしてｐ型Si基板51中に例えばAsの
ようなｎ型不純物を高濃度にイオン注入する。この後、
注入不純物の電気的活性化のための熱処理を行う。これ
によって、サイドウォールスペーサ62の下側の部分に例
えばn-型の低不純物濃度部63aを有する例えばn+型の拡
散層63が第１層目の配線57,58に対して自己整合的に形
成される。次に、SAC用のコンタクトホールC3を通じて
拡散層63にコンタクトする第２層目の配線64を形成す
る。次に、全面に層間絶縁膜65を形成し、この層間絶縁
膜65のリフローを行って表面を平坦化した後、この層間
絶縁膜65の所定部分をエッチング除去してコンタクトホ
ールC4を形成する。次に、このコンタクトホールC4を通
じて第１層目の配線58にコンタクトする第３層目の配線
66を形成する。これによって、目的とする半導体装置が
完成される。
以上のように、この例によれば、SACのスペーサ用のS
iO2膜54のうち、第１層目の配線58に対する第３層目の
配線66のコンタクト部の近傍の部分をあらかじめエッチ
ング除去しているので、この第３層目の配線66を第１層
目の配線58にコンタクトさせるためのコンタクトホール
C4の部分の段差を緩やかにすることができ、このためこ
のコンタクトホールC4の部分で第３層目の配線66の段切
れなどが発生するのを防止することができる。これによ
って、半導体装置の信頼性の向上を図ることができる。
iO2膜54のうち、第１層目の配線58に対する第３層目の
配線66のコンタクト部の近傍の部分をあらかじめエッチ
ング除去しているので、この第３層目の配線66を第１層
目の配線58にコンタクトさせるためのコンタクトホール
C4の部分の段差を緩やかにすることができ、このためこ
のコンタクトホールC4の部分で第３層目の配線66の段切
れなどが発生するのを防止することができる。これによ
って、半導体装置の信頼性の向上を図ることができる。
この例による方法は、SACを用いる各種の半導体装
置、例えばMOSダイナミックRAMやMOSスタティックRAMや
EPROMなどに適用することができる。
置、例えばMOSダイナミックRAMやMOSスタティックRAMや
EPROMなどに適用することができる。
以上、本発明の実施例につき具体的に説明したが、本
発明は、上述の実施例に限定されるものではなく、本発
明の技術的思想に基づく各種の変形が可能である。
発明は、上述の実施例に限定されるものではなく、本発
明の技術的思想に基づく各種の変形が可能である。
例えば、上述の実施例においては、本発明をスタック
トキャパシタセル型MOSダイナミックRAMに適用した場合
について説明したが、本発明は、スタックトキャパシタ
セル以外の１トランジスタ１キャパシタ型メモリセルを
用いたMOSダイナミックRAMに適用することも可能であ
る。
トキャパシタセル型MOSダイナミックRAMに適用した場合
について説明したが、本発明は、スタックトキャパシタ
セル以外の１トランジスタ１キャパシタ型メモリセルを
用いたMOSダイナミックRAMに適用することも可能であ
る。
以上説明したように、本発明によれば、メモリセルを
構成するMISトランジスタの、ビット線と接続される側
の不純物領域は低不純物濃度層と高不純物濃度層とによ
り構成され、MISトランジスタの、キャパシタの蓄積電
極と接続される側の不純物領域は低不純物濃度層により
構成され、MISトランジスタの、ビット線と接続される
側の不純物領域側のゲート電極の側壁に選択的にサイド
ウォールスペーサが形成されているので、電荷蓄積ノー
ド側の不純物領域の接合リークを有効に防止することが
でき、また従来のLDD構造のMISトランジスタと同様に耐
ホットキャリア性の向上を図ることもできる。これによ
って、耐ホットキャリア性の向上を図りつつ、接合リー
クによる不良の発生を防止することができる。
構成するMISトランジスタの、ビット線と接続される側
の不純物領域は低不純物濃度層と高不純物濃度層とによ
り構成され、MISトランジスタの、キャパシタの蓄積電
極と接続される側の不純物領域は低不純物濃度層により
構成され、MISトランジスタの、ビット線と接続される
側の不純物領域側のゲート電極の側壁に選択的にサイド
ウォールスペーサが形成されているので、電荷蓄積ノー
ド側の不純物領域の接合リークを有効に防止することが
でき、また従来のLDD構造のMISトランジスタと同様に耐
ホットキャリア性の向上を図ることもできる。これによ
って、耐ホットキャリア性の向上を図りつつ、接合リー
クによる不良の発生を防止することができる。
第１図は本発明の一実施例によるMOSダイナミックRAMを
示す断面図、第２図は本発明の一実施例によるMOSダイ
ナミックRAMのメモリセルの等価回路を示す回路図、第
３図Ａ〜第３図Ｃは本発明の一実施例によるMOSダイナ
ミックRAMの製造方法を工程順に説明するための断面
図、第４図Ａ〜第４図ＤはSACを用いるMOSダイナミック
RAMの問題を解決する方法を工程順に説明するための断
面図、第５図Ａ〜第５図ＤはSACを用いる半導体装置の
問題を解決する方法を工程順に説明するための断面図、
第６図は従来のMOSダイナミックRAMを示す断面図、第７
図はSACを用いた半導体装置の問題を説明するための断
面図である。 図面における主要な符号の説明 1:p型Si基板、2:フィールド絶縁膜、 3:ゲート絶縁膜、WL1,WL2:ワード線、 4:サイドウォールスペーサ、5,6:拡散層、 7:絶縁膜、9,11:多結晶Si膜、C1,C2:コンタクトホー
ル、BL:ビット線。
示す断面図、第２図は本発明の一実施例によるMOSダイ
ナミックRAMのメモリセルの等価回路を示す回路図、第
３図Ａ〜第３図Ｃは本発明の一実施例によるMOSダイナ
ミックRAMの製造方法を工程順に説明するための断面
図、第４図Ａ〜第４図ＤはSACを用いるMOSダイナミック
RAMの問題を解決する方法を工程順に説明するための断
面図、第５図Ａ〜第５図ＤはSACを用いる半導体装置の
問題を解決する方法を工程順に説明するための断面図、
第６図は従来のMOSダイナミックRAMを示す断面図、第７
図はSACを用いた半導体装置の問題を説明するための断
面図である。 図面における主要な符号の説明 1:p型Si基板、2:フィールド絶縁膜、 3:ゲート絶縁膜、WL1,WL2:ワード線、 4:サイドウォールスペーサ、5,6:拡散層、 7:絶縁膜、9,11:多結晶Si膜、C1,C2:コンタクトホー
ル、BL:ビット線。
Claims (1)
- 【請求項１】１個のMISトランジスタと１個のキャパシ
タとにより構成されるメモリセルを有する半導体メモリ
において、 上記MISトランジスタの、ビット線と接続される側の不
純物領域は低不純物濃度層と高不純物濃度層とにより構
成され、上記MISトランジスタの、上記キャパシタの蓄
積電極と接続される側の不純物領域は低不純物濃度層に
より構成され、上記MISトランジスタの、上記ビット線
と接続される側の不純物領域側のゲート電極の側壁に選
択的にサイドウォールスペーサが形成されていることを
特徴とする半導体メモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2114366A JP2924076B2 (ja) | 1990-04-28 | 1990-04-28 | 半導体メモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2114366A JP2924076B2 (ja) | 1990-04-28 | 1990-04-28 | 半導体メモリ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0411766A JPH0411766A (ja) | 1992-01-16 |
| JP2924076B2 true JP2924076B2 (ja) | 1999-07-26 |
Family
ID=14635917
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2114366A Expired - Fee Related JP2924076B2 (ja) | 1990-04-28 | 1990-04-28 | 半導体メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2924076B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5810523A (en) * | 1995-02-28 | 1998-09-22 | Kabushiki Kaisha Miyanaga | Apparatus for drilling a hole having an undercut space |
-
1990
- 1990-04-28 JP JP2114366A patent/JP2924076B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0411766A (ja) | 1992-01-16 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |