JP2765544B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JP2765544B2 JP2765544B2 JP7338976A JP33897695A JP2765544B2 JP 2765544 B2 JP2765544 B2 JP 2765544B2 JP 7338976 A JP7338976 A JP 7338976A JP 33897695 A JP33897695 A JP 33897695A JP 2765544 B2 JP2765544 B2 JP 2765544B2
- Authority
- JP
- Japan
- Prior art keywords
- insulating film
- transistor
- gate electrode
- interlayer insulating
- entire surface
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/105—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration including field-effect components
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置の製造
方法に関し、特にＤＲＡＭ（ダイナミック・ランダム・
アクセス・メモリ；dynamic random access memory）と
論理ＩＣ（論理集積回路）とを混載した半導体デバイス
に好適な製造方法に関する。
方法に関し、特にＤＲＡＭ（ダイナミック・ランダム・
アクセス・メモリ；dynamic random access memory）と
論理ＩＣ（論理集積回路）とを混載した半導体デバイス
に好適な製造方法に関する。
【０００２】
【従来の技術】情報化社会の高度化により、情報処理速
度の増大が望まれており、例えば、マイクロプロセッサ
の動作周波数を大幅に高めることが行われてきている。
また、一度に取り扱えるビット幅も大きくなっている。
それらの結果、高密度で高性能のメモリを混載したプロ
セッサが必要とされている。すなわち、プロセッサに代
表される論理ＩＣとメモリとを同一の半導体チップ内に
混在させることが強く要求されている。
度の増大が望まれており、例えば、マイクロプロセッサ
の動作周波数を大幅に高めることが行われてきている。
また、一度に取り扱えるビット幅も大きくなっている。
それらの結果、高密度で高性能のメモリを混載したプロ
セッサが必要とされている。すなわち、プロセッサに代
表される論理ＩＣとメモリとを同一の半導体チップ内に
混在させることが強く要求されている。
【０００３】高速動作、高性能が必要とされる場合に
は、メモリ素子としてＳＲＡＭ（スタティック・ランダ
ム・アクセス・メモリ；static random access memor
y）が必要となり、高密度実装や大容量記憶が必要な場
合にはＤＲＡＭを使用する方が有利である。ところで、
ＳＲＡＭと論理ＩＣとでは、デバイスの構造やデバイス
製造に使用するプロセスが比較的似ているので、同一半
導体チップ内にこれらを混載することは比較的容易であ
り、現在でも広く混載化が進められている。例えば、Ｓ
ＲＡＭからなるキャッシュメモリを内蔵したマイクロプ
ロセッサが市販されている。しかしながらＤＲＡＭの場
合には、後述するように、その構造が論理ＩＣと大きく
違っているため、同一チップ内にＤＲＡＭと論理ＩＣと
を混載することが困難であった。また形成の困難さとと
もに、ＤＲＡＭを使用する場合には低コストであること
が必要であるが、これまで、低コストであってかつある
程度の高性能化を満足するデバイス構造やそのための製
造方法が確立されていなかった。以下、このことの理由
について、詳しく説明する。
は、メモリ素子としてＳＲＡＭ（スタティック・ランダ
ム・アクセス・メモリ；static random access memor
y）が必要となり、高密度実装や大容量記憶が必要な場
合にはＤＲＡＭを使用する方が有利である。ところで、
ＳＲＡＭと論理ＩＣとでは、デバイスの構造やデバイス
製造に使用するプロセスが比較的似ているので、同一半
導体チップ内にこれらを混載することは比較的容易であ
り、現在でも広く混載化が進められている。例えば、Ｓ
ＲＡＭからなるキャッシュメモリを内蔵したマイクロプ
ロセッサが市販されている。しかしながらＤＲＡＭの場
合には、後述するように、その構造が論理ＩＣと大きく
違っているため、同一チップ内にＤＲＡＭと論理ＩＣと
を混載することが困難であった。また形成の困難さとと
もに、ＤＲＡＭを使用する場合には低コストであること
が必要であるが、これまで、低コストであってかつある
程度の高性能化を満足するデバイス構造やそのための製
造方法が確立されていなかった。以下、このことの理由
について、詳しく説明する。
【０００４】グラフィックス性能を追及するマルチメデ
ィア機器の進展により、メモリと論理ＩＣとを従来より
も１桁以上高い転送速度でつなぎたいといった要求が強
まっている。このような高いデータ転送速度を実現する
ために、ＤＲＡＭと論理ＩＣとを同一半導体チップ上に
集積する論理ＩＣ混載ＤＲＡＭが考えられている。しか
し、後述するように、ＤＲＡＭの製造プロセスは通常の
論理ＩＣのプロセスよりも複雑である。このため、ＤＲ
ＡＭと論理ＩＣを同一チップ内に単純に混載すると、複
雑なＤＲＡＭプロセスで論理ＩＣも作ることになり、チ
ップ全体の製造コストが高くなりやすい。また、高性能
の論理ＩＣに導入されているサリサイドが、その形成後
の熱処理に対する耐性がないため、ＤＲＡＭ特有の容量
部形成のための熱処理温度に耐えられないといった問題
もあり、両者を混載するネックともなっている。ここで
サリサイド（自己整合シリサイド：self-align-silicid
e）とは、高融点金属のシリサイドであって、電極抵抗
や配線抵抗を低減して高速動作を実現するために、従来
のポリシリコンの代りに使用され、半導体素子上に自己
整合的に形成されるもののことである。
ィア機器の進展により、メモリと論理ＩＣとを従来より
も１桁以上高い転送速度でつなぎたいといった要求が強
まっている。このような高いデータ転送速度を実現する
ために、ＤＲＡＭと論理ＩＣとを同一半導体チップ上に
集積する論理ＩＣ混載ＤＲＡＭが考えられている。しか
し、後述するように、ＤＲＡＭの製造プロセスは通常の
論理ＩＣのプロセスよりも複雑である。このため、ＤＲ
ＡＭと論理ＩＣを同一チップ内に単純に混載すると、複
雑なＤＲＡＭプロセスで論理ＩＣも作ることになり、チ
ップ全体の製造コストが高くなりやすい。また、高性能
の論理ＩＣに導入されているサリサイドが、その形成後
の熱処理に対する耐性がないため、ＤＲＡＭ特有の容量
部形成のための熱処理温度に耐えられないといった問題
もあり、両者を混載するネックともなっている。ここで
サリサイド（自己整合シリサイド：self-align-silicid
e）とは、高融点金属のシリサイドであって、電極抵抗
や配線抵抗を低減して高速動作を実現するために、従来
のポリシリコンの代りに使用され、半導体素子上に自己
整合的に形成されるもののことである。
【０００５】以下、従来の技術について詳しく説明す
る。
る。
【０００６】図１７は通常の論理ＩＣの断面形状を示し
ている。論理ＩＣは、一般に、多数のトランジスタとこ
れらを接続する多層の配線層から構成されている。ｐ型
シリコン基板２１０上のフィールド酸化膜２１１によっ
て区画された各トランジスタは、ゲート酸化膜２１３と
ゲート酸化膜２１３上に配置されたゲート電極２１４と
このゲート電極２１４を挟んで相対して形成されるソー
ス領域２１５ａ、ドレイン領域２１５ｂよりなる。ゲー
ト電極２１４、ソース領域２１５ａ及びドレイン領域２
１５ｂ上には、高融点金属とシリコンとの自己整合的な
反応を利用したサリサイド２１６が形成され、それぞれ
の層抵抗を低減して、高速動作を可能なものとするよう
に考慮されている。
ている。論理ＩＣは、一般に、多数のトランジスタとこ
れらを接続する多層の配線層から構成されている。ｐ型
シリコン基板２１０上のフィールド酸化膜２１１によっ
て区画された各トランジスタは、ゲート酸化膜２１３と
ゲート酸化膜２１３上に配置されたゲート電極２１４と
このゲート電極２１４を挟んで相対して形成されるソー
ス領域２１５ａ、ドレイン領域２１５ｂよりなる。ゲー
ト電極２１４、ソース領域２１５ａ及びドレイン領域２
１５ｂ上には、高融点金属とシリコンとの自己整合的な
反応を利用したサリサイド２１６が形成され、それぞれ
の層抵抗を低減して、高速動作を可能なものとするよう
に考慮されている。
【０００７】トランジスタの上層には、第１の層間絶縁
膜２１７が成膜され、こ第１のアルミ配線２１９とトラ
ンジスタのゲート電極２１４、ソース領域２１５ａ及び
ドレイン領域２１５ｂとを接続するために、第１の層間
絶縁膜２１７には埋込みコンタクト２１８が形成されて
いる。図１７は３層のアルミ配線を使用した例を示して
おり、第１のアルミ配線２１９の上層に第２のアルミ配
線２２２と第３のアルミ配線２２５が形成され、それぞ
れを埋込みコンタクト２２１,２２４によって接続して
いる。また、第１のアルミ配線２１９と第２のアルミ配
線２２２は第２の層間絶縁膜２２０によって隔離され、
第２のアルミ配線２２２と第３のアルミ配線２２５とは
第３の層間絶縁膜２２３によって隔離され、第３のアル
ミ配線２２５上には第４の層間絶縁膜２２６が形成され
ている。このように、論理ＩＣはトランジスタとアルミ
配線から構成されている。
膜２１７が成膜され、こ第１のアルミ配線２１９とトラ
ンジスタのゲート電極２１４、ソース領域２１５ａ及び
ドレイン領域２１５ｂとを接続するために、第１の層間
絶縁膜２１７には埋込みコンタクト２１８が形成されて
いる。図１７は３層のアルミ配線を使用した例を示して
おり、第１のアルミ配線２１９の上層に第２のアルミ配
線２２２と第３のアルミ配線２２５が形成され、それぞ
れを埋込みコンタクト２２１,２２４によって接続して
いる。また、第１のアルミ配線２１９と第２のアルミ配
線２２２は第２の層間絶縁膜２２０によって隔離され、
第２のアルミ配線２２２と第３のアルミ配線２２５とは
第３の層間絶縁膜２２３によって隔離され、第３のアル
ミ配線２２５上には第４の層間絶縁膜２２６が形成され
ている。このように、論理ＩＣはトランジスタとアルミ
配線から構成されている。
【０００８】また、サリサイドに関しては、サリサイド
が形成された以降に８００℃程度の熱処理が加えられる
と、サリサイド層の凝集が起こり、層抵抗の増大を引き
起こすことが知られている。この現象は、例えば、IEEE
TRANSACTIONS ON ELECTRONDEVICES, VOL. 38, NO. 2,
1991年, pp.262-269に詳しく説明されている。
が形成された以降に８００℃程度の熱処理が加えられる
と、サリサイド層の凝集が起こり、層抵抗の増大を引き
起こすことが知られている。この現象は、例えば、IEEE
TRANSACTIONS ON ELECTRONDEVICES, VOL. 38, NO. 2,
1991年, pp.262-269に詳しく説明されている。
【０００９】次に、ＤＲＡＭについて説明する。一般
に、ＤＲＡＭは、多数の記憶情報を蓄積する記録領域で
あるメモリセルアレイと、外部からのデータの入出力に
必要な周辺回路とから構成されている。図１８は、一般
的なＤＲＡＭの構成を示すブロック図である。すなわ
ち、ＤＲＡＭ３５０は、記憶情報のデータ信号を蓄積す
るため単位記憶回路であるメモリセルの集合体であるメ
モリセルアレイ３５１と、メモリセルアレイ３５１中の
特定のメモリセルを選択するためのアドレス信号を外部
から受けるためのロウアンドカラムアドレスバッファ３
５２と、アドレス信号を解読することによってメモリセ
ルアレイ３５１の行を指定するためのロウデコーダ３５
３と、アドレス信号を解読することによってメモリセル
アレイ３５１の列を指定するためのカラムデコーダ３５
４と、指定されたメモリセルに蓄積された信号を増幅し
て読み出すセンスアンプ３５５と、データ入力のための
データインバッファ３５６と、データ出力のためのデー
タアウトバッファ３５７と、クロック信号を発生するク
ロックジェネレータ３５８と、ロウアンドカラムアドレ
スバッファ３５２にアドレス信号を与えるためのアドレ
ス入力端子Ａ0〜Ａ9と、データ入力端子と、データ出力
端子と、電源端子ＶCC,ＶSSと、いくつかの制御信号端
子
に、ＤＲＡＭは、多数の記憶情報を蓄積する記録領域で
あるメモリセルアレイと、外部からのデータの入出力に
必要な周辺回路とから構成されている。図１８は、一般
的なＤＲＡＭの構成を示すブロック図である。すなわ
ち、ＤＲＡＭ３５０は、記憶情報のデータ信号を蓄積す
るため単位記憶回路であるメモリセルの集合体であるメ
モリセルアレイ３５１と、メモリセルアレイ３５１中の
特定のメモリセルを選択するためのアドレス信号を外部
から受けるためのロウアンドカラムアドレスバッファ３
５２と、アドレス信号を解読することによってメモリセ
ルアレイ３５１の行を指定するためのロウデコーダ３５
３と、アドレス信号を解読することによってメモリセル
アレイ３５１の列を指定するためのカラムデコーダ３５
４と、指定されたメモリセルに蓄積された信号を増幅し
て読み出すセンスアンプ３５５と、データ入力のための
データインバッファ３５６と、データ出力のためのデー
タアウトバッファ３５７と、クロック信号を発生するク
ロックジェネレータ３５８と、ロウアンドカラムアドレ
スバッファ３５２にアドレス信号を与えるためのアドレ
ス入力端子Ａ0〜Ａ9と、データ入力端子と、データ出力
端子と、電源端子ＶCC,ＶSSと、いくつかの制御信号端
子
【００１０】
【外１】 とから、構成されている。
【００１１】メモリセルアレイ３５１は、ＤＲＡＭチッ
プ上では大きな面積を占め、メモリセルアレイ３５１内
では、メモリセルがマトリックス状に複数個配列されて
いる。図１９は、図１８に示したメモリセルアレイ３５
１を構成するメモリセルの４ビット分のメモリセルの等
価回路を示している。各メモリセルは、それぞれ、スイ
ッチング用のトランジスタ３２１と、トランジスタ３２
１に接続された信号電荷蓄積用の容量素子３２２とによ
って構成されており、いわゆる１トランジスタ１キャパ
シタ型のメモリセルである。このタイプのメモリセル
は、メモリセルアレイの集積度を向上させることが容易
であり、大容量のＤＲＡＭに広く用いられている。また
図中のＷＬはワード線であり、ＢＬはビット線である。
両者は図からも明らかなように、互いに直角状に交差す
るように配置されている。なお、ビット線ＢＬはセンス
アンプ３５５に接続している。
プ上では大きな面積を占め、メモリセルアレイ３５１内
では、メモリセルがマトリックス状に複数個配列されて
いる。図１９は、図１８に示したメモリセルアレイ３５
１を構成するメモリセルの４ビット分のメモリセルの等
価回路を示している。各メモリセルは、それぞれ、スイ
ッチング用のトランジスタ３２１と、トランジスタ３２
１に接続された信号電荷蓄積用の容量素子３２２とによ
って構成されており、いわゆる１トランジスタ１キャパ
シタ型のメモリセルである。このタイプのメモリセル
は、メモリセルアレイの集積度を向上させることが容易
であり、大容量のＤＲＡＭに広く用いられている。また
図中のＷＬはワード線であり、ＢＬはビット線である。
両者は図からも明らかなように、互いに直角状に交差す
るように配置されている。なお、ビット線ＢＬはセンス
アンプ３５５に接続している。
【００１２】図２０は、この１トランジスタ１キャパシ
タ型メモリセルの断面図である。ｐ型シリコン基板１１
０の表面にフィールド酸化膜１１１が設けられており、
フィールド酸化膜１１１上にはワード線１１６が配置し
ている。また、フィールド酸化膜１１１で区画された領
域内のｐ型シリコン基板１１０には、ｎ型不純物領域１
１７ａ,１１７ｂが形成されるている。さらに、ｎ型不
純物領域１１７ａ,１１７ｂをまたぐようにｐ型シリコ
ン基板１１０の表面にゲート絶縁膜１１２が形成され、
ゲート絶縁膜１１２上にゲート電極１１４が設けられて
いる。ビット線１２３は、ｎ型不純物領域１１７ｂに接
続するとともに、層間酸化膜１１９によってゲート電極
１１４から隔絶されている。蓄積電極１２８は、容量部
コンタクト１３８によってｎ型不純物領域１１７ａと接
続されており、蓄積電極１２８とビット線１２３は、層
間酸化膜１２７により隔絶されている。メモリセルのキ
ャパシタ（容量素子）は、容量絶縁膜１２９を介して蓄
積電極１２８とプレート電極１３０を配置することによ
り構成されている。キャパシタの上には、層間酸化膜１
３１が形成され、その上層にアルミ配線１３３が配置さ
れてメモリセルが構成されている。
タ型メモリセルの断面図である。ｐ型シリコン基板１１
０の表面にフィールド酸化膜１１１が設けられており、
フィールド酸化膜１１１上にはワード線１１６が配置し
ている。また、フィールド酸化膜１１１で区画された領
域内のｐ型シリコン基板１１０には、ｎ型不純物領域１
１７ａ,１１７ｂが形成されるている。さらに、ｎ型不
純物領域１１７ａ,１１７ｂをまたぐようにｐ型シリコ
ン基板１１０の表面にゲート絶縁膜１１２が形成され、
ゲート絶縁膜１１２上にゲート電極１１４が設けられて
いる。ビット線１２３は、ｎ型不純物領域１１７ｂに接
続するとともに、層間酸化膜１１９によってゲート電極
１１４から隔絶されている。蓄積電極１２８は、容量部
コンタクト１３８によってｎ型不純物領域１１７ａと接
続されており、蓄積電極１２８とビット線１２３は、層
間酸化膜１２７により隔絶されている。メモリセルのキ
ャパシタ（容量素子）は、容量絶縁膜１２９を介して蓄
積電極１２８とプレート電極１３０を配置することによ
り構成されている。キャパシタの上には、層間酸化膜１
３１が形成され、その上層にアルミ配線１３３が配置さ
れてメモリセルが構成されている。
【００１３】ビット線１２３は、通常、多結晶シリコン
とシリサイドとの積層構造（ポリサイド構造）をとり、
配線抵抗とコンタクト部分の抵抗を下げるという観点か
ら、イオン注入と窒素を用いた熱処理が施される。また
蓄積電極１２８とプレート電極１３０も、イオン注入と
熱処理が施された多結晶シリコンから形成される。ある
いは、リンの熱拡散を施した多結晶シリコンから、蓄積
電極１２８とプレート電極１３０を形成する。容量絶縁
膜１２９は、ＣＶＤ（化学気相成長;chemivalvapor dep
osition）で窒化膜を成長した後に８５０℃程度で酸化
処理をして得られる窒化膜と酸化膜との積層膜よりな
り、したがって、この部分の形成に多くの高温での熱処
理を必要とする。
とシリサイドとの積層構造（ポリサイド構造）をとり、
配線抵抗とコンタクト部分の抵抗を下げるという観点か
ら、イオン注入と窒素を用いた熱処理が施される。また
蓄積電極１２８とプレート電極１３０も、イオン注入と
熱処理が施された多結晶シリコンから形成される。ある
いは、リンの熱拡散を施した多結晶シリコンから、蓄積
電極１２８とプレート電極１３０を形成する。容量絶縁
膜１２９は、ＣＶＤ（化学気相成長;chemivalvapor dep
osition）で窒化膜を成長した後に８５０℃程度で酸化
処理をして得られる窒化膜と酸化膜との積層膜よりな
り、したがって、この部分の形成に多くの高温での熱処
理を必要とする。
【００１４】このようにＤＲＡＭ中でも、メモリセル部
分には、アルミ配線の下に多数の配線層を必要とすると
ともに、高温での熱処理を経て形成されるキャパシタが
配置されている。したがって、前述の論理ＩＣとこのＤ
ＲＡＭとを同一の半導体チップ内に混載する場合、ＤＲ
ＡＭのプロセスを主体としてこのチップを形成すると、
プロセスが長大化するとともに、ＤＲＡＭの形成に必要
な高温での熱処理工程によって論理ＩＣ上のサリサイド
が凝集してしまい、サリサイド層が高抵抗化して本来の
低抵抗特性を発揮できなくなるといった問題が生じる。
したがって所望の高性能で低コストなチップが形成でき
ない。
分には、アルミ配線の下に多数の配線層を必要とすると
ともに、高温での熱処理を経て形成されるキャパシタが
配置されている。したがって、前述の論理ＩＣとこのＤ
ＲＡＭとを同一の半導体チップ内に混載する場合、ＤＲ
ＡＭのプロセスを主体としてこのチップを形成すると、
プロセスが長大化するとともに、ＤＲＡＭの形成に必要
な高温での熱処理工程によって論理ＩＣ上のサリサイド
が凝集してしまい、サリサイド層が高抵抗化して本来の
低抵抗特性を発揮できなくなるといった問題が生じる。
したがって所望の高性能で低コストなチップが形成でき
ない。
【００１５】
【発明が解決しようとする課題】上述したように、ＤＲ
ＡＭと論理ＩＣとを同一半導体チップ上に混載する場合
に、ＤＲＡＭの製造プロセスと論理ＩＣの製造プロセス
とを単純に組み合わせただけでは、製造コストが高いも
のになる上、サリサイドの凝集が発生して論理ＩＣ部の
性能低下がもたらされる。安価なメモリであるＤＲＡＭ
と論理ＩＣとを混載して１チップ化するからには、性能
が飛躍的に向上することを期待することはもちろんのこ
ととして、作りやすいプロセスを用い、工程を簡略化
し、コストの増加を極力抑えたい。この要求を実現する
ためには、論理ＩＣの性能を低下させることなく、ＤＲ
ＡＭを搭載した論理ＩＣを低コストで提供することが必
要であって、論理ＩＣの製造プロセスに対する付加工程
を短くし、トランジスタ形成後の熱処理をサリサイドが
凝集しない程度の温度に低減することが必要となる。
ＡＭと論理ＩＣとを同一半導体チップ上に混載する場合
に、ＤＲＡＭの製造プロセスと論理ＩＣの製造プロセス
とを単純に組み合わせただけでは、製造コストが高いも
のになる上、サリサイドの凝集が発生して論理ＩＣ部の
性能低下がもたらされる。安価なメモリであるＤＲＡＭ
と論理ＩＣとを混載して１チップ化するからには、性能
が飛躍的に向上することを期待することはもちろんのこ
ととして、作りやすいプロセスを用い、工程を簡略化
し、コストの増加を極力抑えたい。この要求を実現する
ためには、論理ＩＣの性能を低下させることなく、ＤＲ
ＡＭを搭載した論理ＩＣを低コストで提供することが必
要であって、論理ＩＣの製造プロセスに対する付加工程
を短くし、トランジスタ形成後の熱処理をサリサイドが
凝集しない程度の温度に低減することが必要となる。
【００１６】本発明の目的は、動作速度の速いトランジ
スタを有する論理ＩＣとプロセスが複雑で高温の熱処理
も必要とするＤＲＡＭとを同一の半導体チップの上に搭
載するために、高性能で低コストなデバイスの製造プロ
セスを提供することにある。
スタを有する論理ＩＣとプロセスが複雑で高温の熱処理
も必要とするＤＲＡＭとを同一の半導体チップの上に搭
載するために、高性能で低コストなデバイスの製造プロ
セスを提供することにある。
【００１７】
【課題を解決するための手段】本発明の半導体装置の製
造方法は、シリコンからなる同一の半導体基板上に第１
のトランジスタ及びキャパシタを有するメモリセルから
なるメモリセル部と第２のトランジスタを有する回路部
とを具備する半導体装置の製造方法において、半導体基
板でのメモリセル部の素子領域及び回路部の素子領域
に、それぞれ、１対の不純物領域と、１対の不純物領域
に挟まれたチャネル領域上にゲート絶縁膜を介して配置
され第１の導電層からなるゲート電極とを設けて第１の
トランジスタ及び第２のトランジスタを形成する第１の
工程と、半導体基板の全面に第１の層間絶縁膜を堆積
し、第１のトランジスタに対応する１対の不純物領域の
うち一方の不純物領域上の第１の層間絶縁膜に第１のコ
ンタクトホールを開口し、その後、全面にシリコン層を
堆積し所定の形状にパターニングしてメモリセルへのビ
ット線を形成する第２の工程と、回路部において第１の
層間絶縁膜をエッチングして、第２のトランジスタのゲ
ート電極の側壁に側壁絶縁膜を形成するとともに第２の
トランジスタのゲート電極及び１対の不純物領域の上面
を露出させる第３の工程と、前記第３の工程の実施後、
全面に高融点金属を堆積して熱処理を行い、少なくとも
ビット線及び第２のトランジスタの不純物領域の上面に
おいて高融点金属をシリサイド化する第４の工程と、シ
リサイド化を受けていない高融点金属を除去する第５の
工程とを有する。
造方法は、シリコンからなる同一の半導体基板上に第１
のトランジスタ及びキャパシタを有するメモリセルから
なるメモリセル部と第２のトランジスタを有する回路部
とを具備する半導体装置の製造方法において、半導体基
板でのメモリセル部の素子領域及び回路部の素子領域
に、それぞれ、１対の不純物領域と、１対の不純物領域
に挟まれたチャネル領域上にゲート絶縁膜を介して配置
され第１の導電層からなるゲート電極とを設けて第１の
トランジスタ及び第２のトランジスタを形成する第１の
工程と、半導体基板の全面に第１の層間絶縁膜を堆積
し、第１のトランジスタに対応する１対の不純物領域の
うち一方の不純物領域上の第１の層間絶縁膜に第１のコ
ンタクトホールを開口し、その後、全面にシリコン層を
堆積し所定の形状にパターニングしてメモリセルへのビ
ット線を形成する第２の工程と、回路部において第１の
層間絶縁膜をエッチングして、第２のトランジスタのゲ
ート電極の側壁に側壁絶縁膜を形成するとともに第２の
トランジスタのゲート電極及び１対の不純物領域の上面
を露出させる第３の工程と、前記第３の工程の実施後、
全面に高融点金属を堆積して熱処理を行い、少なくとも
ビット線及び第２のトランジスタの不純物領域の上面に
おいて高融点金属をシリサイド化する第４の工程と、シ
リサイド化を受けていない高融点金属を除去する第５の
工程とを有する。
【００１８】さらに本発明においては、ＤＲＡＭのメモ
リセルを完成させるために、第５の工程の実施後に、全
面に第２の層間絶縁膜を形成し、第１のトランジスタに
対応する１対の不純物領域のうち他方の不純物領域上の
第１の層間絶縁膜及び第２の層間絶縁膜を貫通する第２
のコンタクトホールを開口し、その後、全面に金属を堆
積し所定の形状にパターニングしてキャパシタの蓄積電
極を形成する第６の工程と、蓄積電極の表面にＴａ2Ｏ5
からなる容量絶縁膜を形成し、さらにキャパシタのプレ
ート電極を形成する第７の工程とを設けるようにすると
よい。
リセルを完成させるために、第５の工程の実施後に、全
面に第２の層間絶縁膜を形成し、第１のトランジスタに
対応する１対の不純物領域のうち他方の不純物領域上の
第１の層間絶縁膜及び第２の層間絶縁膜を貫通する第２
のコンタクトホールを開口し、その後、全面に金属を堆
積し所定の形状にパターニングしてキャパシタの蓄積電
極を形成する第６の工程と、蓄積電極の表面にＴａ2Ｏ5
からなる容量絶縁膜を形成し、さらにキャパシタのプレ
ート電極を形成する第７の工程とを設けるようにすると
よい。
【００１９】本発明において、層間絶縁膜や側壁絶縁膜
としては、シリコンなどの酸化膜を好ましく使用するこ
とができる。また後述するように、第１の導電層として
シリコン、特に多結晶シリコンや、ポリサイドを使用す
ることができる。
としては、シリコンなどの酸化膜を好ましく使用するこ
とができる。また後述するように、第１の導電層として
シリコン、特に多結晶シリコンや、ポリサイドを使用す
ることができる。
【００２０】本発明では、論理ＩＣのサリサイドに悪影
響を与えることなく、逆にサリサイド形成の工程をＤＲ
ＡＭの形成プロセスで有効に活用し、工程を短縮してい
る。すなわち本発明では、ＤＲＡＭセル部のビット線を
多結晶シリコンで形成しておき、論理ＩＣ部の少なくと
もソース領域及びドレイン領域上をサリサイド化する際
に、ＤＲＡＭセル部のビット線も同時にサリサイド化す
る。これにより、従来のプロセスでビット線を形成する
際に必要としていた高温での熱処理を削減することがで
き、加えて、製造プロセスを簡略化することができる。
またＤＲＡＭセル部のキャパシタの形成においては、多
結晶シリコンからなる電極の形成を廃し、金属系の電
極、すなわちタングステンなどの金属やＴｉＮ、ＷＳｉ
などを用いた電極とし、さらに、容量膜については、従
来は酸化膜と窒化膜の積層膜としていたものを、この積
層膜に比べて低い温度での熱処理で薄膜が形成できるＴ
ａ2Ｏ5を用いるようにした。これらによって、論理ＩＣ
部のサリサイドを形成した後に加えられるプロセス温度
が７００℃を越えないようにすることができ、論理ＩＣ
部でのサリサイドの凝集、高抵抗化を防ぐことが可能に
なっている。したがって、論理ＩＣの高速性能の利点を
確保しつつ、大容量のＤＲＡＭを混載したチップを少な
い工程数で容易に形成することができる。
響を与えることなく、逆にサリサイド形成の工程をＤＲ
ＡＭの形成プロセスで有効に活用し、工程を短縮してい
る。すなわち本発明では、ＤＲＡＭセル部のビット線を
多結晶シリコンで形成しておき、論理ＩＣ部の少なくと
もソース領域及びドレイン領域上をサリサイド化する際
に、ＤＲＡＭセル部のビット線も同時にサリサイド化す
る。これにより、従来のプロセスでビット線を形成する
際に必要としていた高温での熱処理を削減することがで
き、加えて、製造プロセスを簡略化することができる。
またＤＲＡＭセル部のキャパシタの形成においては、多
結晶シリコンからなる電極の形成を廃し、金属系の電
極、すなわちタングステンなどの金属やＴｉＮ、ＷＳｉ
などを用いた電極とし、さらに、容量膜については、従
来は酸化膜と窒化膜の積層膜としていたものを、この積
層膜に比べて低い温度での熱処理で薄膜が形成できるＴ
ａ2Ｏ5を用いるようにした。これらによって、論理ＩＣ
部のサリサイドを形成した後に加えられるプロセス温度
が７００℃を越えないようにすることができ、論理ＩＣ
部でのサリサイドの凝集、高抵抗化を防ぐことが可能に
なっている。したがって、論理ＩＣの高速性能の利点を
確保しつつ、大容量のＤＲＡＭを混載したチップを少な
い工程数で容易に形成することができる。
【００２１】また、ＤＲＡＭセル部のゲート電極をポリ
サイド構造とすることにより、このゲート電極を多結晶
シリコンで形成した場合に比べて抵抗を低減することが
可能となり、ゲート電極の低抵抗化のための特別な構造
やプロセスを付与することが必要なくなるため、よりＤ
ＲＡＭセルの高集積化が図ることができる。
サイド構造とすることにより、このゲート電極を多結晶
シリコンで形成した場合に比べて抵抗を低減することが
可能となり、ゲート電極の低抵抗化のための特別な構造
やプロセスを付与することが必要なくなるため、よりＤ
ＲＡＭセルの高集積化が図ることができる。
【００２２】さらに、第１の工程においてＤＲＡＭセル
部と論理ＩＣ部のそれぞれにおいてゲート電極の側壁に
側壁絶縁膜（サイドウォール）を形成し、第３の工程で
論理ＩＣ部のゲート電極の側壁に重ねて側壁絶縁膜を形
成するようにすることにより、ＤＲＡＭセル部と論理Ｉ
Ｃ部とでゲート電極の側壁の厚さを独立に設定すること
が可能になり、それぞれに最適な厚さを設定できて、動
作速度をさらに高めることが可能になる。
部と論理ＩＣ部のそれぞれにおいてゲート電極の側壁に
側壁絶縁膜（サイドウォール）を形成し、第３の工程で
論理ＩＣ部のゲート電極の側壁に重ねて側壁絶縁膜を形
成するようにすることにより、ＤＲＡＭセル部と論理Ｉ
Ｃ部とでゲート電極の側壁の厚さを独立に設定すること
が可能になり、それぞれに最適な厚さを設定できて、動
作速度をさらに高めることが可能になる。
【００２３】このようにして、工程数が少なく、特性を
低下させることなしに、同一の半導体チップ上により高
密度なＤＲＡＭの集積が可能となり、より高性能の論理
ＩＣを混載して構成することができる。
低下させることなしに、同一の半導体チップ上により高
密度なＤＲＡＭの集積が可能となり、より高性能の論理
ＩＣを混載して構成することができる。
【００２４】
【発明の実施の形態】次に、本発明の実施の形態につい
て、図面を参照して説明する。
て、図面を参照して説明する。
【００２５】《第１の実施の形態》図１〜図６は、本発
明の第１の実施の形態での半導体装置の製造プロセスを
工程順に示す断面図である。ここでは、ＤＲＡＭと論理
ＩＣとを同一のｐ型シリコン基板上に混載した半導体装
置を製造するものとする。図示左側の領域がＤＲＡＭセ
ル部であり、図示右側の領域が論理ＩＣ部である。な
お、従来のＤＲＡＭセルの構造を示す図２０におけるも
のと対応する構成部分には、図２０と同一の符号を付し
てある。
明の第１の実施の形態での半導体装置の製造プロセスを
工程順に示す断面図である。ここでは、ＤＲＡＭと論理
ＩＣとを同一のｐ型シリコン基板上に混載した半導体装
置を製造するものとする。図示左側の領域がＤＲＡＭセ
ル部であり、図示右側の領域が論理ＩＣ部である。な
お、従来のＤＲＡＭセルの構造を示す図２０におけるも
のと対応する構成部分には、図２０と同一の符号を付し
てある。
【００２６】まず、通常のＤＲＡＭや論理ＩＣの製造プ
ロセスと同様にして、まず、図１に示すように、ｐ型シ
リコン基板１１０上にフィールド酸化膜１１１を形成
し、素子分離を行う。ＤＲＡＭセル部及び論理ＩＣ部の
それぞれにおいて、フィールド酸化膜１１０に囲まれた
各素子領域に、ゲート絶縁膜１１２,１１３を介して、
多結晶シリコンからなるゲート電極１１４,１１５をそ
れぞれ形成する。同時に、ＤＲＡＭセル部においては、
フィールド酸化膜１１１上に、多結晶シリコンからなる
ワード線１１６を形成する。続いて、ＤＲＡＭセル部
に、フィールド酸化膜１１１及びゲート電極１１４をマ
スクとする不純物イオン注入により、ｎ型不純物領域１
１７ａ,１１７ｂをそれぞれ相対して形成する。同時
に、論理ＩＣ部では、フィールド酸化膜１１１及びゲー
ト電極１１５をマスクとする不純物イオン注入により、
ｎ型不純物領域１１８ａ,１１８ｂをそれぞれ相対して
形成する。さらに全面に層間酸化膜１１９を堆積する。
ロセスと同様にして、まず、図１に示すように、ｐ型シ
リコン基板１１０上にフィールド酸化膜１１１を形成
し、素子分離を行う。ＤＲＡＭセル部及び論理ＩＣ部の
それぞれにおいて、フィールド酸化膜１１０に囲まれた
各素子領域に、ゲート絶縁膜１１２,１１３を介して、
多結晶シリコンからなるゲート電極１１４,１１５をそ
れぞれ形成する。同時に、ＤＲＡＭセル部においては、
フィールド酸化膜１１１上に、多結晶シリコンからなる
ワード線１１６を形成する。続いて、ＤＲＡＭセル部
に、フィールド酸化膜１１１及びゲート電極１１４をマ
スクとする不純物イオン注入により、ｎ型不純物領域１
１７ａ,１１７ｂをそれぞれ相対して形成する。同時
に、論理ＩＣ部では、フィールド酸化膜１１１及びゲー
ト電極１１５をマスクとする不純物イオン注入により、
ｎ型不純物領域１１８ａ,１１８ｂをそれぞれ相対して
形成する。さらに全面に層間酸化膜１１９を堆積する。
【００２７】次に、図２に示すように、ＤＲＡＭセル部
において、ｎ型不純物領域１１７ｂ上の部分の層間酸化
膜１１９に開口を設け、ビット線コンタクト１２１とす
る。そして、多結晶シリコン１２２を１００ｎｍ程度の
厚さで全面に堆積する。このとき、多結晶シリコン１２
２とＤＲＡＭセル部のｎ型不純物領域１１７ｂは、ビッ
ト線コンタクト１２１を通じて接続される。
において、ｎ型不純物領域１１７ｂ上の部分の層間酸化
膜１１９に開口を設け、ビット線コンタクト１２１とす
る。そして、多結晶シリコン１２２を１００ｎｍ程度の
厚さで全面に堆積する。このとき、多結晶シリコン１２
２とＤＲＡＭセル部のｎ型不純物領域１１７ｂは、ビッ
ト線コンタクト１２１を通じて接続される。
【００２８】次に、図３に示すように、ＤＲＡＭセル部
において、フォトリソグラフィ技術とドライエッチング
技術を用い、多結晶シリコン１２２をビット線１２３の
形状に加工する。このとき、論理ＩＣ部では多結晶シリ
コン１２２がエッチング除去されるようにするとよい。
続いてレジスト１２４によってＤＲＡＭセル部を覆い、
論理ＩＣ部において層間酸化膜１１９をエッチバックす
ることにより、論理ＩＣ部のゲート電極１１５の側壁
に、酸化膜よりなるサイドウォール１２５を形成する。
この状態で、論理ＩＣ部のみに２回目の不純物イオン注
入を行う。この後、レジスト１２４を除去し、窒素ガス
雰囲気下での熱処理により、２度にわたって注入された
不純物イオンの活性化と拡散を行い、ソース領域１２６
ａとドレイン領域１２６ｂを得る。このとき、同時に、
ＤＲＡＭセル部のｎ型不純物領域１１７ａ,１１７ｂで
も活性化と拡散が行われる。
において、フォトリソグラフィ技術とドライエッチング
技術を用い、多結晶シリコン１２２をビット線１２３の
形状に加工する。このとき、論理ＩＣ部では多結晶シリ
コン１２２がエッチング除去されるようにするとよい。
続いてレジスト１２４によってＤＲＡＭセル部を覆い、
論理ＩＣ部において層間酸化膜１１９をエッチバックす
ることにより、論理ＩＣ部のゲート電極１１５の側壁
に、酸化膜よりなるサイドウォール１２５を形成する。
この状態で、論理ＩＣ部のみに２回目の不純物イオン注
入を行う。この後、レジスト１２４を除去し、窒素ガス
雰囲気下での熱処理により、２度にわたって注入された
不純物イオンの活性化と拡散を行い、ソース領域１２６
ａとドレイン領域１２６ｂを得る。このとき、同時に、
ＤＲＡＭセル部のｎ型不純物領域１１７ａ,１１７ｂで
も活性化と拡散が行われる。
【００２９】次いで、全面にヒ素を５×１０14イオン／
ｃｍ2のドーズ量でイオン注入し、さらに例えばＴｉを
４０ｎｍ厚さで堆積をして、６５０℃程度で窒素雰囲気
中でアニールする。これによって、ＤＲＡＭセル部のビ
ット線１２３上や、論理ＩＣ部のゲート電極１１５上、
ソース領域１２６ａ及びドレイン領域１２６ｂ上にＴｉ
Ｓｉからなる反応層（シリサイド層）が形成される。そ
の後、未反応のＴｉをフッ酸でエッチング除去し、再
度、窒素雰囲気中で８００℃程度で熱処理し、ＴｉＳｉ
の相転移を起こして低抵抗化する。このプロセスによ
り、図４に示すようなサリサイド１３４〜１３６が形成
される。
ｃｍ2のドーズ量でイオン注入し、さらに例えばＴｉを
４０ｎｍ厚さで堆積をして、６５０℃程度で窒素雰囲気
中でアニールする。これによって、ＤＲＡＭセル部のビ
ット線１２３上や、論理ＩＣ部のゲート電極１１５上、
ソース領域１２６ａ及びドレイン領域１２６ｂ上にＴｉ
Ｓｉからなる反応層（シリサイド層）が形成される。そ
の後、未反応のＴｉをフッ酸でエッチング除去し、再
度、窒素雰囲気中で８００℃程度で熱処理し、ＴｉＳｉ
の相転移を起こして低抵抗化する。このプロセスによ
り、図４に示すようなサリサイド１３４〜１３６が形成
される。
【００３０】次に、図５に示すように、全面に層間酸化
膜１２７を堆積し、表面を平坦化する。平坦化の方法と
しては、公知の化学的機械研磨法や、シリカを塗布した
後、エッチバックを行う方法などが用いられる。その
後、ＤＲＡＭセル部上の層間酸化膜１１９,１２７を貫
通してｎ型不純物領域１１７ａに到達するように、容量
部コンタクト１３８を開口する。さらに全面にＴｉＮを
スパッタ法で堆積し、次いでＷをＣＶＤ法などにより成
長する。この状態から、図５に示されるようにＷとＴｉ
Ｎを加工し、メモリセルのキャパシタの蓄積電極１２８
を得る。さらに、Ｔａ2Ｏ5を１０ｎｍ程度成膜し、酸素
のプラズマにさらすことにより、キャパシタの容量絶縁
膜１２９を得る。続けて、キャパシタのプレート電極１
３０を形成する。プレート電極１３０には、ＴｉＮのス
パッタ膜またはＴｉＮ膜とＷＳｉ膜などの積層膜を用い
るとよい。プレート電極１３０も所望のサイズにエッチ
ング加工される。
膜１２７を堆積し、表面を平坦化する。平坦化の方法と
しては、公知の化学的機械研磨法や、シリカを塗布した
後、エッチバックを行う方法などが用いられる。その
後、ＤＲＡＭセル部上の層間酸化膜１１９,１２７を貫
通してｎ型不純物領域１１７ａに到達するように、容量
部コンタクト１３８を開口する。さらに全面にＴｉＮを
スパッタ法で堆積し、次いでＷをＣＶＤ法などにより成
長する。この状態から、図５に示されるようにＷとＴｉ
Ｎを加工し、メモリセルのキャパシタの蓄積電極１２８
を得る。さらに、Ｔａ2Ｏ5を１０ｎｍ程度成膜し、酸素
のプラズマにさらすことにより、キャパシタの容量絶縁
膜１２９を得る。続けて、キャパシタのプレート電極１
３０を形成する。プレート電極１３０には、ＴｉＮのス
パッタ膜またはＴｉＮ膜とＷＳｉ膜などの積層膜を用い
るとよい。プレート電極１３０も所望のサイズにエッチ
ング加工される。
【００３１】次に、図６に示すように、ＤＲＡＭセル部
のプレート電極１３０上と論理ＩＣ部の層間酸化膜１２
７上とに、再度、層間酸化膜１３１を形成する。このと
き、前述した平坦化を施してもよい。論理ＩＣ部のゲー
ト電極１１５上、ソース領域１２６ａ上及びドレイン領
域１２６ｂ上に、コンタクトを開口し（同時に、図示し
ていないが、ＤＲＡＭの周辺回路部においても所望の部
分にコンタクトを形成する）、Ｔｉ，ＴｉＮのバリヤ膜
を成膜した後、ＣＶＤ法によってＷを成膜し、連続的に
エッチバックすることにより、埋込み配線１３２を形成
する。さらにその後、アルミ配線１３３を形成する。以
上によって、ＤＲＡＭと論理ＩＣとを混載したチップの
基本部分を得る。さらに、２層目、３層目など必要な層
数のアルミ配線を形成することにより、このチップは完
成する。
のプレート電極１３０上と論理ＩＣ部の層間酸化膜１２
７上とに、再度、層間酸化膜１３１を形成する。このと
き、前述した平坦化を施してもよい。論理ＩＣ部のゲー
ト電極１１５上、ソース領域１２６ａ上及びドレイン領
域１２６ｂ上に、コンタクトを開口し（同時に、図示し
ていないが、ＤＲＡＭの周辺回路部においても所望の部
分にコンタクトを形成する）、Ｔｉ，ＴｉＮのバリヤ膜
を成膜した後、ＣＶＤ法によってＷを成膜し、連続的に
エッチバックすることにより、埋込み配線１３２を形成
する。さらにその後、アルミ配線１３３を形成する。以
上によって、ＤＲＡＭと論理ＩＣとを混載したチップの
基本部分を得る。さらに、２層目、３層目など必要な層
数のアルミ配線を形成することにより、このチップは完
成する。
【００３２】《第２の実施の形態》次に、本発明の第２
の実施の形態について説明する。図７〜図１２は、この
第２の実施の形態での半導体装置の製造プロセスを工程
順に示す断面図である。ここでは、ＤＲＡＭと論理ＩＣ
とを同一のｐ型シリコン基板上に混載した半導体装置を
製造するものとする。図示左側の領域がＤＲＡＭセル部
であり、図示右側の領域が論理ＩＣ部である。なお、第
１の実施の形態におけるものと対応する構成部分には、
図１〜図６と同一の符号を付してある。
の実施の形態について説明する。図７〜図１２は、この
第２の実施の形態での半導体装置の製造プロセスを工程
順に示す断面図である。ここでは、ＤＲＡＭと論理ＩＣ
とを同一のｐ型シリコン基板上に混載した半導体装置を
製造するものとする。図示左側の領域がＤＲＡＭセル部
であり、図示右側の領域が論理ＩＣ部である。なお、第
１の実施の形態におけるものと対応する構成部分には、
図１〜図６と同一の符号を付してある。
【００３３】図７に示すように、通常のＤＲＡＭ及び論
理ＩＣの製造方法と同様にして、ｐ型シリコン基板１１
０上にフィールド酸化膜１１１を形成し、素子分離を行
う。このとき、ＤＲＡＭセル部及び論理ＩＣ部において
は、フィールド酸化膜１１１に囲まれた各素子領域に表
面に、それぞれゲート絶縁膜１１２,１１３が形成され
ている。そして、まず多結晶シリコン１０１を全面に形
成し、次に、ＷＳｉなどのシリサイド１０２を全面に形
成する。
理ＩＣの製造方法と同様にして、ｐ型シリコン基板１１
０上にフィールド酸化膜１１１を形成し、素子分離を行
う。このとき、ＤＲＡＭセル部及び論理ＩＣ部において
は、フィールド酸化膜１１１に囲まれた各素子領域に表
面に、それぞれゲート絶縁膜１１２,１１３が形成され
ている。そして、まず多結晶シリコン１０１を全面に形
成し、次に、ＷＳｉなどのシリサイド１０２を全面に形
成する。
【００３４】次に、シリサイド１０２と多結晶シリコン
１０１とを同時にエッチングにより加工することによ
り、図８に示すように、ＤＲＡＭセル部におけるゲート
電極１１４及びワード線１１６と、論理ＩＣ部における
ゲート電極１１５とを形成する。したがって、ゲート電
極１１４,１１５とワード線１１６は、多結晶シリコン
とシリサイドとの２層構造となっており、ポリサイド構
造となっている。そして、ＤＲＡＭセル部において、フ
ィールド酸化膜１１１及びゲート電極１１４をマスクと
して不純物イオン注入を行い、ｎ型不純物領域１１７
ａ,１１７ｂをそれぞれ相対して形成する。また同時
に、論理ＩＣ部では、フィールド酸化膜１１１及びゲー
ト電極１１５をマスクとして不純物イオン注入を行い、
ｎ型不純物領域１１８ａ,１１８ｂをそれぞれ相対して
形成する。さらに全面に層間酸化膜１１９を堆積する。
１０１とを同時にエッチングにより加工することによ
り、図８に示すように、ＤＲＡＭセル部におけるゲート
電極１１４及びワード線１１６と、論理ＩＣ部における
ゲート電極１１５とを形成する。したがって、ゲート電
極１１４,１１５とワード線１１６は、多結晶シリコン
とシリサイドとの２層構造となっており、ポリサイド構
造となっている。そして、ＤＲＡＭセル部において、フ
ィールド酸化膜１１１及びゲート電極１１４をマスクと
して不純物イオン注入を行い、ｎ型不純物領域１１７
ａ,１１７ｂをそれぞれ相対して形成する。また同時
に、論理ＩＣ部では、フィールド酸化膜１１１及びゲー
ト電極１１５をマスクとして不純物イオン注入を行い、
ｎ型不純物領域１１８ａ,１１８ｂをそれぞれ相対して
形成する。さらに全面に層間酸化膜１１９を堆積する。
【００３５】次に、図９に示すように、ＤＲＡＭセル部
において、ｎ型不純物領域１１７ｂ上の部分の層間酸化
膜１１９に開口を設け、ビット線コンタクト１２１とす
る。そして、多結晶シリコン１２２を全面に１００ｎｍ
程度の厚さで堆積する。このとき、多結晶シリコン１２
２とｎ型不純物領域１１７ｂとは、ビット線コンタクト
１２１を通じて接続する。
において、ｎ型不純物領域１１７ｂ上の部分の層間酸化
膜１１９に開口を設け、ビット線コンタクト１２１とす
る。そして、多結晶シリコン１２２を全面に１００ｎｍ
程度の厚さで堆積する。このとき、多結晶シリコン１２
２とｎ型不純物領域１１７ｂとは、ビット線コンタクト
１２１を通じて接続する。
【００３６】次に、図１０に示すように、ＤＲＡＭセル
部において、フォトリソグラフィ技術とドライエッチン
グ技術を用い、多結晶シリコン１２２をビット線１２３
の形状に加工する。このとき、論理ＩＣ部では多結晶シ
リコン１２２がエッチング除去されるようにするとよ
い。さらにレジスト１２４でＤＲＡＭセル部を覆い、論
理ＩＣ部において層間酸化膜１１９をエッチバックする
ことにより、論理ＩＣ部のゲート電極１１５の側壁に、
酸化膜よりなるサイドウォール１２５を形成する。この
状態で、論理ＩＣ部のみに２回目の不純物イオン注入を
行う。この後、レジスト１２４を除去し、窒素ガス雰囲
気下での熱処理により、２度にわたって注入された不純
物イオンの活性化と拡散を行い、ソース領域１２６ａと
ドレイン領域１２６ｂを得る。このとき、同時に、ＤＲ
ＡＭセル部のｎ型不純物領域１１７ａ,１１７ｂでも活
性化と拡散が行われる。
部において、フォトリソグラフィ技術とドライエッチン
グ技術を用い、多結晶シリコン１２２をビット線１２３
の形状に加工する。このとき、論理ＩＣ部では多結晶シ
リコン１２２がエッチング除去されるようにするとよ
い。さらにレジスト１２４でＤＲＡＭセル部を覆い、論
理ＩＣ部において層間酸化膜１１９をエッチバックする
ことにより、論理ＩＣ部のゲート電極１１５の側壁に、
酸化膜よりなるサイドウォール１２５を形成する。この
状態で、論理ＩＣ部のみに２回目の不純物イオン注入を
行う。この後、レジスト１２４を除去し、窒素ガス雰囲
気下での熱処理により、２度にわたって注入された不純
物イオンの活性化と拡散を行い、ソース領域１２６ａと
ドレイン領域１２６ｂを得る。このとき、同時に、ＤＲ
ＡＭセル部のｎ型不純物領域１１７ａ,１１７ｂでも活
性化と拡散が行われる。
【００３７】次いで、全面にヒ素を５×１０14イオン／
ｃｍ2のドーズ量でイオン注入し、さらに例えばＴｉを
４０ｎｍ厚さで堆積をして、６５０℃程度で窒素雰囲気
中でアニールする。これによって、ＤＲＡＭセル部のビ
ット線１２３上や、論理ＩＣ部のソース領域１２６ａ及
びドレイン領域１２６ｂ上にＴｉＳｉからなる反応層
（シリサイド層）が形成される。その後、未反応のＴｉ
をフッ酸でエッチング除去し、再度、窒素雰囲気中で８
００℃程度で熱処理し、ＴｉＳｉの相転移を起こし低抵
抗化する。このプロセスにより、図１１に示すようなサ
リサイド１３４,１３６が形成される。
ｃｍ2のドーズ量でイオン注入し、さらに例えばＴｉを
４０ｎｍ厚さで堆積をして、６５０℃程度で窒素雰囲気
中でアニールする。これによって、ＤＲＡＭセル部のビ
ット線１２３上や、論理ＩＣ部のソース領域１２６ａ及
びドレイン領域１２６ｂ上にＴｉＳｉからなる反応層
（シリサイド層）が形成される。その後、未反応のＴｉ
をフッ酸でエッチング除去し、再度、窒素雰囲気中で８
００℃程度で熱処理し、ＴｉＳｉの相転移を起こし低抵
抗化する。このプロセスにより、図１１に示すようなサ
リサイド１３４,１３６が形成される。
【００３８】次に、図１２に示すように、全面に層間酸
化膜１２７を堆積し、表面を平坦化する。平坦化の方法
としては、公知の化学的機械研磨法や、シリカを塗布し
た後、エッチバックを行う方法などが用いられる。その
後、ＤＲＡＭセル部上の層間酸化膜１１９,１２７を貫
通してｎ型不純物領域１１７ａに到達するように、容量
部コンタクト１３８を開口する。さらに全面にＴｉＮを
スパッタ法で堆積し、次いでＷをＣＶＤ法などにより成
長する。この状態から、図５に示されるようにＷとＴｉ
Ｎを加工し、蓄積電極１２８を得る。さらに、Ｔａ2Ｏ5
を１０ｎｍ程度成膜し、酸素のプラズマにさらすことに
より、容量絶縁膜１２９を得る。プレート電極１３０に
は、ＴｉＮのスパッタ膜またはＴｉＮ膜とＷＳｉ膜など
の積層膜を用いるとよい。このプレート電極１３０も所
望のサイズにエッチング加工される。
化膜１２７を堆積し、表面を平坦化する。平坦化の方法
としては、公知の化学的機械研磨法や、シリカを塗布し
た後、エッチバックを行う方法などが用いられる。その
後、ＤＲＡＭセル部上の層間酸化膜１１９,１２７を貫
通してｎ型不純物領域１１７ａに到達するように、容量
部コンタクト１３８を開口する。さらに全面にＴｉＮを
スパッタ法で堆積し、次いでＷをＣＶＤ法などにより成
長する。この状態から、図５に示されるようにＷとＴｉ
Ｎを加工し、蓄積電極１２８を得る。さらに、Ｔａ2Ｏ5
を１０ｎｍ程度成膜し、酸素のプラズマにさらすことに
より、容量絶縁膜１２９を得る。プレート電極１３０に
は、ＴｉＮのスパッタ膜またはＴｉＮ膜とＷＳｉ膜など
の積層膜を用いるとよい。このプレート電極１３０も所
望のサイズにエッチング加工される。
【００３９】この後のプロセスは、前述の第１の実施の
形態でのプロセスをそのまま適用することにより、ＤＲ
ＡＭと論理ＩＣとが同一チップ上に混載した半導体装置
が完成する。
形態でのプロセスをそのまま適用することにより、ＤＲ
ＡＭと論理ＩＣとが同一チップ上に混載した半導体装置
が完成する。
【００４０】《第３の実施の形態》次に、本発明の第３
の実施の形態について説明する。図１３〜図１６は、こ
の第３の実施の形態での半導体装置の製造プロセスを工
程順に示す断面図である。ここでは、ＤＲＡＭと論理Ｉ
Ｃとを同一のｐ型シリコン基板上に混載した半導体装置
を製造するものとする。図示左側の領域がＤＲＡＭセル
部であり、図示右側の領域が論理ＩＣ部である。なお、
第１の実施の形態や第２の実施の形態におけるものと対
応する構成部分には、図１〜図１２と同一の符号を付し
てある。
の実施の形態について説明する。図１３〜図１６は、こ
の第３の実施の形態での半導体装置の製造プロセスを工
程順に示す断面図である。ここでは、ＤＲＡＭと論理Ｉ
Ｃとを同一のｐ型シリコン基板上に混載した半導体装置
を製造するものとする。図示左側の領域がＤＲＡＭセル
部であり、図示右側の領域が論理ＩＣ部である。なお、
第１の実施の形態や第２の実施の形態におけるものと対
応する構成部分には、図１〜図１２と同一の符号を付し
てある。
【００４１】図１３に示すように、通常のＤＲＡＭ及び
論理ＩＣの製造方法と同様にして、ｐ型シリコン基板１
１０上にフィールド酸化膜１１１を形成し、素子分離を
行う。ＤＲＡＭ部及び論理ＩＣ部においてフィールド酸
化膜１１１に囲まれた各素子領域に、それぞれ、ゲート
絶縁膜１１２,１１３を介して、多結晶シリコンからな
るゲート電極１１４,１１５を形成する。また同時に、
ＤＲＡＭセル部において、フィールド酸化膜１１１上に
多結晶シリコンからなるワード線１１６を形成する。そ
の後、ＤＲＡＭセル部において、フィールド酸化膜１１
１及びゲート電極１１４をマスクとして不純物イオン注
入を行い、ｎ型不純物領域１１７ａ,１１７ｂをそれぞ
れ相対して形成する。また同時に、論理ＩＣ部では、フ
ィールド酸化膜１１１及びゲート電極１１５をマスクと
する不純物イオン注入により、ｎ型不純物領域１１８
ａ,１１８ｂをそれぞれ相対して形成する。続いて、全
面に酸化膜を堆積し、エッチバックを施すことにより、
ＤＲＡＭ部のゲート電極１１４及びワード線１１６の側
壁と、論理ＩＣ部のゲート電極１１５の側壁に、酸化膜
よりなるサイドウォール１２５を形成する。
論理ＩＣの製造方法と同様にして、ｐ型シリコン基板１
１０上にフィールド酸化膜１１１を形成し、素子分離を
行う。ＤＲＡＭ部及び論理ＩＣ部においてフィールド酸
化膜１１１に囲まれた各素子領域に、それぞれ、ゲート
絶縁膜１１２,１１３を介して、多結晶シリコンからな
るゲート電極１１４,１１５を形成する。また同時に、
ＤＲＡＭセル部において、フィールド酸化膜１１１上に
多結晶シリコンからなるワード線１１６を形成する。そ
の後、ＤＲＡＭセル部において、フィールド酸化膜１１
１及びゲート電極１１４をマスクとして不純物イオン注
入を行い、ｎ型不純物領域１１７ａ,１１７ｂをそれぞ
れ相対して形成する。また同時に、論理ＩＣ部では、フ
ィールド酸化膜１１１及びゲート電極１１５をマスクと
する不純物イオン注入により、ｎ型不純物領域１１８
ａ,１１８ｂをそれぞれ相対して形成する。続いて、全
面に酸化膜を堆積し、エッチバックを施すことにより、
ＤＲＡＭ部のゲート電極１１４及びワード線１１６の側
壁と、論理ＩＣ部のゲート電極１１５の側壁に、酸化膜
よりなるサイドウォール１２５を形成する。
【００４２】次に、図１４に示すように、全面に層間酸
化膜１１９を堆積する。その後、ＤＲＡＭセル部におい
て、ｎ型不純物領域１１７ｂ上の部分の層間酸化膜１１
９に開口を設け、ビット線コンタクト１２１とする。さ
らに、多結晶シリコン１２２を１００ｎｍ程度の厚さで
全面に堆積する。このとき、多結晶シリコン１２２とｎ
型不純物領域１１７ｂはビット線コンタクト１２１を通
じて接続される。
化膜１１９を堆積する。その後、ＤＲＡＭセル部におい
て、ｎ型不純物領域１１７ｂ上の部分の層間酸化膜１１
９に開口を設け、ビット線コンタクト１２１とする。さ
らに、多結晶シリコン１２２を１００ｎｍ程度の厚さで
全面に堆積する。このとき、多結晶シリコン１２２とｎ
型不純物領域１１７ｂはビット線コンタクト１２１を通
じて接続される。
【００４３】次に、図１５に示すように、ＤＲＡＭセル
部において、フォトリソグラフィ技術とドライエッチン
グ技術を用いて多結晶シリコン１２２をビット線１２３
の形状に加工する。このとき、論理ＩＣ部では多結晶シ
リコン１２２がエッチング除去されるようにするとよ
い。続いて、レジスト１２４によってＤＲＡＭセル部を
覆い、層間酸化膜１１９をエッチバックすることによ
り、論理ＩＣ部のゲート電極１１５の側壁に、酸化膜よ
りなるサイドウォール１３７を形成する。この状態で、
論理ＩＣ部のみに２回目の不純物イオン注入を行う。こ
の後、レジスト１２４を除去し、窒素ガス雰囲気中での
熱処理により、２度にわたって注入された不純物イオン
の活性化と拡散を行い、ソース領域１２６ａとドレイン
領域１２６ｂを得る。このとき、同時に、ＤＲＡＭセル
部のｎ型不純物領域１１７ａ,１１７ｂでも活性化と拡
散が行われる。
部において、フォトリソグラフィ技術とドライエッチン
グ技術を用いて多結晶シリコン１２２をビット線１２３
の形状に加工する。このとき、論理ＩＣ部では多結晶シ
リコン１２２がエッチング除去されるようにするとよ
い。続いて、レジスト１２４によってＤＲＡＭセル部を
覆い、層間酸化膜１１９をエッチバックすることによ
り、論理ＩＣ部のゲート電極１１５の側壁に、酸化膜よ
りなるサイドウォール１３７を形成する。この状態で、
論理ＩＣ部のみに２回目の不純物イオン注入を行う。こ
の後、レジスト１２４を除去し、窒素ガス雰囲気中での
熱処理により、２度にわたって注入された不純物イオン
の活性化と拡散を行い、ソース領域１２６ａとドレイン
領域１２６ｂを得る。このとき、同時に、ＤＲＡＭセル
部のｎ型不純物領域１１７ａ,１１７ｂでも活性化と拡
散が行われる。
【００４４】次いで、全面にヒ素を５×１０14イオン／
ｃｍ2のドーズ量でイオン注入し、さらに例えばＴｉを
４０ｎｍ厚さで堆積をして、６５０℃程度で窒素雰囲気
中でアニールする。これによって、ＤＲＡＭセル部のビ
ット線１２３上や、論理ＩＣ部のゲート電極１１５上、
ソース領域１２６ａ及びドレイン領域１２６ｂ上にＴｉ
Ｓｉからなる反応層（シリサイド層）が形成される。そ
の後、未反応のＴｉをフッ酸でエッチング除去し、再
度、窒素雰囲気中で８００℃程度で熱処理し、ＴｉＳｉ
の相転移を起こし低抵抗化する。このプロセスにより、
図１６に示すようなサリサイド１３４〜１３６が形成さ
れる。さらに、全面に層間酸化膜１２７を堆積し、表面
を平坦化する。平坦化の方法としては、公知の化学的機
械研磨法や、シリカを塗布した後、エッチバックを行う
方法などが用いられる。その後、ＤＲＡＭセル部上の層
間酸化膜１１９,１２７を貫通してｎ型不純物領域１１
７ａに到達するように、容量部コンタクト１３８を開口
する。さらに全面にＴｉＮをスパッタ法で堆積し、次い
でＷをＣＶＤ法などにより成長する。この状態から、図
５に示されるようにＷとＴｉＮを加工し、蓄積電極１２
８を得る。さらに、Ｔａ2Ｏ5を１０ｎｍ程度成膜し、酸
素のプラズマにさらすことにより、容量絶縁膜１２９を
得る。プレート電極１３０には、ＴｉＮのスパッタ膜ま
たはＴｉＮ膜とＷＳｉ膜などの積層膜を用いるとよい。
このプレート電極１３０も所望のサイズにエッチング加
工される。これによって図１６に示されるような構造が
得られる。
ｃｍ2のドーズ量でイオン注入し、さらに例えばＴｉを
４０ｎｍ厚さで堆積をして、６５０℃程度で窒素雰囲気
中でアニールする。これによって、ＤＲＡＭセル部のビ
ット線１２３上や、論理ＩＣ部のゲート電極１１５上、
ソース領域１２６ａ及びドレイン領域１２６ｂ上にＴｉ
Ｓｉからなる反応層（シリサイド層）が形成される。そ
の後、未反応のＴｉをフッ酸でエッチング除去し、再
度、窒素雰囲気中で８００℃程度で熱処理し、ＴｉＳｉ
の相転移を起こし低抵抗化する。このプロセスにより、
図１６に示すようなサリサイド１３４〜１３６が形成さ
れる。さらに、全面に層間酸化膜１２７を堆積し、表面
を平坦化する。平坦化の方法としては、公知の化学的機
械研磨法や、シリカを塗布した後、エッチバックを行う
方法などが用いられる。その後、ＤＲＡＭセル部上の層
間酸化膜１１９,１２７を貫通してｎ型不純物領域１１
７ａに到達するように、容量部コンタクト１３８を開口
する。さらに全面にＴｉＮをスパッタ法で堆積し、次い
でＷをＣＶＤ法などにより成長する。この状態から、図
５に示されるようにＷとＴｉＮを加工し、蓄積電極１２
８を得る。さらに、Ｔａ2Ｏ5を１０ｎｍ程度成膜し、酸
素のプラズマにさらすことにより、容量絶縁膜１２９を
得る。プレート電極１３０には、ＴｉＮのスパッタ膜ま
たはＴｉＮ膜とＷＳｉ膜などの積層膜を用いるとよい。
このプレート電極１３０も所望のサイズにエッチング加
工される。これによって図１６に示されるような構造が
得られる。
【００４５】この後のプロセスは、前述の第１の実施の
形態でのプロセスをそのまま適用することにより、ＤＲ
ＡＭと論理ＩＣとが同一チップ上に混載した半導体装置
が完成する。
形態でのプロセスをそのまま適用することにより、ＤＲ
ＡＭと論理ＩＣとが同一チップ上に混載した半導体装置
が完成する。
【００４６】
【発明の効果】以上説明したように本発明は、ＤＲＡＭ
セル部のビット線を多結晶シリコンで形成しておき、論
理ＩＣ部の少なくともソース領域及びドレイン領域上を
サリサイド化する際に、ＤＲＡＭセル部のビット線も同
時にサリサイド化することにより、ビット線を形成する
際の従来の高温での熱処理を削減することができ、加え
て、また、製造プロセスを簡略化することができるとい
う効果がある。ＤＲＡＭセル部のキャパシタの形成にお
いて、多結晶シリコンからなる電極を使用せずに金属系
の電極とし、Ｔａ2Ｏ5を容量膜として使用することによ
り、論理ＩＣ部のサリサイドを形成した後に加えられる
プロセス温度が７００℃を越えないようにすることがで
き、論理ＩＣ部でのサリサイドの凝集、高抵抗化を防ぐ
ことが可能になる。したがって、論理ＩＣの高速性能の
利点を確保しつつ、大容量のＤＲＡＭを混載したチップ
を少ない工程数で容易に形成することができるという効
果を生じる。
セル部のビット線を多結晶シリコンで形成しておき、論
理ＩＣ部の少なくともソース領域及びドレイン領域上を
サリサイド化する際に、ＤＲＡＭセル部のビット線も同
時にサリサイド化することにより、ビット線を形成する
際の従来の高温での熱処理を削減することができ、加え
て、また、製造プロセスを簡略化することができるとい
う効果がある。ＤＲＡＭセル部のキャパシタの形成にお
いて、多結晶シリコンからなる電極を使用せずに金属系
の電極とし、Ｔａ2Ｏ5を容量膜として使用することによ
り、論理ＩＣ部のサリサイドを形成した後に加えられる
プロセス温度が７００℃を越えないようにすることがで
き、論理ＩＣ部でのサリサイドの凝集、高抵抗化を防ぐ
ことが可能になる。したがって、論理ＩＣの高速性能の
利点を確保しつつ、大容量のＤＲＡＭを混載したチップ
を少ない工程数で容易に形成することができるという効
果を生じる。
【００４７】また、ＤＲＡＭセル部のゲート電極をポリ
サイド構造とした場合には、特別な構造やプロセスを付
与することなく、ゲート電極の低抵抗化が可能になっ
て、ＤＲＡＭセルのより一層の高集積化が図ることがで
きる。さらに、第１の工程と第３の工程のそれぞれで側
壁酸化膜（サイドウォール）を形成するようにすること
により、ＤＲＡＭセル部と論理ＩＣ部とでゲート電極の
側壁の厚さを独立に設定することが可能になり、それぞ
れに最適な厚さを設定できて、動作速度をさらに高める
ことが可能になる。
サイド構造とした場合には、特別な構造やプロセスを付
与することなく、ゲート電極の低抵抗化が可能になっ
て、ＤＲＡＭセルのより一層の高集積化が図ることがで
きる。さらに、第１の工程と第３の工程のそれぞれで側
壁酸化膜（サイドウォール）を形成するようにすること
により、ＤＲＡＭセル部と論理ＩＣ部とでゲート電極の
側壁の厚さを独立に設定することが可能になり、それぞ
れに最適な厚さを設定できて、動作速度をさらに高める
ことが可能になる。
【図１】本発明の第１の実施の形態の半導体装置の形成
方法を示す断面図である。
方法を示す断面図である。
【図２】第１の実施の形態において図１に示す工程の次
の工程を示す断面図である。
の工程を示す断面図である。
【図３】第１の実施の形態において図２に示す工程の次
の工程を示す断面図である。
の工程を示す断面図である。
【図４】第１の実施の形態において図３に示す工程の次
の工程を示す断面図である。
の工程を示す断面図である。
【図５】第１の実施の形態において図４に示す工程の次
の工程を示す断面図である。
の工程を示す断面図である。
【図６】第１の実施の形態において図５に示す工程の次
の工程を示す断面図である。
の工程を示す断面図である。
【図７】本発明の第２の実施の形態の半導体装置の形成
方法を示す断面図である。
方法を示す断面図である。
【図８】第２の実施の形態において図７に示す工程の次
の工程を示す断面図である。
の工程を示す断面図である。
【図９】第２の実施の形態において図８に示す工程の次
の工程を示す断面図である。
の工程を示す断面図である。
【図１０】第２の実施の形態において図９に示す工程の
次の工程を示す断面図である。
次の工程を示す断面図である。
【図１１】第２の実施の形態において図１０に示す工程
の次の工程を示す断面図である。
の次の工程を示す断面図である。
【図１２】第２の実施の形態において図１１に示す工程
の次の工程を示す断面図である。
の次の工程を示す断面図である。
【図１３】本発明の第３の実施の形態の半導体装置の形
成方法を示す断面図である。
成方法を示す断面図である。
【図１４】第３の実施の形態において図１３に示す工程
の次の工程を示す断面図である。
の次の工程を示す断面図である。
【図１５】第３の実施の形態において図１４に示す工程
の次の工程を示す断面図である。
の次の工程を示す断面図である。
【図１６】第３の実施の形態において図１５に示す工程
の次の工程を示す断面図である。
の次の工程を示す断面図である。
【図１７】一般的な従来の論理ＩＣの構造を示す断面図
である。
である。
【図１８】一般的なＤＲＡＭの内部回路構成を示すブロ
ック図である。
ック図である。
【図１９】ＤＲＡＭセルの配線の構成を示す等価回路図
である。
である。
【図２０】従来のＤＲＡＭセルの構造を示す断面図であ
る。
る。
１０１,１２２ 多結晶シリコン １０２ シリサイド １１０,２１０ ｐ型シリコン基板 １１１,２１１ フィールド酸化膜 １１２,１１３,２１３ ゲート絶縁膜 １１４,１１５,２１４ ゲート電極 １１６ ワード線 １１７ａ,１１７ｂ,１１８ａ,１１８ｂ ｎ型不純物
領域 １１９,１２７,１３１ 層間酸化膜 １２１ ビット線コンタクト １２３ ビット線 １２４ レジスト １２５,１３７ サイドウォール １２６ａ,２１５ａ ソース領域 １２６ｂ,２１５ｂ ドレイン領域 １２８ 蓄積電極 １２９ 容量絶縁膜 １３０ プレート電極 １３２ 埋込み配線 １３３,２１９,２２２,２２５ アルミ配線 １３４〜１３６,２１６ サリサイド １３８ 容量部コンタクト ２１７,２２０,２２３,２２６ 層間絶縁膜 ２１８,２２１,２２４ 埋込みコンタクト ３２１ トランジスタ ３２２ 容量素子 ３５０ ＤＲＡＭ ３５１ メモリセルアレイ ３５２ ロウアンドカラムアドレスバッファ ３５３ ロウデコーダ ３５４ カラムデコーダ ３５５ センスアンプ ３５６ データインバッファ ３５７ データアウトバッファ ３５８ クロックジェネレータ
領域 １１９,１２７,１３１ 層間酸化膜 １２１ ビット線コンタクト １２３ ビット線 １２４ レジスト １２５,１３７ サイドウォール １２６ａ,２１５ａ ソース領域 １２６ｂ,２１５ｂ ドレイン領域 １２８ 蓄積電極 １２９ 容量絶縁膜 １３０ プレート電極 １３２ 埋込み配線 １３３,２１９,２２２,２２５ アルミ配線 １３４〜１３６,２１６ サリサイド １３８ 容量部コンタクト ２１７,２２０,２２３,２２６ 層間絶縁膜 ２１８,２２１,２２４ 埋込みコンタクト ３２１ トランジスタ ３２２ 容量素子 ３５０ ＤＲＡＭ ３５１ メモリセルアレイ ３５２ ロウアンドカラムアドレスバッファ ３５３ ロウデコーダ ３５４ カラムデコーダ ３５５ センスアンプ ３５６ データインバッファ ３５７ データアウトバッファ ３５８ クロックジェネレータ
Claims (7)
- 【請求項１】 シリコンからなる同一の半導体基板上に
第１のトランジスタ及びキャパシタを有するメモリセル
からなるメモリセル部と第２のトランジスタを有する回
路部とを具備する半導体装置の製造方法において、 前記半導体基板での前記メモリセル部の素子領域及び前
記回路部の素子領域に、それぞれ、１対の不純物領域
と、前記１対の不純物領域に挟まれたチャネル領域上に
ゲート絶縁膜を介して配置され第１の導電層からなるゲ
ート電極とを設けて前記第１のトランジスタ及び前記第
２のトランジスタを形成する第１の工程と、 前記半導体基板の全面に第１の層間絶縁膜を堆積し、前
記第１のトランジスタに対応する前記１対の不純物領域
のうち一方の不純物領域上の前記第１の層間絶縁膜に第
１のコンタクトホールを開口し、その後、全面にシリコ
ン層を堆積し所定の形状にパターニングして前記メモリ
セルへのビット線を形成する第２の工程と、 前記回路部において前記第１の層間絶縁膜をエッチング
して、前記第２のトランジスタの前記ゲート電極の側壁
に側壁絶縁膜を形成するとともに前記第２のトランジス
タのゲート電極及び１対の不純物領域の上面を露出させ
る第３の工程と、 前記第３の工程の実施後、全面に高融点金属を堆積して
熱処理を行い、少なくとも前記ビット線及び前記第２の
トランジスタの不純物領域の上面において前記高融点金
属をシリサイド化する第４の工程と、 前記シリサイド化を受けていない高融点金属を除去する
第５の工程とを有することを特徴とする半導体装置の製
造方法。 - 【請求項２】 前記第１の導電層がシリコンからなり、
前記第４の工程において前記第２のトランジスタのゲー
ト電極の上面においても前記高融点金属のシリサイド化
が行われる請求項１に記載の半導体装置の製造方法。 - 【請求項３】 前記第１の導電層がシリコンと金属シリ
サイドとの２層構成であり、前記第１の工程において、
前記第１の導電層を構成するシリコン及び金属シリサイ
ドを前記半導体基板の全面に積層したのちパターニング
を行うことによって、前記ゲート電極が形成される請求
項１に記載の半導体装置の製造方法。 - 【請求項４】 前記第３の工程が、前記メモリセル部を
マスクし、その後、前記回路部において前記第１の層間
絶縁膜をエッチングして、前記第２のトランジスタの前
記ゲート電極の側壁に側壁絶縁膜を形成するとともに前
記第２のトランジスタのゲート電極及び１対の不純物領
域の上面を露出させ、さらに、全面に不純物をイオン注
入し、不純物を拡散・活性化させるための熱処理を行う
工程である、請求項１乃至３いずれか１項に記載の半導
体装置の製造方法。 - 【請求項５】 前記第１の工程と前記第２の工程の間
に、全面に補助層間絶縁膜を堆積して前記補助層間絶縁
膜をエッチバックすることにより、前記第１のトランジ
スタ及び前記第２のトランジスタのゲート電極の側壁に
側壁絶縁膜を形成する工程を有し、前記第３の工程にお
いては前記第２のトランジスタのゲート電極の側壁に既
に存在する側壁絶縁膜に対してさらに側壁絶縁膜が形成
される請求項１乃至３いずれか１項に記載の半導体装置
の製造方法。 - 【請求項６】 前記第５の工程の実施後に、全面に第２
の層間絶縁膜を形成し、前記第１のトランジスタに対応
する前記１対の不純物領域のうち他方の不純物領域上の
前記第１の層間絶縁膜及び前記第２の層間絶縁膜を貫通
する第２のコンタクトホールを開口し、その後、全面に
金属を堆積し所定の形状にパターニングして前記キャパ
シタの蓄積電極を形成する第６の工程と、 前記蓄積電極の表面にＴａ2Ｏ5からなる容量絶縁膜を形
成し、さらに前記キャパシタのプレート電極を形成する
第７の工程とを有する請求項１乃至５いずれか１項に記
載の半導体装置の製造方法。 - 【請求項７】 前記第７の工程の実施後に、全面に第３
の層間絶縁膜を堆積し、前記第２のトランジスタとの接
続のために前記第２の層間絶縁膜及び前記第３の層間絶
縁膜を貫通する第３のコンタクトホールを開口し、その
のち、全面に埋込み配線用の金属を堆積してエッチング
し第２の導電層とする第８の工程を有する請求項６に記
載の半導体装置の製造方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7338976A JP2765544B2 (ja) | 1995-12-26 | 1995-12-26 | 半導体装置の製造方法 |
| US08/781,960 US5759889A (en) | 1995-12-26 | 1996-12-20 | Method for manufacturing semiconductor device incorporating DRAM section and logic circuit section |
| KR1019960072364A KR100203313B1 (ko) | 1995-12-26 | 1996-12-26 | 디램부와 논리 회로부를 합체시킨 반도체 장치 및제조 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7338976A JP2765544B2 (ja) | 1995-12-26 | 1995-12-26 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09181269A JPH09181269A (ja) | 1997-07-11 |
| JP2765544B2 true JP2765544B2 (ja) | 1998-06-18 |
Family
ID=18323108
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7338976A Expired - Fee Related JP2765544B2 (ja) | 1995-12-26 | 1995-12-26 | 半導体装置の製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5759889A (ja) |
| JP (1) | JP2765544B2 (ja) |
| KR (1) | KR100203313B1 (ja) |
Families Citing this family (28)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6004839A (en) * | 1996-01-17 | 1999-12-21 | Nec Corporation | Semiconductor device with conductive plugs |
| KR100325383B1 (ko) * | 1996-07-12 | 2002-04-17 | 니시무로 타이죠 | 반도체 장치 및 그 제조 방법 |
| JPH10242419A (ja) * | 1997-02-27 | 1998-09-11 | Mitsubishi Electric Corp | 半導体装置の製造方法及び半導体装置 |
| JPH10242420A (ja) | 1997-02-27 | 1998-09-11 | Toshiba Corp | 半導体装置およびその製造方法 |
| US6258671B1 (en) | 1997-05-13 | 2001-07-10 | Micron Technology, Inc. | Methods of providing spacers over conductive line sidewalls, methods of forming sidewall spacers over etched line sidewalls, and methods of forming conductive lines |
| US5956610A (en) * | 1997-05-22 | 1999-09-21 | Advanced Micro Devices, Inc. | Method and system for providing electrical insulation for local interconnect in a logic circuit |
| US5843817A (en) * | 1997-09-19 | 1998-12-01 | Taiwan Semiconductor Manufacturing Company, Ltd. | Process for integrating stacked capacitor DRAM devices with MOSFET devices used for high performance logic circuits |
| TW402809B (en) * | 1997-10-18 | 2000-08-21 | United Microelectronics Corp | The manufacture method of electrical charge storage structure |
| JPH11135745A (ja) | 1997-10-29 | 1999-05-21 | Toshiba Corp | 半導体装置及びその製造方法 |
| JP3697044B2 (ja) | 1997-12-19 | 2005-09-21 | 株式会社ルネサステクノロジ | 半導体集積回路装置およびその製造方法 |
| TW368731B (en) * | 1997-12-22 | 1999-09-01 | United Microelectronics Corp | Manufacturing method for self-aligned local-interconnect and contact |
| JP4199338B2 (ja) | 1998-10-02 | 2008-12-17 | 富士通マイクロエレクトロニクス株式会社 | 半導体装置及びその製造方法 |
| US5858831A (en) * | 1998-02-27 | 1999-01-12 | Vanguard International Semiconductor Corporation | Process for fabricating a high performance logic and embedded dram devices on a single semiconductor chip |
| JP3161408B2 (ja) | 1998-03-03 | 2001-04-25 | 日本電気株式会社 | 半導体装置及びその製造方法 |
| US6015730A (en) * | 1998-03-05 | 2000-01-18 | Taiwan Semiconductor Manufacturing Company | Integration of SAC and salicide processes by combining hard mask and poly definition |
| KR100560632B1 (ko) * | 1998-10-01 | 2006-05-25 | 삼성전자주식회사 | 금속 샐러사이드를 이용한 반도체 장치의 제조방법 |
| US6136638A (en) * | 1998-11-19 | 2000-10-24 | Taiwan Semiconductor Manufacturing Company | Process technology architecture of embedded DRAM |
| JP2000183313A (ja) * | 1998-12-21 | 2000-06-30 | Hitachi Ltd | 半導体集積回路装置およびその製造方法 |
| JP3425882B2 (ja) * | 1999-03-04 | 2003-07-14 | Ｎｅｃエレクトロニクス株式会社 | 半導体装置の製造方法 |
| JP2000299445A (ja) * | 1999-04-12 | 2000-10-24 | Nec Corp | 半導体装置の製造方法 |
| JP2000332210A (ja) | 1999-05-24 | 2000-11-30 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
| US6077738A (en) * | 1999-06-25 | 2000-06-20 | Taiwan Semiconductor Manufacturing Company | Inter-level dielectric planarization approach for a DRAM crown capacitor process |
| US6194301B1 (en) * | 1999-07-12 | 2001-02-27 | International Business Machines Corporation | Method of fabricating an integrated circuit of logic and memory using damascene gate structure |
| US6277685B1 (en) * | 1999-10-20 | 2001-08-21 | United Microelectronics Corp. | Method of forming a node contact hole on a semiconductor wafer |
| US6287913B1 (en) | 1999-10-26 | 2001-09-11 | International Business Machines Corporation | Double polysilicon process for providing single chip high performance logic and compact embedded memory structure |
| US6544837B1 (en) | 2000-03-17 | 2003-04-08 | International Business Machines Corporation | SOI stacked DRAM logic |
| US6535413B1 (en) | 2000-08-31 | 2003-03-18 | Micron Technology, Inc. | Method of selectively forming local interconnects using design rules |
| JP2005167116A (ja) * | 2003-12-05 | 2005-06-23 | Nec Electronics Corp | 半導体装置及びその製造方法 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04242938A (ja) * | 1991-01-08 | 1992-08-31 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
| US5269402A (en) * | 1991-01-22 | 1993-12-14 | White Conveyors, Inc. | Apparatus for conveying |
| KR930009131B1 (ko) * | 1991-04-24 | 1993-09-23 | 삼성전자 주식회사 | 초고집적 반도체 메모리장치의 제조방법 |
-
1995
- 1995-12-26 JP JP7338976A patent/JP2765544B2/ja not_active Expired - Fee Related
-
1996
- 1996-12-20 US US08/781,960 patent/US5759889A/en not_active Expired - Fee Related
- 1996-12-26 KR KR1019960072364A patent/KR100203313B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| US5759889A (en) | 1998-06-02 |
| JPH09181269A (ja) | 1997-07-11 |
| KR100203313B1 (ko) | 1999-06-15 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2765544B2 (ja) | 半導体装置の製造方法 | |
| JP2528731B2 (ja) | 半導体記憶装置およびその製造方法 | |
| JP3443219B2 (ja) | 半導体集積回路装置およびその製造方法 | |
| JP3319869B2 (ja) | 半導体記憶装置およびその製造方法 | |
| JP3869128B2 (ja) | 半導体集積回路装置の製造方法 | |
| US4931845A (en) | Semiconductor memory device having an ohmic contact between an aluminum-silicon alloy metallization film and a silicon substrate | |
| JP2796656B2 (ja) | 半導体装置およびその製造方法 | |
| JP2002289703A (ja) | 半導体記憶装置およびその製造方法 | |
| US7427537B2 (en) | Semiconductor integrated circuit device and method for manufacturing the same | |
| US5620917A (en) | Method of manufacturing a semiconductor memory device having a capacitor | |
| WO1998028795A1 (fr) | Dispositif memoire a semi-conducteur et procede de fabrication associe | |
| JPH0766297A (ja) | 半導体記憶装置 | |
| US6576509B1 (en) | Semiconductor integrated circuit device and method of manufacturing the same | |
| JPH04256358A (ja) | 半導体装置およびその製造方法 | |
| JPH1079478A (ja) | ダイナミックｒａｍ装置及びその製造方法 | |
| JP2000208729A (ja) | 半導体装置およびその製造方法 | |
| JPH09116113A (ja) | 半導体装置及びその製造方法 | |
| JP3126739B2 (ja) | 半導体記憶装置およびその製造方法 | |
| US6376298B1 (en) | Layout method for scalable design of the aggressive RAM cells using a poly-cap mask | |
| JPH0774268A (ja) | 半導体記憶装置およびその製造方法 | |
| JPH098244A (ja) | 半導体装置とその製造方法 | |
| US6696351B1 (en) | Semiconductor device having a selectively deposited conductive layer | |
| JP2715012B2 (ja) | 半導体記憶装置およびその製造方法 | |
| JPH07263649A (ja) | 半導体メモリ装置およびその製造方法 | |
| JPH1079480A (ja) | 半導体集積回路装置の製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |