KR100203313B1 - 디램부와 논리 회로부를 합체시킨 반도체 장치 및제조 방법 - Google Patents
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- 238000004519 manufacturing process Methods 0.000 title claims abstract description 34
- 239000004065 semiconductor Substances 0.000 title claims abstract description 28
- 239000012535 impurity Substances 0.000 claims abstract description 64
- 238000009792 diffusion process Methods 0.000 claims abstract description 51
- 239000003870 refractory metal Substances 0.000 claims abstract description 14
- 238000010438 heat treatment Methods 0.000 claims abstract description 13
- 229910052751 metal Inorganic materials 0.000 claims abstract description 13
- 239000002184 metal Substances 0.000 claims abstract description 13
- 229910021332 silicide Inorganic materials 0.000 claims abstract description 12
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims abstract description 10
- 238000000034 method Methods 0.000 claims description 70
- 239000003990 capacitor Substances 0.000 claims description 40
- 239000000758 substrate Substances 0.000 claims description 40
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 27
- 229920002120 photoresistant polymer Polymers 0.000 claims description 16
- 230000015572 biosynthetic process Effects 0.000 claims description 9
- 238000005530 etching Methods 0.000 claims description 9
- 238000000059 patterning Methods 0.000 claims 7
- 230000008569 process Effects 0.000 description 61
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 54
- 229910052814 silicon oxide Inorganic materials 0.000 description 48
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 27
- 229910052710 silicon Inorganic materials 0.000 description 27
- 239000010703 silicon Substances 0.000 description 27
- 238000005229 chemical vapour deposition Methods 0.000 description 20
- 239000010936 titanium Substances 0.000 description 20
- 229910052782 aluminium Inorganic materials 0.000 description 17
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 17
- 230000004888 barrier function Effects 0.000 description 16
- -1 phosphorus ions Chemical class 0.000 description 14
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 13
- 238000004544 sputter deposition Methods 0.000 description 13
- 150000002500 ions Chemical class 0.000 description 10
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 9
- 238000000137 annealing Methods 0.000 description 9
- 230000002776 aggregation Effects 0.000 description 7
- 229910052785 arsenic Inorganic materials 0.000 description 7
- 229910001873 dinitrogen Inorganic materials 0.000 description 7
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 6
- 238000000206 photolithography Methods 0.000 description 6
- 238000004220 aggregation Methods 0.000 description 5
- 229910008484 TiSi Inorganic materials 0.000 description 4
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 4
- 230000001590 oxidative effect Effects 0.000 description 4
- 229910052719 titanium Inorganic materials 0.000 description 4
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 4
- 229910052721 tungsten Inorganic materials 0.000 description 4
- 239000010937 tungsten Substances 0.000 description 4
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- 238000001312 dry etching Methods 0.000 description 3
- QOSATHPSBFQAML-UHFFFAOYSA-N hydrogen peroxide;hydrate Chemical compound O.OO QOSATHPSBFQAML-UHFFFAOYSA-N 0.000 description 3
- 239000012299 nitrogen atmosphere Substances 0.000 description 3
- 239000001301 oxygen Substances 0.000 description 3
- 229910052760 oxygen Inorganic materials 0.000 description 3
- 230000002093 peripheral effect Effects 0.000 description 3
- 229910052698 phosphorus Inorganic materials 0.000 description 3
- 239000011574 phosphorus Substances 0.000 description 3
- 239000000377 silicon dioxide Substances 0.000 description 3
- 229910021341 titanium silicide Inorganic materials 0.000 description 3
- 230000007704 transition Effects 0.000 description 3
- 229910052581 Si3N4 Inorganic materials 0.000 description 2
- 238000005054 agglomeration Methods 0.000 description 2
- 239000011248 coating agent Substances 0.000 description 2
- 238000000576 coating method Methods 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 2
- 238000005468 ion implantation Methods 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- 238000005498 polishing Methods 0.000 description 2
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 2
- 239000000126 substance Substances 0.000 description 2
- 238000001039 wet etching Methods 0.000 description 2
- 230000003213 activating effect Effects 0.000 description 1
- 230000001419 dependent effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 230000006386 memory function Effects 0.000 description 1
- 229910052757 nitrogen Inorganic materials 0.000 description 1
- BPUBBGLMJRNUCC-UHFFFAOYSA-N oxygen(2-);tantalum(5+) Chemical compound [O-2].[O-2].[O-2].[O-2].[O-2].[Ta+5].[Ta+5] BPUBBGLMJRNUCC-UHFFFAOYSA-N 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
- 239000010409 thin film Substances 0.000 description 1
- 230000009466 transformation Effects 0.000 description 1
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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Abstract
DRAM부와 논리 회로부를 합체시킨 반도체 장치를 제조하는 방법에 있어서, 내화 금속층은 DRAM부의 비트 라인(7a), 및 논리 회로부의 게이트 전극(4)와 불순물 확산 영역(5, 9)를 피복하도록 형성된다. 그 다음, 가열 동작은 상기 내화 금속층 상에서 수행되어, 금속 실리사이드층(10a, 10b, 10c)이 DRAM부의 비트 라인, 및 논리 회로부의 게이트 전극과 불순물 확산 영역 내에 형성된다.
Description
본 발명은 반도체 장치 제조 방법에 관한 것으로, 특히 동적 랜덤 액세스 메모리(DRAM)부와 논리 회로(IC)부를 합체시킨 반도체 장치를 제조하는 방법에 관한 것이다. 마이크로프로세서가 개발됨에 따라, 동작 주파수는 현저하게 증가되어 왔고, 공정된 비트의 수도 현저하게 증가되어 왔다. 그러한 마이크로프로세서는 메모리 기능들을 합체시키는데 필요하다. 즉, 정적 랜덤 액세스 메모리(SRAM) 소자 및 DRAM 소자 뿐만 아니라 논리 소자들과 같은 메모리 소자들은 동일 반도체 칩 상에 형성되도록 요구된다.
SRAM소자들은 논리 회로 소자들의 것과 유사한 구성 및 유사한 제조 공정을 갖기 때문에, SRAM소자들은 논리 회로 소자의 반도체 칩 내에 쉽게 합체될 수 있다. 실제로, SRAM 소자들로 구성된 캐시 메모리는 일찍이 마이크로프로세서 내에 합체되었다.
반면에, DRAM소자의 구성 및 제조 공정이 논리 회로 소자의 것과 상당히 다르기 때문에, DRAM소자들을 논리 회로 소자의 반도체 칩 내에 합체시키는 것이 어렵다.
즉, 논리 회로 장치를 제조하기 위한 종래 방법에서, 내화 금속층은 게이트 전극 및 불순물 확산 영역 상에 형성되고, 가열 동작은 그 상부에서 수행된다. 그 결과, 자정렬 실리사이드(self-aligned-silicide; 살리사이드) 층은 게이트 전극 및 불순물 확산 영역 내에 형성된다. 따라서, 게이트 전극 및 불순물 확산 영역의 저항은 감소되어 장치 성능을 향상시킨다. 이는 나중에 상세히 설명된다.
종래 방법에서, 살리사이드층 형성 이후에 800℃보다 높은 온도에서의 가열동작은 실행되지 않기 때문에, 살리사이드층의 응집 작용(agglomeration)은 억제되며, 이는 살리사이드층의 시트 저항의 증가를 억제시킨다.
종래에 공지된 바와 같이, 800℃보다 높은 온도에서의 가열 동작이 살리사이드층 상에서 수행되면, 살리사이드층은 응집되어 저항을 증가시킨다 (참조 : 제롬 비. 라스키(Jerome B. Lasky)등의 Comparison of Transformation to Low-Resistivity Phase and Agglomeration to TiSi2, IEEE Trans. of Electron Devices, Vol. 38, No. 2, pp. 262-269, 1991년 2월).
반면에, DRAM 장치의 종래 제조 방법에서, 제조 공정은 복잡하고, 다수의 가열 공정은 알루미늄층의 형성 이전에 필요하다. 이는 또한 나중에 상세히 설명된다.
따라서, 논리 회로 장치 및 DRAM장치가 동일 반도체 칩 상에 형성되면, 제조 공정은 DRAM장치의 제조 공정에 주로 종속되고, 제조 단계의 수는 증가되며, 이는 제조 비용을 증대시킨다. 또한, DRAM장치에 대한 다수의 가열 공정은 살리사이드층의 형성 후에 필요하기 때문에, 살리사이드층은 응집되며, 이는 살리사이드층의 시트 저항을 증가수없는다.
본 발명의 목적은 제조 비용을 절감시키고 살리사이드층의 응집을 억제할 수 있는, DRAM부 및 논리 회로부를 합체시키는 반도체 장치 제조 방법을 제공하는 것이다.
본 발명에 따르면, DRAM부 및 논리 회로부를 합체시키는 반도체 장치 제조방법에서, 내화 금속층이 형성되어 DRAM 부의 비트 라인, 및 논리 회로부의 게이트전극과 불순물 확산 영역을 피복한다. 그 다음, 가열 동작이 내화 금속층 상에서 수행되어, 금속 실리사이드층이 DRAM부의 비트 라인, 및 논리 회로부의 게이트 전극과 불순물 확산 영역 내에 형성된다.
제1도는 종래 논리 회로 장치의 단면도.
제2도는 종래 DRAM장치의 블럭 회로도.
제3도는 제2도의 메모리 셀 어레이의 회로도.
제4도는 제3도의 메모리 셀의 단면도.
제5a도 내지 제5g도는 본 발명에 따른 반도체 장치 제조 방법의 제1실시예를 설명하기 위한 단면도.
제6a도 내지 제6h도는 본 발명에 따른 반도체 장치 제조 방법의 제2실시예를 설명하기 위한 단면도.
제7a도 내지 제7i도는 본 발명에 따른 반도체 장치 제조 방법의 제3실시예를 설명하기 위한 단면도.
* 도면의 주요부분에 대한 부호의 설명
1 : 실리콘 기판 2 : 필드 실리콘 산화물층
3 : 게이트 실리콘 산화물층 4 : 게이트 전극
5,9 : 불순물 확산 영역 6,11,16 : 절연층
7 : 다결정 실리콘층 8 : 포토레지스트 패턴층
10a,10b,10c : 티타늄 살리사이드층 12,17 : 장벽층
13 : 텅스텐층 14 : 캐패시터 유전체층
15 : 캐패시터 상부 전극층 18 : 접촉 구조체
19 : 알루미늄층
이하, 첨부 도면을 참조하여 본 발명을 상세히 설명하고자 한다.
양호한 실시예의 설명 이전에, 도 1, 2, 3 및 4를 참조하여, 종래 논리 회로장치 및 종래 DRAM장치에 대해서 설명한다.
논리 회로 장치의 단면도인 도 1에서, 참좆번호 (101)은 P-형 단결정 실리콘 기판을 나타낸다. 실리콘 기판(101)은 실리콘의 로컬 산화(LOCOS) 공정을 이용하여 실리콘 기판(101)을 열적 산화시켜 형성되는 필드 실리콘 산화물층(102)에 의해 분할된다. 또한, 다결정 실리콘으로 이루어진 게이트 실리콘 산화물층(103) 및 게이트 전극(104)는 실리콘 기판(101) 상에 형성된다. 또한, N-형 불순물 확산 영역(105S) 및 N-형 불순물 확산 영역(105D)는 필드 실리콘 산화물층(102) 및 게이트 전극(104)과 자정렬되어 실리콘 기판(101) 내에 형성된다.
게이트 전극(104)의 측벽 상에는 측벽 실리콘 산화물층(106)이 형성된다. 이 상태에서, Ti 등의 내화성 금속이 다결정 실리콘과 반응함으로써 게이트 전극(104), 소스 영역(105S) 및 드레인 영역(105D)에는 살리사이드층(107)이 형성된다. 그 결과, 게이트 전극(104), 소스 영역(105S) 및 드레인 영역(105D)의 시트 저항이 사실상 감소된다.
표면 전체 상에는 실리콘 산화물로 이루어지는 절연층(108)이 형성되며, 절연층(108)의 접촉 홀 내에 접촉 구조체(109)가 형성된다. 또한, 절연층(108) 상에는 알루미늄층(110)이 형성되어 접촉 구조체(109)에 접속된다.
또한, 전체 표면 상에는 실리콘 산화물로 이루어지는 절연층(111)이 형성되며, 절연층(111)의 접촉 홀 내에는 접촉 구조체(112)가 형성된다. 또한, 절연층(111) 상에는 알루미늄 층(113)이 형성되어 접촉 구조체(112)에 접속된다.
또한, 전체 표면 상에는 실리콘 산화물로 이루어지는 절연층(114)이 형성되며, 절연층(114)의 접촉 홀내에는 접촉 구조체(115)가 형성된다. 또한, 절연층(115)상에는 알루미늄 층(116)이 형성되어 접촉 구조체(116)에 접속된다.
또한, 표면 전체 상에는 실리콘 산화물로 이루어지는 절연층(111)이 형성되며, 절연층(111)의 접촉 홀 내에는 접촉 구조체(112)가 형성된다. 또한, 절연층(111)상에는 알루미늄 층(113)이 형성되어 접촉 구조체(112)에 접속된다.
또한, 전체 표면 상에는 실리콘 산화물 또는 실리콘 질화 산화물로 이루어지는 절연층(117)이 형성된다.
도 1의 논리 회로 장치에 있어서는, 살리사이드 층(107)의 형성 후에 800℃이상의 온도에서의 가열 동작이 행해지지 않으므로, 살리사이드 층(107)의 응집이 억제되어, 이로써 살리사이드 층(107)의 시트 저항 증가가 억제된다.
종래 기술의 DRAM 장치를 도시하는 블럭 회로도인 도 2에서, 참조 번호(201)는 도 3에서 도시된 워드 라인 WL과 비트 라인 BL간의 교차점에서 메모리 셀 MC를 갖고 있는 메모리 셀 어레이를 나타내고 있다.
워드 라인 WL 중 하나는 행 디코더(202)에 의해 선택되며, 비트 라인 BL 중 하나, 즉 열 스위치 라인 SWL 중 하나는 열 디코더(203)에 의해 선택된다. 행 디코더(202) 및 열 디코더(204)는 어드레스 버퍼(204)로부터 멀티플렉스되어진 어드레스 신호 A0내지 A9을 수신한다.
감지 증폭기(205)가 비트 라인 BL에 접속되어 선택되어진 메모리 셀로부터의 데이타를 감지한다. 감지 증폭기(205)는 데이타 입력 단자 DI 및 데이타 출력 단자 DO 각각에 접속되어진 데이타 입력 버퍼(206) 및 데이타 출력 버퍼(207)에 접속된다. 행 디코더(202), 열 디코더(203), 어드레스 버퍼(204), 감지 증폭기(205), 데이타 입력 버퍼(206) 및 데이타 출력 버퍼(207)는 클럭 신호 발생기(208) 및 게이트 회로(209)에 의해 제어된다. 이 경우, 클럭 신호 발생기(208)는 행 어드레스 스트로브 신호 RAS의 반전 신호와, 열 어드레스 스트로브 신호(CAS)의 반전 신호를 수신한다. 또한, 게이트 회로(209)는 클럭 신호 발생기(208)로부터 의 클럭 신호와 기입 인블 신호 WE의 반전 신호를 수신한다. 여기서 주목해야 할 사항은, 게이트 회로(209)의 출력 신호가 하이이면, 데이타 입력 버퍼(206)는 활성화되고 데이타 출력 버퍼(207)는 비활성화된다. 이와는 반대로, 게이트 회로(209)의 출력 신호가 로우이면, 데이타 입력 버퍼(206)는 비활성화되고 데이타 출력 버퍼(207)는 활성화된다.
또한, 도 2에서, Vcc 및 Vss는 전원 단자를 나타낸다.
1-트랜지스터, 1-캐패시터형으로 이루어진 도 3의 메모리 셀 MC에 대해서 도 4를 참조하면서 다음에서 설명하기로 한다.
도 4에 있어서, 참조 부호(301)는 P-형 단결정 실리콘 기판을 나타낸다. 이 실리콘 기판(301)은 LOCOS공정을 이용함으로써 실리콘 기판(301)을 열적으로 산화시켜 형성되어진 필드 실리콘 산화물층(302)으로 분할된다. 또한, 실리콘 기판(301) 상에는 게이트 실리콘 산화물층(303), 및 다결정 실리콘층(304) 및 실리사이드층(305)으로 이루어지는 게이트 전극(워드 라인 WL)이 형성된다. 또한, 실리콘 기판(301) 내에는 N-형 불순물 확산 영역이 필드 실리콘 산화물층(302) 및 게이트 전극과 자정렬로 형성된다.
게이트 전극의 측벽 상에는 측벽 실리콘 산화물층(307)이 형성된다. 이 상태에서, 실리콘 기판(301) 내에는 N-형 불순물 확산 영역(308)이 측벽 실리콘 산화물층(307)과 자정렬로 형성된다.
전체 표면 상에는 실리콘 산화물로 이루어지는 절연층(309)이 형성된다. 이후에, 절연층(309)에는 접촉 홀이 뚫리며 다결정 실리콘 및 실리사이드로 이루어지는 비트 라인(310; BL)이 절연층(309)의 접촉 홀에 매립 형태로 형성되어진다.
또한, 전체 표면 상에는 실리콘 산화물로 이루어지는 절연층(311)이 형성된다. 이후에, 절연층(311 및 309)에는 접촉 홀이 뚫리며, 절연층(311 및 309)의 접촉홀에 매립 형태로 캐패시터 하부 전극층(312)이 형성되어진다.
또한, 캐패시터 하부 전극층(312) 상에는 실리콘 산화물 및 실리콘 산화물로 이루어지는 캐패시터 유전체층(313)이 형성된다. 또한, 캐패시터 유전체층(313) 상에는 TiN 또는 WSi등의 내화성 금속으로 이루어지는 캐패시터 상부층(314)이 형성된다.
또한, 캐패시터 상부 전극층(314) 상에는 절연층(315)이 형성되며, 절연층(315) 상에는 알루미늄층(316)이 형성된다.
도 4의 장치에 있어서, 다결정 실리콘 및 실리사이드, 즉 폴리사이드로 이루어지는 비트 라인(310)을 형성할 경우, 비트 라인(310)의 저항을 감소시키기 위해, 이온 주입 공정 및 질소를 이용한 어닐링(가열) 공정을 행한다. 또한, 캐패시터 하부 전극층(312) 및 캐패시터 상부 전극층(314)을 형성할 경우, 이온 주입 공정 및 질소 가스를 이용한 어닐링 공정을 행하거나 다결정 실리콘 내로 인 이온을 열적으로 도핑시킨다. 또한, 캐패시터 유전체층(313)을 형성할 시에는 약 850℃의 온도에서 화학 기상 증착(CVD) 공정에 의해 실리콘 질화물층을 성장시킨다. 그러므로, 알루미늄층(316)을 형성하기 전에 다수의 가열 공정을 행한다.
따라서, 만일 도 1의 논리 회로 장치 및 도 4의 DRAM 장치가 동일한 실리콘 기판 상에 형성된다면, 제조 공정은 주로 도 4의 DRAM장치 제조 공정에 좌우되며, 또 제조 단계수가 증가되는데, 이는 제조 비용을 증가시킨다. 또한, 도 4의 DRAM장치를 위한 다수의 가열 공정이 도 1의 살리사이드층(107) 제조 후에 요구되기 때문에, 살리사이드층(107)이 응집되며, 이는 살리사이드층(107)의 시트 저항을 증가시킨다.
도 5a 내지 도 5e들은 본 발명에 따른 DRAM부 및 논리 회로부를 합체한 반도체 장치 제조 방법의 제1실시예를 설명하는 단면도이다.
먼저 도 4a를 참조하면, P-형 단결정 실리콘 기판(1)이 그 상부에 필드 실리콘 산화물층(2)을 형성하기 위하여 LOCOS 공정에 의해 산화된다. 따라서, 소자 형성 영역은 필드 실리콘 산화물층(2)에 의해 분리된다. 그 다음으로, 게이트 실리콘 산화물층(3)이 실리콘 기판(1)을 열 산화시킴으로써 형성된다. 그 다음으로, 다결정 실리콘으로 이루어진 게이트 전극(4)가 CVD 공정에 의해 형성된다. 이러한 경우, DRAM부의 게이트 전극(4)는 워드 라인의 역할을 한다. 그 다음으로, 인 이온과 같은 N형 불순물 이온이 실리콘 기판(1) 내로 주입되며, 이에 따라 N-형 불순물 확산영역(5)가 필드 실리콘 산화물층(2) 및 게이트 전극(4)와 자정렬되어 실리콘 기판(1)내에 형성된다. 그 다음으로, 실리콘 산화물로 형성된 절연층(6)이 전체 표면 상에 형성된다.
그 다음으로, 도 5b를 참조하면, 접촉 홀 CONT1이 DRAM부 내의 절연층(6)내에 뚫린다. 그 다음으로, 약 100nm 두께의 다결정 실리콘층(7)이 CVD공정에 의해 피착된다.
그 다음으로, 도 5c를 참조하면, 다결정 실리콘층(7)이 비트 라인층(7a)를 형성하도록 포토리소그래피 공정 및 건식 에칭 공정을 이용하여 패터닝된다. 이러한 경우, 논리 회로부의 논리층(7) 내의 다결정 실리콘층(7)이 제거된다.
그 다음으로, 도 5d를 참조하면, DRAM부가 포토레지스터 패턴층(8)에 의해 피복된다. 그 다음으로, 논리 회로부의 절연층(6)이 에칭 백되며, 이에 따라 측벽 절연층(6a)가 논리 회로부의 게이트 전극(4)의 측벽 상에 형성된다. 그 다음으로, 비소 이온과 같은 N형 불순물 이온들이 실리콘 기판(1) 내로 주입되며, 이에 따라 N+형 불순물 확산 영역(9)가 필드 실리콘 산화물층(2), 게이트 전극(4) 및 측벽 절연층(6a)와 자정렬된 상태로 실리콘 기판(1) 내에 형성된다. 그 다음으로, 포토레지스트 패턴층(8)이 제거된다. 그 다음으로, 질소 가스를 이용하는 어닐링 동작이 불순물 확산 영역(5 및 9) 상에서 수행되며, 이에 따라 이온을 활성화시켜 내부로 확산시키게 된다.
그 다음으로, 도 5e를 참조하면, 약 5×1014 비소 이온/㎠이 장치의 전체 표면 내로 주입된다. 그 다음으로, 약 40nm 두께의 티타늄(Ti)층(도시되지 않음)이 스퍼터링 공정 또는 CVD 공정에 의해 피착되며, 약 650℃의 온도에서 질소 분위기에서 어닐링된다. 그 결과, Ti층이 DRAM부의 비트 라인층(7a) 및 또 논리 회로부의 N+형 불순물 확산 영역(9) 및 게이트 전극(4)와 반응되며, 따라서 티타늄 실리사이드(살리사이드)층(10a,10b 및 10c)들이 비트 라인층(7a), 게이트 전극(4) 및 N+형 불순물 확산 영역(9)와 자정렬된 상태로 형성된다. 그 다음으로, Ti층의 비반응부가 과산화수소(hydrogen peroxide water)를 사용하는 습식 에칭 공정에 의해 제거된다. 그 다음으로, 질소 가스를 사용하는 다른 어닐링 동작이 TiSi의 위상 전이를 생성하도록 수행되는데, 이는 살리사이드층(10a,10b 및 10c)의 저항을 감소시킨다.
그 다음으로, 도 5f를 참조하며, 실리콘 옥사이드로 형성된 절연층(11)이 전체 표면 상에 형성되며, 또 절연층(11)이 실리카를 피복시킨 후 화학 기계적 연마(CMP) 공정 또는 에칭 백 공정에 의해 평탄화된다. 그 다음으로, 접촉 홀 CONT2가 DRAM부의 절연층(11) 내에 뚫린다. 그 다음으로, TiN(또는 Ti) 장벽층(12)가 전체 표면 상에 스퍼터링 공정에 의해 피착되며, 또 텅스텐(W)층(13)이 CVD 공정등에 의해 장벽층(12) 상에 피착된다. 그 다음으로, W층(13) 및 장벽층(12)가 캐패시터 하부 전극층을 형성하도록 패터닝된다.
그 다음으로, 약 10nm두께의 탄탈륨 산화물(Ta2O5)층이 CVD 공정에 의해 피착되어 캐패시터 유전체층(14)를 형성하도록 산소 플라즈마에 노출된다.
그 다음으로, TiN층 또는 TiN/WSi층이 캐패시터 상부 전극층(15)를 형성하도록 스퍼터링 공정에 의해 피착된다.
캐패시터 상부 전극층(15) 및 캐패시터 유전체층(14)들은 포토리소그래피 공정 및 에칭 공정에 의해 패터닝된다.
마지막으로, 도 5g를 참조하면, 실리콘 옥사이드 등으로 형성된 절연층(16)이 형성되어 평탄화된다. 그 다음으로, 접촉 홀 CONT3가 논리 회로부의 절연층(16 및 11) 내에 뚫린다. 이러한 경우, 접촉 홀(도시되지 않음)이 DRAM부의 주변 회로부의 절연층 내에 뚫린다.
그 다음으로, TiN(또는 Ti) 장벽층(17)이 전체 표면 상에 스퍼터링 공정에 의해 피착된다. 또한, W층이 CVD공정에 의해 형성되어 접촉 홀 CONT3 내에 매립된 접촉 구조체(18)을 형성하도록 에칭 백된다. 또한, 알루미늄층(19)가 형성되며, 또 장벽층(17)뿐만 아니라 알루미늄층(19)도 역시 패터닝된다. 후속적으로, 도 1에 도시된 다수의 다른 알루미늄층들이 장치를 완성하도록 형성된다.
따라서, 제1실시예에서는 DRAM부의 비트 라인층이 논리 회로부의 불순물영역이 살리사이드가 됨과 동시에 살리사이드가 되기 때문에, 종래 기술에서 요구되는 비트 라인에 대한 어닐링(가열) 동작이 불필요하게 되며, 이는 살리사이드층(10a,10b 및 10c)의 응집을 억제할 수 있게 한다. 또한, 제조 단계가 줄어들 수 있다. 또한, 캐패시터 전극들이 다결정 실리콘이 아닌 금속으로 형성되고 또 캐패시터 유전체층이 Ta2O5로 형성되기 때문에, 살리사이드 형성 다음 단계에서의 온도는 700℃보다 작아질 수 있으며, 이에 따라 살리사이드의 응집이 억제될 수 있다.
도 6a 내지 도 6h는 본 발명에 따른 논리 회로부 및 DRAM부와 합체되는 반도체 장치 제조 방법의 제2실시예를 설명하는 단면도이다.
먼저, 도 6a도 참조하면, P-형 단결정 실리콘 기판(1)은 그 위에 필드 실리콘산화물층(2)를 형성하기 위해 LOCOS 공정에 의해 산화된다. 그러므로, 필드 실리콘 산화물층(2)에 의해 소자 형성 영역이 분리된다. 다음에, 실리콘 기판(1)을 열산화에 의해 게이트 실리콘 산화물층(3)을 형성한다. 다음에, 전체 표면 상에는 CVD공정에 의해 다결정 실리콘층(41)이 형성되고 또한 다결정 실리콘층(41) 상에는 스퍼터링 공정에 의해 WSi등으로 이루어진 실리사이드층(41)이 피착된다. 즉 실리사이드층(42) 및 다결정 실리콘 층(41)은 폴리사이드 층을 형성한다.
다음에 도 6b를 참조하면, 폴리사이드 층(42,41)이 에칭되어 게이트 전극(4)를 형성한다. 이 경우에, DRAM부에서 게이트 전극(4)는 워드 라인으로 작용한다. 다음, 도 5a와 동이한 방식으로, 인 이온과 같은 N형 불순물 이온이 실리콘 기판(1)로 주입되어 필드 실리콘 산화물층(2) 및 게이트 전극(4)과 자정렬로 실리콘 기판(1)내에 N-형 불순물 확산 영역(5)가 형성된다. 다음에, 실리콘 산화물로 이루어진 절연층(6)이 전체 표면 상에 형성된다.
다음에, 도 6c를 참조하면, 도 5b에서와 동일한 방식으로 DRAM부의 절연층(6) 내에 접촉 홀 CONT1이 뚫어진다. 다음에, 약 100nm 두께의 단결정 실리콘층(7)이 CVD공정에 의해 피착된다.
다음에, 도 6d를 참조하면, 도 5c에서와 동일한 방식으로 다결정 실리콘층(7)이 비트 라인층(7a)를 형성하기 위해 포토리소그래피 공정 및 건식 에칭 공정을 이용하여 패턴화된다. 이 경우에, 논리 회로부의 논리층(7)의 다결정 실리콘층(7)이 제거된다.
다음에, 도 6e를 참조하면, 도 5d에서와 동일한 방식으로 DRAM부가 포토레지스트 패턴층(8)에 의해 피복된다. 그 다음, 논리 회로부의 절연층(6)은 에칭 백되어 측벽 절연층(6a)가 논리 회로부의 게이트 전극(4)의 측벽 상에 형성된다. 다음, 비소 이온과 같은 N형 불순물 이온이 실리콘 기판(1)에 주입되어 N+형 불순물 확산영역(9)가 필드 실리콘 산화물층(2), 게이트 전극(4)와 측벽 절연층(6a)와 자정렬로 실리콘 기판(1) 내에 형성된다. 그 다음, 포토레지스트 패턴층(8)이 제거된다. 다음에, 질소 가스를 이용하는 어닐링 동작이 불순물 확산 영역(5 및 9)상에서 행해져서 그 안의 이온들을 활성화하여 확산한다.
다음에, 6f를 참조하면, 도 5e에서와 동일한 방식으로 약 5×1014비소 이온/㎠가 상기 장치의 전체 표면에 주입된다. 다음에, 약 40nm 두께의 티타늄(Ti)층(도시되지 않음)이 스퍼터링어느 공정 또는 CVD 공정에 의해 피착되고 약 650℃의 온도에서 질소 분위기로 어닐링된다. 결과적으로, Ti층이 DRAM부의 비트 라인층, 및 논리 회로부의 게이트 전극(4) 및 N+형 불순물 확산 영역(9)와 반응하여 티타늄 실리사이트(살리사이드)층(10a,10b 및 10c)는 비트 라인층(7a), 게이트 전극(4) 및 N+형 불순물 확산 영역(9)와 자정렬로 형성된다. 다음에, Ti층의 비 반응부가 과산화수소수를 사용하여 습식 에칭 공정에 의해 제거된다. 다음에, 질소 가스를 이용하여 다른 어닐링 동작이 TiSi의 위상 전이를 생성하도록 행해지고 이는 실리사이드(10a,10b 및 10c)의 저항을 감소시킨다.
다음에, 도 6g를 참조하면, 도 5f에서와 동일한 방식으로 실리콘 산화물로 이루어진 절연층(11)이 전체 표면 상에 형성되고, 절연층(11)은 실리카 피복 후 CMP 공정 또는 에칭 백 공정에 의해 평탄화된다. 다음에, 접촉 홀 CONT2가 DRAM부의 절연층(11) 내에 뚫린다. 다음에, TiN(또는 Ti) 장벽층(12)는 전체 표면상에 스퍼터링 공정에 의해 피착되고 텅스텐(W)층(13)은 CVD 공정 등에 의해 장벽층(12) 상에 피착된다. 다음에 W층(13) 및 장벽층(12)가 캐패시터 하부 전극층을 형성하기 위해 패턴화된다.
다음에, 약 10nm 두께의 Ta2O5층이 CVD공정에 의해 피착되고, 캐패시터 유전체층(14)를 형성하기 위해 산소 플라즈마도 노출된다.
다음에, TiN층 또는 TiN/WSi층이 캐패시터 상부 전극층(15)를 형성하기 위해 스퍼터링 공정에 의해 피착된다.
캐패시터 상부 전극층(15) 및 캐패시터 유전체층(14)이 포토리소그래피 공정 및 에칭 공정에 의해 패터닝된다. 마지막으로, 도 6n를 참조하면, 도 g에서와 같은 방식으로 실리콘 산화물 등으로 이루어진 절연층(16)이 형성되어 평탄화된다. 다음에, 접촉 홀 CONT3은 논리 회로부의 절연층 내에 뚫린다. 이 경우에, DRAM부의 주변 회로부의 절연층 내에는 접촉 홀(도시되지 않음)이 뚫린다.
다음에, TiN(또는 Ti) 장벽 층(17)이 전체 표면 상에 스퍼터링 공정에 의해 피착된다. 또한, W층은 CVD공정에 의해 형성되고, 접촉 홀 CONT3에 매립되는 접촉 구조체(18)을 형성하기 위해 에칭 백된다. 또한, 알루미늄층(19)가 형성되고, 장벽층(17)뿐만 아니라 알루미늄층(19)가 패터닝된다. 이어서, 도 1에 도시된 바와 같이 다수의 다른 알루미늄층이 형성되어 장치를 완성한다.
제1실시예의 효과 이외에 제2실시예에서는 게이트 전극이 폴리사이드 구조이기 때문에 그 저항은 더 감소된다.
도 7a 내지 도 7i는 본 발명에 따른 DRAM부 및 논리 회로부에 합체하는 반도체 장치의 제조 방법의 제3실시예를 설명하는 단면도이다.
먼저, 도 7a를 참조하면, 도 5a에서와 동일한 방식으로 P-형 단결정 실리콘 기판(1)이 LOCOS 공정에 의해 산화되어 그 위에 필드 실리콘 산화물층(2)를 형성한다. 그러므로, 소자 형성 영역은 필드 실리콘 산화물층(2)에 의해 분리된다. 다음에, 게이트 실리콘 산화물층(3)이 실리콘 기판(1)을 열 산화함으로써 형성된다. 다음에, 다결정 실리콘으로 이루어진 게이트 전극(4)가 CVD 공정에 의해 형성된다. 이 경우에, DRAM부의 게이트 전극(4)는 워드 라인으로서 작용한다. 인 이온과 같은 N형 불순물 이온은 실리콘 기판(1)에 주입되어 N-형 불순물 확산 영역(5)가 필드산화물층(2) 및 게이트 전극(4)와 자정렬로 실리콘 기판(1) 내에 형성된다. 다음에, 실리콘 산화물로 이루어진 절연층(6')는 전체 표면 상에 형성된다.
그 후, 도 7b를 참조하면, 절연층(6')가 에칭 백되어 측벽 절연층(6a)가 DRAM부와 논리 회로부 내의 게이트 전극(4)의 측벽 상에 절연층이 형성된다.
다음에, 도 7c를 참조하면, 실리콘 산화물 박막층(21)이 형성되며, 논리 회로부를 피복하도록 포토레지스트 패턴층(22)가 형성된다. 그 후, DRAM부 내의 실리콘 산화물층(21)이 에칭된다. 그 후, 비소 이온 등의 N형 불순물 이온이 실리콘 기판(1) 내에 주입되어 N+형 불순물 확산 영역(23)이 필드 실리콘 산화물층, 게이트 전극(4) 및 측벽 절연층(6a)과 자정렬되어 형성된다. 그 후, 포토레지스트 패턴층(22)가 제거되며, 논리 회로부 내의 실리콘 산화물층(21)이 에칭된다.
그 다음에, 도 7d를 참조하면, 실리콘 산화물로 이루어진 절연층(6)이 전체표면 상에 형성된다. 그 후, 도 5b에서와 동일한 방식으로, DRAM부 내의 절연층(6) 내에 접촉 홀 CONT1이 뚫린다. 그 후, CVD공정에 의해 약 100nm 두께의 다결정 실리콘층(7)이 피착된다.
그 후, 도 7e를 참조하면, 비트 라인층(7a)을 형성하기 위해 포토리소그래피 공정 및 건식 에칭 공정을 이용하여 도 5c에서와 동일한 방식으로 다결정 실리콘층(7)이 패터닝된다. 이 경우, 논리 회로부 내의 논리층(7) 내의 다결정 실리콘층(7)이 제거된다.
다음에, 도 7f를 참조하면, DRAM부는 도 5d에서와 동일한 방식으로 포토레지스트 패턴층(8)에 의해 피복된다. 그 후, 논리 회로부 내의 절연층(6)이 에칭 백되어 측벽 절연층(6a)이 논리 회로부 내의 게이트 전극(4)의 측벽 상에 형성된다. 그 후, 비소 이온 등의 N형 불순물 이온이 실리콘 기판(1) 내에 주입되어 N+형 불순물 확산 영역(9)이 필드 실리콘 산화물층(2), 게이트 전극(4) 및 측벽 절연층(6a)과 자정렬되어 형성된다. 그 다음, 포토레지스트 패턴(8)이 제거된다. 그 후, 질소 가스를 이용하여 불순물 확산 영역(5 및 9)상에서 어닐링 동작이 수행되어, 그 내부의 이온을 활성화시켜 확산시킨다.
그 다음, 도 5g를 참조하면, 도 5e에서와 동일한 방식으로 장치의 전페 표면에 약 5×1014비소 이온/㎠이 주입된다. 그 후, 스퍼터링 공정 또는 CVD 공정에 의해 약 40nm두께의 티타늄(Ti)층(도시되지 않음)이 피착되어, 약 650℃온도의 질소 분위기에서 어닐링된다. 그 결과, Ti층은 DRAM부 내의 비트 라인층(7a), 및 논리 회로부의 게이트 전극(4) 및 N+형 불순물 확산 영역(9)과 반응되어 티타늄 실리사이드(살리사이드)층(10a,10b 및 10c)이 비트 라인층(7a), 게이트 전극(4) 및 N+형 불순물 확산 영역(9) 내에 형성된다. 그 후, 과산화수소수를 이용하여 습식 에칭공정에 의해 Ti층의 비반응부가 제거된다. 다음에, TiSi의 위상 전이를 생성하기 위해 질소 가스를 이용하여 어닐링 동작이 수행되고, 이는 살리사이드층(10a, 10b 및 10c)의 저항을 감소시킨다.
그 후, 도 7h를 참조하면, 도 5f에서와 동일한 방식으로, 실리콘 산화물로 이루어진 절연층(11)이 전체 표면 상에 형성되며, 실리카를 피복한 후, 절연층(11)은 화학 기계 연마(CMP) 공정 또는 에칭 백 공정에 의해 평탄화된다. 그 후, DRAM부의 절연층(11) 내에서 접촉 홀 CONT2이 뚫린다. 그 후, 스퍼터링 공정에 의해 TiN(또는 Ti) 장벽층(12)이 전체 표면 상에 피착되며, CVD 공정 등에 의해 텅스텐(W)층(13)이 장벽층(12) 상에 피착된다. 그 후, 캐패시터 하부 전극층을 형성하도록 W층(13) 및 장벽층(12)이 패터닝된다.
그 다음, CVD 공정에 의해 약 10nm 두께의 Ta2O5층이 피착되어 산소 플라스마에 노출되어, 캐패시터 유전체층(14)을 형성한다.
그 다음, 스퍼터링 공정에 의해 TiN층 또는 TiN/WSi층이 피착되어 캐패시터 상부 전극층(15)를 형성한다.
포토리소그래피 공정 및 에칭 공정에 의해 캐패시터 상부 전극층(15) 및 캐패시터 유전체층(14)가 패터닝된다.
마지막으로, 도 7i를 참조하면, 도 5g에서와 동일한 방식으로, 실리콘 산화물등으로 이루어진 절연층(16)이 형성되어 평탄화된다. 그 후, 논리 회로부의 절연층(16 및 11) 내에 접촉 홀 CONT3이 뚫린다. 이 경우, 접촉 홀(도시되지 않음)은 DRAM부의 주변 회로부의 절연층 내에 뚫린다.
그 후, 스퍼터링 공정에 의해 TiN/ (또는 Ti) 장벽층(17)이 전체 표면 상에 피착된다. 게다가, CVD공정에 의해 W층이 형성되고, 에칭 백되어 접촉 홀 CONT3내에 매립된 접촉 구조체(18)을 형성한다. 또한, 알루미늄 층(19)가 형성되며, 장벽층(17) 뿐만 아니라 알루미늄 층(19)가 패터닝된다. 그 후, 도 1에 도시된 다수의 다른 알루미늄층이 형성되어 장치가 제조된다.
제3실시예에 있어서, DRAM부 내의 측벽 절연층의 두께가 논리 회로부 내의 측벽 절연층의 두께와 상이하므로, DRAM부 내의 저농도로 도핑된 드레인(LDD)구조는 논리 회로부 내의 LDD 구조와 상이하다. 그러므로, 장치의 동작 속도가 향상될 수 있다.
상술한 바와 같이, 본 발명에 따르면 살리사이드의 응집이 억제되기 때문에, 살리사이드의 저항이 감소될 수 있다. 또한, 제조 공정이 감소되어 제조 비용을 절감하게 된다.
Claims (10)
- 메모리부 및 회로부와 통합되어 있는 반도체 장치를 제조하는 방법에 있어서, 도전층으로 이루어진 제1 및 제2게이트 전극(4)을 상기 메모리부 및 상기 회로부 내의 반도체 기판(1) 상에 형성하는 단계와, 제1 및 제2쌍의 불순물 확산 영역(5) 각각을 상기 메모리부 및 상기 회로부 각각 내의 상기 반도체 기판(1) 상에 형성하기 위하여, 상기 제1 및 제2게이트 전극을 마스크로서 사용하여 제1불순물을 반도체 기판 내로 주입하는 단계와, 상기 제1쌍의 불순물 확산 영역 중 한 영역 상에 제1절연층(6)을 형성하고 이 절연층 내에 제1접촉 홀(CONT1)을 만드는 단계와, 상기 제1절연층 상에 다결정 실리콘층(7)을 형성한 후 상기 제1접촉 홀을 통해서 상기 제1쌍의 불순물 확산 영역 중 상기 한 영역에 연결된 비트 라인을 형성하기 위해 상기 다결정 실리콘층을 패터닝하는 단계와, 상기 제2게이트 전극과 상기 제2쌍의 불순물 확산 영역을 노출시키는 단계와, 적어도 상기 비트 라인, 상기 제2게이트 전극 및 상기 제2쌍의 불순물 확산 영역을 피복하기 위하여 내화성 금속층을 형성하는 단계와, 금속 실리사이드 층들(10a,10b,10c)이 상기 비트 라인, 상기 제2게이트 전극 및 상기 제2쌍의 불순물 확산 영역 내에 형성되도록 상기 내화성 금속층을 열처리하는 단계와, 상기 내화성 금속층의 비반응부를 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 장치 제조 방법.
- 제1항에 있어서, 상기 도전층(4)은 다결정 실리콘으로 만들어진 것을 특징으로 하는 반도체 장치 제조 방법.
- 제1항에 있어서, 상기 도전층은 다결정 실리콘과 금속 실리사이드의 적층구조(41,42)로 구성된 것을 특징으로 하는 반도체 장치 제조 방법.
- 제1항에 있어서, 상기 메모리부를 피복하기 위해서 포토레지스트 패턴층(8) 을 형성하는 단계와, 상기 제2게이트 전극의 한 측벽 상에 측벽 절연층(6a)을 형성하기 위하여 상기 포토레지스트 패턴층을 마스크로서 이용하여 상기 제1절연층을 에칭백(etching back)하는 단계와, 상기 회로부에 제3쌍의 불순물 확산 영역(9)을 형성하기 위하여 상기 포토레지스트 패턴층, 상기 제2게이트 전극 및 상기 측벽 절연층을 마스크로서 이용하여 제2불순물을 상기 반도체 기판 내로 주입하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치 제조 방법.
- 제1항에 있어서, 상기 내화성 금속층의 상기 비반응부를 제거한 후 제2절연층(11)을 형성하는 단계와, 상기 제1쌍의 불순물 확산 영역 중 다른 한 영역 상의 상기 제2 및 제1절연층 상에 제2접촉 홀(CONT2)를 형성하는 단계와, 상기 제2접촉 홀을 통하여 상기 제1쌍의 불순물 확산 영역 중 상기 다른 한 영역에 연결된 캐패시터 하부 전극층을 형성하기 위하여 상기 제2절연층 상에 제1금속층(13)을 형성하고 상기 제1금속층을 패터닝하는 단계와, 상기 캐패시터 하부 전극층 상에 Ta2O5캐패시터 유전체층(14)을 형성하는 단계와, 캐패시터 상부 전극층을 형성하기 위하여 상기 캐패시터 유전체층 상에 제2금속층(15)을 형성하고 상기 제2금속층을 패터닝하는 단계를 더 포함하는 것을 특징으로하는 반도체 장치 제조 방법.
- 제5항에 있어서, 상기 캐패시터 상부 전극 층의 형성 후에 제3절연층(16)을 형성하는 단계와, 상기 제2쌍의 불순물 확산 영역 중 한 영역 상의 상기 제3 및 제2절연층내에 제3접촉 홀(CONT3)을 형성하는 단계와, 상기 제3접촉홀을 통해서 상기 제2쌍의 불순물 확산 영역 중 상기 한 영역에 접속된 접속층을 형성하기 위하여 상기 제3절연층 상에 제3금속층(19)을 형성하고 상기 제3금속층을 패터닝하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치 제조 방법.
- 메모리부 및 회로부와 통합되어 있는 반도체 장치 제조 방법에 있어서, 도전층으로 만들어진 제1 및 제2게이트 전극(4) 각각을 상기 메모리부와 상기 회로부 내의 반도체 기판(1) 각각에 형성하는 단계와, 상기 메모리부와 상기 회로부 각각 내의 상기 반도체 기판 내에 제1 및 제2쌍의 불순물 확산 영역(5) 각각을 형성하기 위하여 상기 제1 및 제2게이트 영역을 마스크로서 사용하여 제1불순물을 반도체 기판 내로 주입하는 단계와, 상기 제1 및 제2게이트 전극 상에 제1절연층(6')을 형성하는 단계와, 상기 제1 및 제2게이트 전극의 측벽들에 제1측벽 절연층(6'a)을 형성하기 위하여 상기 제1절연층을 에칭백하는 단계와, 상기 회로부를 피복하기 위하여 제1포토레지스트 패턴층(22)을 형성하는 단계와, 상기 메모리부 내에 제3쌍의 불순물 확산 영역(23)을 형성하기 위하여 상기 제1포토레지스트 패턴층, 상기 제1게이트 전극 및 상기 제1측벽 절연층을 마스크로서 사용하여 제2불순물을 상기 반도체 기판 내에 주입하는 단계와, 상기 제3쌍의 불순물 확산 영역 중 한 영역 위에 제2절연층(6)를 형성하고 상기 제2절연층 내에 제1접촉 홀(CONT1)을 형성하는 단계와 상기 제1접촉 홀을 통해서 상기 제3쌍의 불순물 확산 영역 중 상기 한 영역에 접속된 비트 라인을 형성하기 위하여 상기 제2절연층 상에 다결정 실리콘층(7)을 형성한 후 이를 패터닝하는 단계와, 상기 메모리부를 피복하기 위하여 제2포토레지스트 패턴층(8)을 형성하는 단계와, 상기 제2게이트 전극의 상기 제1측벽 절연층 상에 제2측벽 절연층(6a)을 형성하기 위하여 상기 제2포토레지스트 패턴층을 마스크로서 사용하여 상기 제2절연층을 에칭백하는 단계와, 상기 회로부 내에 제4쌍의 불순물 확산 영역(9)을 형성하기 위하여 상기 포토레지스트 패턴층, 상기 제2게이트 전극 및 상기 제2측벽 절연층을 마스크로서 이용하여 제3불순물을 상기 반도체 기판 내에 주입하는 단계와, 상기 제2게이트 전극과 상기 제4쌍의 불순물 확산 영역을 노출시키는 단계와, 적어도 상기 비트 라인, 상기 제2게이트 전극 및 상기 제4쌍의 불순물 확산 영역을 피복하기 위하여 내화성 금속층을 형성하는 단계와, 금속 실리사이드층(10a,10b,10c)이 상기 비트 라인, 상기 제2게이트 전극 및 상기 제4쌍의 불순물 확산 영역에 형성되도록 상기 내화성 금속층을 열처리하는 단계와, 상기 내화성 금속층의 비반응부를 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 장치 제조 방법.
- 제7항에 있어서, 상기 도전층(4)은 다결정 실리콘으로 만들어지는 것을 특징으로 하는 반도체 장치 제조 방법.
- 제7항에 있어서, 상기 내화성 금속층의 비반응부를 제거한 후 제3절연층(11)을 형성하는 단계와, 상기 제3쌍의 불순물 확산 영역 중 다른 한 영역 상의 상기 제3 및 제2절연층 내에 제2접촉 홀(CONT2)을 형성하는 단계와, 상기 제2접촉 홀을 통해서 상기 제3쌍의 불순물 확산 영역 중 상기 다른 영역에 접속된 캐패시터 하부 전극층을 형성하기 위하여 상기 제3절연층 상에 제1금속층(13)을 형성하고 이를 패터닝하는 단계와, 상기 캐패시터 하부 전극층 상에 Ta2O5캐패시터 유전체층(14)을 형성하는 단계와, 캐패시터 상부 전극층을 형성하기 위하여 상기 캐패시터 유전체층 상에 제2금속층(15)을 형성하고 이를 패터닝하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치 제조 방법.
- 제9항에 있어서, 상기 캐패시터 상부 전극층의 형성 후에 제4절연층(16)을 형성하는 단계와, 상기 제4쌍의 불순물 확산 영역 중 한 영역 상의 상기 제4 및 제3절연층내에 제3접촉 홀(CONT3)을 형성하는 단계와, 상기 제3접촉 홀을 통하여 상기 제4쌍의 불순물 확산 영역 중 상기 한 영역에 접속된 접속층을 형성하기 위하여 상기 제4절연층 상에 제3금속층(19)을 형성하고 이를 패터닝하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치 제조 방법.
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7338976A JP2765544B2 (ja) | 1995-12-26 | 1995-12-26 | 半導体装置の製造方法 |
| JP95-338976 | 1995-12-26 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR100203313B1 true KR100203313B1 (ko) | 1999-06-15 |
Family
ID=18323108
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019960072364A KR100203313B1 (ko) | 1995-12-26 | 1996-12-26 | 디램부와 논리 회로부를 합체시킨 반도체 장치 및제조 방법 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5759889A (ko) |
| JP (1) | JP2765544B2 (ko) |
| KR (1) | KR100203313B1 (ko) |
Families Citing this family (28)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6004839A (en) * | 1996-01-17 | 1999-12-21 | Nec Corporation | Semiconductor device with conductive plugs |
| KR100325383B1 (ko) * | 1996-07-12 | 2002-04-17 | 니시무로 타이죠 | 반도체 장치 및 그 제조 방법 |
| JPH10242420A (ja) * | 1997-02-27 | 1998-09-11 | Toshiba Corp | 半導体装置およびその製造方法 |
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| US6258671B1 (en) | 1997-05-13 | 2001-07-10 | Micron Technology, Inc. | Methods of providing spacers over conductive line sidewalls, methods of forming sidewall spacers over etched line sidewalls, and methods of forming conductive lines |
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| JPH11135745A (ja) | 1997-10-29 | 1999-05-21 | Toshiba Corp | 半導体装置及びその製造方法 |
| JP3697044B2 (ja) * | 1997-12-19 | 2005-09-21 | 株式会社ルネサステクノロジ | 半導体集積回路装置およびその製造方法 |
| TW368731B (en) * | 1997-12-22 | 1999-09-01 | United Microelectronics Corp | Manufacturing method for self-aligned local-interconnect and contact |
| JP4199338B2 (ja) | 1998-10-02 | 2008-12-17 | 富士通マイクロエレクトロニクス株式会社 | 半導体装置及びその製造方法 |
| US5858831A (en) * | 1998-02-27 | 1999-01-12 | Vanguard International Semiconductor Corporation | Process for fabricating a high performance logic and embedded dram devices on a single semiconductor chip |
| JP3161408B2 (ja) | 1998-03-03 | 2001-04-25 | 日本電気株式会社 | 半導体装置及びその製造方法 |
| US6015730A (en) * | 1998-03-05 | 2000-01-18 | Taiwan Semiconductor Manufacturing Company | Integration of SAC and salicide processes by combining hard mask and poly definition |
| KR100560632B1 (ko) * | 1998-10-01 | 2006-05-25 | 삼성전자주식회사 | 금속 샐러사이드를 이용한 반도체 장치의 제조방법 |
| US6136638A (en) * | 1998-11-19 | 2000-10-24 | Taiwan Semiconductor Manufacturing Company | Process technology architecture of embedded DRAM |
| JP2000183313A (ja) * | 1998-12-21 | 2000-06-30 | Hitachi Ltd | 半導体集積回路装置およびその製造方法 |
| JP3425882B2 (ja) * | 1999-03-04 | 2003-07-14 | Ｎｅｃエレクトロニクス株式会社 | 半導体装置の製造方法 |
| JP2000299445A (ja) * | 1999-04-12 | 2000-10-24 | Nec Corp | 半導体装置の製造方法 |
| JP2000332210A (ja) | 1999-05-24 | 2000-11-30 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
| US6077738A (en) * | 1999-06-25 | 2000-06-20 | Taiwan Semiconductor Manufacturing Company | Inter-level dielectric planarization approach for a DRAM crown capacitor process |
| US6194301B1 (en) * | 1999-07-12 | 2001-02-27 | International Business Machines Corporation | Method of fabricating an integrated circuit of logic and memory using damascene gate structure |
| US6277685B1 (en) * | 1999-10-20 | 2001-08-21 | United Microelectronics Corp. | Method of forming a node contact hole on a semiconductor wafer |
| US6287913B1 (en) | 1999-10-26 | 2001-09-11 | International Business Machines Corporation | Double polysilicon process for providing single chip high performance logic and compact embedded memory structure |
| US6544837B1 (en) | 2000-03-17 | 2003-04-08 | International Business Machines Corporation | SOI stacked DRAM logic |
| US6535413B1 (en) | 2000-08-31 | 2003-03-18 | Micron Technology, Inc. | Method of selectively forming local interconnects using design rules |
| JP2005167116A (ja) * | 2003-12-05 | 2005-06-23 | Nec Electronics Corp | 半導体装置及びその製造方法 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04242938A (ja) * | 1991-01-08 | 1992-08-31 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
| US5269402A (en) * | 1991-01-22 | 1993-12-14 | White Conveyors, Inc. | Apparatus for conveying |
| KR930009131B1 (ko) * | 1991-04-24 | 1993-09-23 | 삼성전자 주식회사 | 초고집적 반도체 메모리장치의 제조방법 |
-
1995
- 1995-12-26 JP JP7338976A patent/JP2765544B2/ja not_active Expired - Fee Related
-
1996
- 1996-12-20 US US08/781,960 patent/US5759889A/en not_active Expired - Fee Related
- 1996-12-26 KR KR1019960072364A patent/KR100203313B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| JP2765544B2 (ja) | 1998-06-18 |
| JPH09181269A (ja) | 1997-07-11 |
| US5759889A (en) | 1998-06-02 |
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Legal Events
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| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20030311 Year of fee payment: 5 |
|
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