JPH04242938A - 半導体装置およびその製造方法 - Google Patents

半導体装置およびその製造方法

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JPH04242938A
JPH04242938A JP3000719A JP71991A JPH04242938A JP H04242938 A JPH04242938 A JP H04242938A JP 3000719 A JP3000719 A JP 3000719A JP 71991 A JP71991 A JP 71991A JP H04242938 A JPH04242938 A JP H04242938A
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insulating layer
conductive
memory cell
gate electrode
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Atsushi Hachisuga
敦司 蜂須賀
Yoshiki Okumura
奥村　喜紀
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】この発明は、高集積化された装置
構造を有する半導体装置の電極配線として適した配線構
造を有する電極配線層およびその製造方法に関するもの
である。
【０００２】
【従来の技術およびその課題】半導体装置の分野におい
ては、大容量化および高機能化の要求から素子構造が微
細化され、高集積化されてきている。半導体装置は多く
の電極層や配線層を備えており、これらの導電層も高集
積化の要求に伴なって微細な形状にパターニングされる
。配線層に対する微細化の要求は、配線層の導電面積を
縮小し、また所定の導電領域とのコンタクト領域を縮小
化する結果となる。したがって、これに伴なって増大す
る配線抵抗を低減しあるいは抑制するために種々の方策
が講じられている。
【０００３】その１つは、配線材料として導電率の高い
材料を用いる方法がある。一例として、多結晶シリコン
層の表面に高融点金属シリサイド層を形成した配線構造
がある。このような配線構造について以下に説明する。 なお、この配線層を用いた具体的な例としてＤＲＡＭの
メモリセル構造を用いて説明する。
【０００４】図２２は従来のＤＲＡＭのメモリセルの断
面構造図である。メモリセルは単位記憶情報を蓄積する
最小単位を構成するものであり、１つのトランスファゲ
ートトランジスタ３と１つのキャパシタ１０とから構成
される。このＤＲＡＭは複数個のメモリセルが基板上に
行列状に配列されて大容量の記憶領域を構成している。 記憶領域となるメモリセルアレイにおいては、互いに平
行に延びる複数のワード線４とこれに直交する方向に延
びる複数のビット線１５とが配列されている。各々のメ
モリセルはシリコン基板１表面上にフィールド酸化膜２
によって絶縁分離されて配置されている。
【０００５】トランスファゲートトランジスタ３はワー
ド線の一部から構成されるゲート電極４と１対の不純物
領域６、６およびシリコン基板１とゲート電極４との間
に介在するゲート絶縁膜５とを備える。また、キャパシ
タ１０は下部電極１１、誘電体層１２および上部電極１
３の積層構造を有している。ゲート電極（ワード線）４
の周囲は絶縁層７によって覆われている。
【０００６】このようなＤＲＡＭのメモリセルにおいて
は、特に大容量化の要求が顕著であり、そのために素子
構造の微細化が重要な技術的課題となっている。この微
細化構造への要求により、トランスファゲートトランジ
スタ３のゲート長がサブミクロンオーダーにまで縮小化
が進展しつつある。このため、ゲート電極４の断面積は
必然的に縮小化を余儀無くされる。したがって、図２２
に図示された構造においては、ゲート電極（ワード線）
４は従来より一般的に用いられている多結晶シリコン層
４ａと、その上部表面および側部表面に自己整合的に形
成されたチタンシリサイド層４ｂの積層構造を構成して
いる。チタンシリサイド層４ｂは多結晶シリコン層４ａ
に比べて高い導電率を有している。したがって、図示さ
れたゲート電極４と等しい断面積を有する多結晶シリコ
ンからなるゲート電極とを比較した場合、導電性が向上
する。
【０００７】次に、上記のメモリセルの製造工程につい
て説明する。図２３ないし図２９は従来のメモリセルの
製造工程断面図である。
【０００８】まず、図２３を参照して、シリコン基板１
表面の所定領域にＬＯＣＯＳ（Ｌｏｃａｌ　　Ｏｘｉｄ
ａｔｉｏｎ　　ｏｆ　　Ｓｉｌｉｃｏｎ）法を用いてフ
ィールド酸化膜２を形成する。
【０００９】次に、図２４を参照して、シリコン基板１
表面上にゲート絶縁層５および多結晶シリコン層を順次
形成する。そして、多結晶シリコン層を所定の形状にパ
ターンニングしてゲート電極（ワード線）の第１導電層
４ａ、４ａを形成する。
【００１０】さらに、図２５を参照して、スパッタリン
グ法を用いてシリコン基板上にチタン層２５を形成する
。
【００１１】さらに、図２６を参照して、熱処理を施し
てチタン層２５の多結晶シリコン層（第１導電部）４ａ
の表面と接した領域にシリサイド反応を生じさせ、チタ
ンシリサイド層４ｂを形成する。これがゲート電極４の
第２導電部を構成する。その後、未反応のチタン層２５
を除去する。
【００１２】さらに、図２７を参照して、ゲート電極４
をマスクとしてシリコン基板１表面に不純物をイオン注
入して１対のソース・ドレイン領域６、６を形成する。 その後、全面に酸化膜などの絶縁層７０を堆積する。
【００１３】さらに、図２８を参照して、フォトリソグ
ラフィ法およびエッチング法を用いて所定の開口パター
ンを有するレジストパターン２０を形成する。そして、
このレジストパターン２０をマスクとして絶縁層７０を
エッチング除去して一方のソース・ドレイン領域６に達
する開口部２１を形成する。この工程において１つの問
題が生じる。それは、レジストパターン２０を形成する
際のマスク合わせ誤差の発生である。開口部２１を有す
るレジストパターン２０は図中実線で示された形状が好
ましいものである。しかしながら、シリコン基板１とレ
ジストパターン２０を形成するためのレジストマスクと
の位置合わせ誤差は避け難いものである。したがって、
図中点線で示したようにレジストパターン２０の開口部
２１がずれる場合が生じる。特に、高集積化技術の進展
に伴ないソース・ドレイン領域６の横方向の拡散幅がサ
ブミクロンオーダーにまで縮小されてきている。このた
め、マスク合わせずれ２２が生じやすくなる。この場合
、位置のずれたレジストパターン２０をマスクとして絶
縁層７０をエッチングすると、ゲート電極４の上部ある
いは側面を覆う絶縁膜７０ｂがエッチング除去され、ゲ
ート電極４の第２導電部４ｂ表面が露出するような場合
が生じる。
【００１４】さらに、図２９を参照して、上記の工程で
ゲート電極４の周囲を絶縁層７で被覆した後、ソース・
ドレイン領域６に接続するようにキャパシタ１０の下部
電極を形成する。その後、誘電体層１２および上部電極
１３を形成しキャパシタ１０が発生する。このとき、上
記の工程でレジストパターン２０のマスクずれが生じ、
ゲート電極４の第２導電部４ｂの一部が露出するような
場合には、キャパシタ１０の下部電極１１とゲート電極
４の第２導電部４ｂとが接触してショートする状況が生
じる。
【００１５】このように、ＤＲＡＭのワード線の例から
もわかるように、従来の多結晶シリコン層とシリサイド
層との積層型の配線構造は以下のような問題点がある。 すなわち、この積層型の配線の上部に絶縁層を介在して
導電層を形成する際、配線を覆う導電層はフォトリソグ
ラフィなどのマスクプロセスを用いてパターンニングさ
れる。したがって、マスク合わせ誤差に起因して配線の
周囲を完全に覆う絶縁層の一部がオーバーエッチされて
被覆が不良となる場合が生じる。そして、配線の絶縁被
覆の不良は導電層との絶縁不良を生じさせる。
【００１６】したがって、この発明は上記のような問題
点を解消するためになされたもので、高い導電性を有し
、後工程のプロセスによって絶縁不良が生じる可能性が
ない半導体装置用電極配線層およびその製造方法を提供
することを目的とする。
【００１７】
【課題を解決するための手段】この発明による半導体装
置の電極配線層は、所定の方向に延びる第１導電層と、
この第１導電層の側面に形成される第２導電層とを備え
る。そして、第１導電層と第２導電層の上部表面には、
この表面を覆う上部絶縁層が形成され、さらに第２導電
層の側面にはこの側部表面を覆う側部絶縁層が形成され
ている。
【００１８】また、この発明による半導体装置の電極配
線層は、以下のような工程により製造される。まず、絶
縁層上に第１導電層および第１絶縁層を形成する。次に
、第１導電層および第１絶縁層を所定の形状にパターン
ニングする。そして、第１電導層の側壁に第２導電層を
形成する。そして、第１絶縁層および第２導電層の表面
上に第２絶縁層を形成し、この第２導電層をエッチング
して第２導電層の側部表面上に第２絶縁層を残余させる
。
【００１９】
【作用】第１導電層およびその側面に形成された第２導
電層は配線としての導電性を受持つ。また上部絶縁層と
側部絶縁層とを独立に構成することによりマスクプロセ
スを用いずに配線層を被覆する絶縁層を形成することが
できる。
【００２０】
【実施例】以下、この発明の実施例を図を用いて説明す
る。この発明による電極配線層の構造は、特定の半導体
装置に限定されるものではなく広く適用することが可能
である。その一例として、以下に示す実施例では、ＤＲ
ＡＭのワード線あるいはビット線に適用した例について
説明する。
【００２１】図１はＤＲＡＭのメモリセルの平面構造図
であり、図２は、図１中の切断線Ａ−Ａに沿った方向か
らの断面構造図であり、図３は同じく切断線Ｂ−Ｂに沿
った方向からの断面構造図である。図１ないし図３を参
照して、まずＤＲＡＭのメモリセルの構造について説明
する。シリコン基板１表面には所定の方向に延びる複数
のワード線４とこれに直交する方向に延びる複数のビッ
ト線１５とが行列状に配置されている。また、複数のメ
モリセルがこのワード線４およびビット線１５に沿って
行列状に配置されている。メモリセルは１つのトランス
ファゲートトランジスタ３と１つのキャパシタ１０とか
ら構成される。トランスファゲートトランジスタ３はシ
リコン基板１表面上にゲート絶縁層５を介在して形成さ
れたゲート電極（ワード線）４と１対のソース・ドレイ
ン領域６、６とを含む。キャパシタ１０は下部電極１１
、誘電体層１２および上部電極１３の積層構造を有する
。キャパシタ１０の下部電極１１は比較的平坦な形状を
有するベース部分１１ａと鉛直上方に向かって突出した
立壁部１１ｂとから構成されている。そして、このよう
な構造はキャパシタの表面積を拡大しキャパシタ容量を
増大する。キャパシタの上部は第１層間絶縁層１７に覆
われている。第１層間絶縁層１７の表面上には配線層１
８が形成される。さらに、配線層１８を覆う第２層間絶
縁膜１９が形成されている。ビット線１５はワード線４
と直交する方向に、かつキャパシタ１０の上端部より低
い位置に形成されている。このような構造をいわゆる埋
込型ビット線と称する。ビット線１５はトランスファゲ
ートトランジスタ３の一方のソース・ドレイン領域６に
接続されている。
【００２２】ゲート電極（ワード線）４は内部に不純物
を含む多結晶シリコンからなる第１導電部４ａと、この
第１導電部４ａの両側面に沿って形成されたたとえばチ
タンシリサイドからなる第２導電部４ｂとから構成され
ている。ゲート電極４の上部はシリコン酸化膜などから
なる上部絶縁層７ａで覆われており、またその側面は同
じくシリコン酸化膜などからなる側部絶縁膜７ｂにより
覆われている。この上部絶縁膜７ａおよび側部絶縁膜７
ｂはビット線１５とゲート電極４との間の絶縁性を確保
する。
【００２３】また、ビット線１５は、ゲート電極４と同
じように、多結晶シリコンなどからなる第１導電部１５
ａと、その両側面に形成されたチタンシリサイドなどか
らなる第２導電部１５ｂとから構成される。なお、コン
タクト部分においては、第２導電部１５ｂはコンタクト
部分の側面には形成されていない。さらに、ビット線１
５の上部には上部絶縁層１６ａが形成され、その側面に
は側部絶縁層１６ｂが形成されている。この上部絶縁層
１６ａおよび側部絶縁層１６ｂは、たとえばキャパシタ
１０の下部電極１１との間の絶縁性を確保する。
【００２４】このような、ワード線（ゲート電極）４あ
るいはビット線１５の構造は、たとえば多結晶シリコン
のみで構成される配線層に比べて高融点金属のシリサイ
ド層を形成したことによって導電性が向上し、またその
上部および側部を独立した絶縁層で被覆することにより
絶縁性が向上する。
【００２５】次に、上記のようなワード線およびビット
線を含むメモリセルの製造工程について説明する。図４
ないし図１５は、図２に示す断面構造に対応した製造工
程図であり、図１６ないし図２１は図３に示す断面構造
に対応した製造工程図である。さらに、図４ないし図１
５に示す製造工程において、まず図４ないし図１０の製
造工程は、ワード線（ゲート電極）４が形成されるまで
の工程を示しており、図１１ないし図１５はおもにビッ
ト線１５が形成される工程を示している。そして、図１
６ないし図２１はこの図１１ないし図１５に示すビット
線製造工程に対応している。
【００２６】まず、図４を参照して、シリコン基板１表
面の所定領域にＬＯＣＯＳ法を用いて厚い酸化膜からな
るフィールド酸化膜２を形成する。
【００２７】次に、図５を参照して、シリコン基板１表
面に酸化膜あるいは窒化膜などのゲート絶縁膜５を形成
する。さらに、その表面上にＣＶＤ（Ｃｈｅｍｉｃａｌ
　　Ｖａｐｏｒ　　Ｄｅｐｏｓｉｔｉｏｎ）法などを用
いて多結晶シリコン層４０を堆積する。さらに、多結晶
シリコン層４０の表面上にＣＶＤ法を用いてシリコン酸
化膜、シリコン窒化膜などからなる絶縁層７０ａを形成
する。
【００２８】さらに、図６を参照して、フォトリソグラ
フィ法およびエッチング法を用いて絶縁層７０ａおよび
多結晶シリコン層４０を所定の形状にパターンニングす
る。次に、シリコン基板１上の全面にスパッタリング法
、ＣＶＤ法あるいは回転塗布法などを用いて高融点金属
層、たとえばチタン（Ｔｉ）層２５を膜厚５００〜１５
００オングストローム、好ましくは１０００オングスト
ローム程度形成する。
【００２９】さらに、図７を参照して、ランプアニール
法を用いて、窒素雰囲気中で温度６００〜９００℃で１
０〜６０秒間熱処理を施す。この熱処理により、多結晶
シリコン層４ａ表面に接したチタン層２５がシリサイド
反応を生じ、多結晶シリコン層４ａの両側面にチタンシ
リサイド層４ｂが形成される。
【００３０】次に、図８を参照して、上部絶縁層７ａや
ゲート絶縁層５に接していた未反応のチタン層２５を（
Ｈ２　ＳＯ４　＋Ｈ２　Ｏ２　）水溶液を用いたウェッ
トエッチングにより除去する。その後、ゲート電極４を
マスクとしてシリコン基板１表面に不純物イオン２６を
イオン注入してソース・ドレイン領域６、６を形成する
。
【００３１】さらに、図９を参照して、シリコン基板１
上の全面にＣＶＤ法を用いてシリコン酸化膜あるいはシ
リコン窒化膜からなる絶縁層７０ｂを形成する。そして
、窒素雰囲気下で温度７００〜１０００℃、１０〜６０
秒間ランプアニール処理を施してチタンシリサイド層４
ｂの安定化を行なう。
【００３２】さらに、図１０を参照して、反応性イオン
エッチングなどの異方性エッチングを施して絶縁層７０
ｂをゲート電極（ワード線）４の側壁にのみ残余させる
。これにより、ゲート電極４はその上面および側面を絶
縁層７ａ、７ｂにより完全に被覆させる。また、この側
部絶縁層７ｂの形成工程は、マスクプロセスなどを用い
ずに自己整合的に形成される。
【００３３】次に、ビット線１５の製造工程に移る。図
１６を参照して、シリコン基板１上の全面にビット線層
間絶縁膜２３を形成し、ビット線１５とソース・ドレイ
ン領域６とのコンタクト部分のみを除去する。さらに、
多結晶シリコン層１５０ａをＣＶＤ法を用いて堆積し、
さらにその表面上に絶縁層１６０ａを形成する。
【００３４】次に、図１１および図１７を参照して、フ
ォトリソグラフィ法およびエッチング法を用いて絶縁層
１６０ａおよび多結晶シリコン層１５０ａを所定の形状
にパターンニングする。これにより、ビット線の第１導
電部１５ａと上部絶縁膜１６ａとが形成される。
【００３５】さらに、図１２および図１８を参照して、
スパッタ法、ＣＶＤ法あるいは回転塗布法などを用いて
高融点金属層、たとえばチタン層２５を形成する。
【００３６】さらに、図１３および図１９を参照して、
ランプアニール法を用いて、窒素雰囲気下で熱処理を施
してビット線１５の第１導電部１６ａの側壁にのみチタ
ンシリサイド層１５ｂを形成する。その後、未反応のチ
タン層２５をウェットエッチングを用いて除去する。
【００３７】さらに、図１４および図２０を参照して、
シリコン基板１上の全面にＣＶＤ法を用いてシリコン酸
化膜あるいはシリコン窒化膜などの絶縁層１６０ｂを形
成する。そして、図１５および図２１を参照して、絶縁
層１６０ｂを異方性エッチングを用いて選択的に除去し
、ビット線１５の側部を覆う側部絶縁層１６ｂを形成す
る。この異方性エッチング工程において、ワード線４の
上部および側部は各々絶縁層７ａ、７ｂに覆われている
。したがって、絶縁層１６０ｂのエッチングが進行し、
オーバーエッチされた場合でも、ワード線４の表面が露
出することはない。
【００３８】この後、キャパシタの製造工程に移るが、
その詳細な説明は省略する。このように、この発明によ
る配線構造は、配線の導電部分を被覆する絶縁層を上部
絶縁膜と側部絶縁層との分離構造とし、自己整合的に成
形している。したがって、この配線層の上層に他の導電
層を形成する場合において、２つの導電層の間に絶縁層
を介在させ、さらにこの絶縁層にコンタクト形成のため
のパターンニング処理を施す際における配線層の露出を
防止することができる。
【００３９】なお、冒頭にも述べたように、この発明に
よる配線構造は、上記実施例に示したＤＲＡＭに適用し
得るのみならず、同様の状況が生じ得る半導体装置に広
く適用することが可能である。
【００４０】また、配線層の導電部分の構造としては、
多結晶シリコンとシリサイドとの組合わせに限定される
ものではなく、また、シリサイド層のチタンシリサイド
に限定されるものではなく、他の高融点金属シリサイド
層を用いることもできる。
【００４１】
【発明の効果】このように、この発明による半導体装置
の電極配線層は、第１導電部とその側壁に形成される第
２導電部とを有し、その上部表面および側部表面を各々
個別の絶縁層で被覆する構造としたので、高い導電性を
有するとともに、さらにその上層に形成される導電層と
の間の絶縁性をこれらの絶縁膜によって確保し得るため
、後工程におけるエッチング処理時に導電部が露出した
りすることを防止でき、絶縁性の高い配線構造を実現す
ることができる。
【図面の簡単な説明】
【図１】この発明の一実施例のＤＲＡＭのメモリセルの
平面構造図である。
【図２】図１中の切断線Ａ−Ａに沿った方向からの断面
構造図である。
【図３】図１中の切断線Ｂ−Ｂに沿った方向からの断面
構造図である。
【図４】図２に示すメモリセルの製造工程を示した第１
工程図である。
【図５】図２に示すメモリセルの製造工程の第２工程図
である。
【図６】図２に示すメモリセルの製造工程の第３工程図
である。
【図７】図２に示すメモリセルの製造工程の第４工程図
である。
【図８】図２に示すメモリセルの製造工程の第５工程図
である。
【図９】図２に示すメモリセルの製造工程の第６工程図
である。
【図１０】図２に示すメモリセルの製造工程の第７工程
図である。
【図１１】図２に示すメモリセルの製造工程の第８工程
図である。
【図１２】図２に示すメモリセルの製造工程の第９工程
図である。
【図１３】図２に示すメモリセルの製造工程の第１０工
程図である。
【図１４】図２に示すメモリセルの製造工程の第１１工
程図である。
【図１５】図２に示すメモリセルの製造工程の第１２工
程図である。
【図１６】図３に示すメモリセルの製造工程の第１工程
図である。
【図１７】図３に示すメモリセルの製造工程の第２工程
図である。
【図１８】図３に示すメモリセルの製造工程の第３工程
図である。
【図１９】図３に示すメモリセルの製造工程の第４工程
図である。
【図２０】図３に示すメモリセルの製造工程の第５工程
図である。
【図２１】図３に示すメモリセルの製造工程の第６工程
図である。
【図２２】従来のＤＲＡＭのメモリセルの断面構造図で
ある。
【図２３】図２２に示す従来のメモリセルの製造工程の
第１工程図である。
【図２４】図２２に示す従来のメモリセルの製造工程の
第２工程図である。
【図２５】図２２に示す従来のメモリセルの製造工程の
第３工程図である。
【図２６】図２２に示す従来のメモリセルの製造工程の
第４工程図である。
【図２７】図２２に示す従来のメモリセルの製造工程の
第５工程図である。
【図２８】図２２に示す従来のメモリセルの製造工程の
第６工程図である。
【図２９】図２２に示す従来のメモリセルの製造工程の
第７工程図である。
【符号の説明】
４　　ワード線 ４ａ　　第１導電部 ４ｂ　　第２導電部 ７ａ　　上部絶縁層 ７ｂ　　側部絶縁層 １５　　ビット線 １５ａ　　第１導電部 １５ｂ　　第２導電部 １６ａ　　上部絶縁層 １６ｂ　　側部絶縁層

Claims (2)

    【特許請求の範囲】
  1. 【請求項１】　　所定の方向に延びる第１導電層と、前
    記第１導電層の側面に形成された第２導電層と、前記第
    １導電層と前記第２導電層の上部表面を覆う上部絶縁層
    と、前記第２導電層の側部表面を覆う側部絶縁層とを備
    えた、半導体装置の電極配線層。
  2. 【請求項２】　　絶縁層上に第１導電層および第１絶縁
    層を順次形成する工程と、前記第１導電層および前記第
    １絶縁層を所定の形状にパターンニングする工程と、前
    記第１導電層の側壁に第２の導電層を形成する工程と、
    前記第１絶縁層および前記第２導電層の表面上に第２絶
    縁層を形成する工程と、前記第２導電層をエッチングし
    て前記第２導電層の側部表面上に前記第２絶縁層を残余
    させる工程とを備えた、半導体装置の電極用配線層の製
    造方法。
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