KR960004464B1 - 반도체 메모리장치의 제조방법 - Google Patents
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Abstract
내용 없음.
Description
제1도는 종래의 방법에 의해 제조된 반도체 메모리 장치의 단면도이다.
제2도는 종래의 다른 방법에 의해 제조된 반도체 메모리장치의 단면도이다.
제3도는 본 발명에 의한 반도체 메모리장치를 제조하기 위한 간략한 레이아웃도이다.
제4a도 내지 4g도는 본 발명에 의한 반도체 메모리장치의 제조방법을 설명하기 위해 도시한 단면도들이다.
본 발명은 반도체 메모리장치의 제조방법에 관한 것으로, 특히 셀 용량을 증가시키고 소자의 신뢰성을 향상시킬 수 있는 디램 셀 커패시터의 제조방법에 관한 것이다.
근년에 이르러 더욱 가속화되고 있는 일련의 고집적화는 이른바 입체 축전 구조의 등장에 힘입은 바가 크다고 할 수 있다. 특히, 소자의 고집적화·고밀도화에 따른 이미 한계에 이른 액티브영역(Active Area)만으로 기억정보의 저장에 필요한 만큼의 충분한 축전용량을 확보할 수 없기 때문에, 근래에는 액티브영역은 물론 필드영역(Field Area)상부까지 다결정실리콘막을 얹고 그 위에 절연막을 형성하는 스택 커패시터(Stacked Capacitor) 기술이 사용되고 있다.
제1도는 종래의 스택형 커패시터를 도시한 단면도로서, 그 형성방법은 다음과 같다.
먼저, 반도체기판(1)에 필드산화막(2)를 형성하고, 게이트 산화막(3) 및 게이트 도전층을 순차적으로 형성한다. 이어서, 예컨대 고온산화막(HTO)과 같은 물질을 침적하여 제1산화막(5)을 형성한 다음, 사진식각 공정을 행하여 게이트 전극(4)을 형성한다. 상기 게이트전극(4) 및 필드산화막(2)을 마스크로한 이온주입 공정으로 소오스 및 드레인영역(6 및 7)을 형성한 후, 고온 또는 저온의 감압 기상도포(이하, LPCVD라 칭함) 공정으로 제2산화막(8)을 전영역에 도포한다.
다음에, 셀 용량을 증가시키기 위해 고온의 LPCVD공정을 이용하여 전영역에 실리콘질화막(9)을 형성하고, 제 3산화막(10)을 적증한 다음 사진식각 공정을 행하여 매몰 접촉창을 만들고, 커패시터의 제1전극(11)용 도전물질을 침적시킨다. 이어서, 상기 제3 산화막(10)을 식각 대상물로 하는 습식식각 공정을 이용하여 상기 제1전극(11)밑에 기상도포된 상기 제3산화막(10)을 소정부분 식각해내고, 커패시터의 유전체막(12)및 제2전극(13)용 도전물지를 형성하여 커패시터를 완성한다.
상술한 종래의 디램 셀(DRAM Cell) 커패시터의 제조방법은, 하부구조물(예컨대, 여기서는 상기 필드산화막(2) 또는 게이트전극(4)에 의해 생긴 단차위에 상부 구조물(예컨대, 커패시터)을 형성하기 위한 물질들을 계속해서 적층해 나가므로, 상기 하부 구조물에 의한 심한 표면굴곡에 의해 후속 공정진행시 어려움이 많다. 특히, 깊은 골부위에는 잔유 폴리실리콘에 의해 서로 절연되어야 할 도전층 사이의 다리역할을 하는 스트링거(stringer)가 발생하여 소자의 신뢰성을 저하시키는 요인이 된다. 또한, 수 차례의 LPCVD공정이 진행됨에 따라, 원치않는 입자(particle)등에 의한 오염으로 불량을 유발하기 쉽다.
최근, 하부 구조물의 굴곡에 의해 생기는 스트링거를 방지하는 방법이 제안되었는데, 제2도에 그 단면도가 도시되어 있다.
이 기술에 따르면, 필드산화막(22)에 의해 활성영역 및 비활성영역으로 구분되어진 반도체기판(21)전면에, 상기 활성영역에 드레인 영역(23)을 공유하며 각각 하나씩의 소오스(24)및 게이트전극(25)을 갖는 트랜지스터를 형성하고, 그 위에 HTO와 같은 물질을 침적하여 제 1절연층(26)을 형성한다. 이어서, 소정의 절열물질로 표면이 평탄해지도록 제 2절연층(27)을 형성한 후, 비트라인(bit line)을 상기 드레인 영역(23)에 접촉시키기 위한 접촉창을 형성하고, 도전물질로 상기 접촉창을 매몰함으로써 상기 비트라인(28)을 형성한다.
계속해서, 다시 소정의 절연물질로 표면이 평탄한 제3절연층(29)을 만든 후, 상기 제 3절연층(29)상에 실리콘 질화막(30)을 증착하고 다시 산화막(도시되지 않음)을 적층한 후, 커패시터의 제1전극(31)을 형성한다. 상기 커패시터의 제 1전극(31)하부의 상기 산화막을 일정 부분 식각해 내고 유전물질(32), 도전물질(33)을 도포하여 유효면적이 넓어진 셀 커패시터를 완성한다.
상기의 방법으로 절연막을 평탄하게 형성함으로써, 제1도에서 문제되었던 것중의 하나인 표면굴곡으로 인한 스트링거의 발생을 막을 수 있었다.
그러나, 커패시터의 용량을 늘이기 위해 제 3절연층(29)위에 실리콘 질화막(30)을 적층하고 다시 산화막을 추가로 적층하는 공정에서, LPCVD를 수차례 실시함으로 인한 유동입자들에 의한 오염문제는 여전히 남아있다. 뿐만 아니라, 절연막의 표면을 평탄화하기 위한 열처리공정에 있어서, 절연막의 하부 구조물들, 즉 게이트 전극, 소오스 및 드레인 영역들이 열처리 공정도중 외부(열처리 반응로)의 습기나 산소의 침투로 열산화되므로, 소자의 신뢰성에 좋지 않은 영향을 미친다.
따라서, 본 발명의 목적은 절연막의 표면을 평탄화함으로써 하부구조물의 표면굴곡에 의해 생기는 스트링거등의 잔유물질의 생성을 방지할 수 있는 반도체 메모리장치의 제조방법을 제공하는 데 있다.
본 발명의 다른 목적은 커패시터의 유효면적을 늘여 셀 용량을 증가시킬 수 있는 반도체 메모리장치의 제조방법을 제공하는 데 있다.
본 발명의 또 다른 목적은 메모리장치의 신뢰성을 증가시킬 수 있는 반도체 메모리장치의 제조방법을 제공하는데 있다.
본 발명의 상기 목적들을 달성하기 위하여 본 발명은, 필드산화막에 위해 활성영역 및 비활성영역으로 구분되고, 상기 활성영역에 트랜지스터가 형성된 반도체기판상에, 실리콘질화막을 형성하는 단계 ; 상기 실리콘 질화막의 전면에 보론-인을 함유하는 실리콘막(BPSG)을 형성하는 단계 ; 상기 보론-인을 함유한 실리콘막(BPSG)의 표면을 평탄화하는 단계 ; 트랜지스터의 소오스와 커패시터의 제1전극이 접속하기 위한 접촉창을 형성하는 단계 ; 접촉창이 형성된 결과물 전면에 도전물질을 증착한 후 패터닝하여 커패시터의 제1전극을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리장치의 제조방법을 제공한다.
이하, 첨부된 도면을 참조하여 본 발명을 더욱 상세하게 설명하기로 한다.
제3도는 본 발명에 의한 반도체 메모리장치를 제조하기 위한 간략한 레이아웃도로서, 일점쇄선으로 한정되고 좌우로 대칭되는 모양으로 형성된 영역은 반도체기판을 활성영역 및 비활성영역으로 한정하기 위한 필드산화막을 형성하기 위한 마스크패턴(P1)이고, 실선으로 한정되고 상하로 긴 직사각형 모양으로 형성된 영역은 게이트 전극을 형성하기 위한 마스크패터턴(P2)이며, 그 내부에 엇갈린 사선이 그어진 사각형 모양으로 좌우로 대칭되게 형성된 영역은 커패시터를 트랜지스터의 소오스에 접촉시키기 위한 접촉창을 형성하기 위한 마스크패턴(P3)이고, 좌우로 대칭되고 이점쇄선으로 한정된 직사각형 모양의 영역은 스토리지전극을 형성하기 위한 마스크패턴(P4)이다.
제4a도 내지 제4g도는 본 발명에 의한 반도체 메모리장치의 제조방법을 설명하기 위해 도시된 단면도들로서, 상기 제 3도를 A-A'축을 따라 절단한 단면을 도시한 것이다.
제4a도는 반도체기판(40)에 필드산화막(41)을 형성한 후, 게이트산화막(42), 게이트 도전층(43) 및 제 1산화막(44)을 순차적으로 침적시킨 상태의 단면도이다.
상세하게는, P형(또는 N형)으로 도전된 반도체기판(40)에, 상기 반도체기판을 활성영역 및 비활성영역으로 한정하기 위한 필드산화막(41)을 형성하고, 그 결과물의 전면에 게이트산화막(42)을 형성한 후, 예컨대 불순물이 도우프된 다결정 실리콘과 같은 물질을 증착함으로써 게이트 도전층(43)을 형성한다. 이어서, 예컨대 고온산화막(HTO)과 같은 절연물질을 침적함으로써 제1산화막(44)을 형성한다.
제4b도는 게이트패턴용 포토마스크(제3도의 마스크패턴 P2)를 이용하여 상기 제1산화막(44), 게이트도전층(43) 및 게이트산화막(42)을 순차적으로 식각해서 게이트전극(43a)을 형성하고, 결과물 전면에 상기 반도체기판과 다른 도전형의 불순물을 도우프하여 소오스 및 드레인영역(45a 및 45b)을 형성한 후, 제2산화막(46)을 전영역에 걸쳐 도포한 상태의 단면도이다.
제4c도는 상기 제2산화막(46)의 전면에 실리콘 질화막(47)및 보론-인을 함유한 실리콘(BPSG ;Boron-phosphorus silicated glass)(48)을 차례로 적층한 다음 평탄화시킨 상태의 단면도로서, 본 발명이 추구하는 목적을 달성하기 위해 가장 중요한 부분이다.
제4c도에서 보는 바와 같이, 필드산화막(41)및 게이트전극(43a)등에 의해 생긴 단차위에 감압 기상도포(LPCVD)공정을 실시하여 상기 제2산화막(46)및 실리콘 질화막(47)을 형성하였기 때문에, 상기 제2산화막(46)및 실리콘 질화막(47)은 굴곡이 매우 심한 모양으로 형성된다. 언급한 바와같이, 이 굴곡은 후에 이어지는 사진공정, 도전물질 증착공정을 어렵게 만들고, 특히 깊은 골짜기 부위에서는 전극용 도전물질(다결정 실리콘)이 식각후에도 완전히 제거되지 않고 남아있어, 스트링거(stringer)를 유발하여 소자의 신뢰성을 저하시키는 요인이 된다.
따라서, 본 발명에서는 절연막을 평찬하게 형성하기 위해 다음과 같은 공정을 실시한다.
먼저, 상기 제2산화막(46)의 전면에 200Å 정도의 두께로, 언급한 상기 실리콘 질화막(47)을 증착시키고, 이 실리콘 질화막(47)의 전면에, 예컨대 2,000Å~3,000Å 정도의 두께로 BPSG막(48)을 증착시킨다.
상기 실리콘 질화막(47)은 산화공정에서 습기나 유동이온의 침투에 대해 장벽을 만드는 특성이 우수하기 때문에, 후에 BPSG막(48)을 플로우(flow)시키는 공정에서 하부 구조물들의 열산화를 효과적으로 방지하는 산화저지층의 역할을 한다. 표면굴곡이 심한 상기 실리콘 질화막(47)상에 상기 BPSG(48)을 증착한 후, 약 850℃ 이하의 습식산화 조건에서 열처리를 실시하면, 상기 BPSG막은 습식산화 조건의 열처리 공정시 녹아서 플로(flow)하는 특성이 우수하기 때문에, 굴곡이 심한 모양으로 형성된 표면이 평탄화(점선부분)된다.
제4d도는 결과물 전면에 포토레지스트(49)를 도포하고, 마스크(제3도의 마스크패턴 P3)를 이용하여 상기 BPSG막(48), 실리콘 질화막(47) 및 제2산화막(46)을 부분적으로 식각해내어 커패시터의 제1전극과 소오스를 접촉시키기 위한 접촉창(50)을 만든 상태를 도시한 단면도이다.
제4e도는 상기 포토레지스트를 제거한 다음, 예컨대, 불순물이 도우프된 다결정 실리콘과 같은 도전물질을 결과물 전면에 도포한 후, 마스크(제3도의 마스크패턴 P4)를 이용한 사진식간 공정을 실시하여 커패시터의 제1전극(51)을 완성한 상태의 단면도이다.
제4f도는 상기 실리콘 질화막(47)을 식각 저지층으로 하고 상기 BPSG막을 식각 대상물로 하는 식각공정을 실시한다. 이때, 식각시간을 적절히 조절하여 커패시터의 제1전극(51)밑에 홈(49)을 형성함으로써, 전극의 유효면적이 늘어나게 하여 셀 용량을 증가시킬 수 있다.
제4g도는 커패시터가 완성된 상태의 단면도로서, 유효면적이 증가된 상기 제1전극(51)위에 유전물질을 도포하여 유전체막(52)을 형성한 후, 예컨대 불순물이 도우프된 다결정 실리콘과 같은 커패시터의 제2전극(53)용 도전물질을 도포함으로써 커패시터를 완성한다.
상술한 본 발명에 의한 반도체 메모리장치의 제조방법에 따르면, 커패시터 전극의 하부의 절연막을 평탄하게 형성함으로써 심한 표면굴곡으로 인한 스트링거의 발생을 방지하여 소자의 신뢰도를 향상시킬 수 있고, 공정이 용이하다. 또한, 종래에 셀 용량을 늘이기 위해 산화막을 추가로 적층하던 공정이 없이도 셀 용량을 용이하게 증가시킬 수 있으므로 공정이 간소화되어 생산성을 향상시킬 수 있고, 소자의 불량율을 감소시켜 수율향상의 측면에서도 크게 개선시킬 수 있다.
본 발명은 상기 실시예에 한정되지 않으면, 많은 변형이 본 발명의 기술적 사상내에서 당분야에서 통상의 지식을 가진 자에 의하여 가능함은 명백하다.
Claims (6)
- 필드산화막에 의해 활성영역 및 비활성영역으로 구분되고, 상기 활성영역에 트랜지스터가 형성된 반도체기판상에, 실리콘질화막을 형성하는 단계; 상기 실리콘 질화막의 전면에 보론-인을 함유하는 실리콘막(BPSG)을 형성하는 단계; 상기 보론-인을 함유한 실리콘막(BPSG)의 표면을 평탄화하는 단계; 트랜지스터의 소오스와 커패시터의 제1전극이 접속하기 위한 접촉창을 형성하는 단계; 접촉창이 형성된 결과물 전면에 도전물질을 증착한 후 패터닝하여 커패시터의 제1전극을 형성하는 단계를 포함하는 것을 특징으로하는 반도체 메모리장치의 제조방법.
- 제1항에 있어서, 상기 보론-인을 함유하는 실리콘막(BPSG)을 평탄화하는 단계는, 습식산화 조건의 열처리공정을 사용하여 이루어지는 것을 특징으로 하는 반도체 메모리장치의 제조방법.
- 제1항에 있어서, 상기 실리콘 질화막의 두께는 약 200Å정도인 것을 특징으로 하는 반도체 메모리장치의 제조방법.
- 제 1항에 있어서, 상기 보론-인을 함유하는 실리콘막(BPSG)의 두께는 2,000Å~3,000Å정도인 것을 특징으로하는 반도체 메모리장치의 제조방법.
- 제2항에 있어서, 상기 습식산화 조건의 열처리 공정의 온도가 850℃이하인 것을 특징으로 하는 반도체 메모리장치의 제조방법.
- 제1항에 있어서, 상기 커패시터의 제 1전극을 형성하는 단계후, 상기 제1전극 하부의 상기 보론-인을 함유하는 실리콘막(BPSG)을 일정부분 제거하는 단계를 추가하는 것을 특징으로 하는 반도체 메모리장치의 제조방법.
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| KR (1) | KR960004464B1 (ko) |
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1992
- 1992-01-28 KR KR1019920001235A patent/KR960004464B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
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| KR930017177A (ko) | 1993-08-30 |
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