DE4200284A1 - Verdrahtungsschicht fuer eine halbleitereinrichtung und verfahren zu deren herstellung - Google Patents

Verdrahtungsschicht fuer eine halbleitereinrichtung und verfahren zu deren herstellung

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Description

Die Erfindung bezieht sich auf Verdrahtungsschichten, deren Aufbau sie als Elektrodenverdrahtung in einer Halbleiterein­ richtung mit hochintegriertem Aufbau verwendbar macht, und auf ein Verfahren zur Herstellung solcher Verdrahtungsschichten.
Auf dem Gebiet der Halbleitertechnik werden die Elemente­ strukturen zunehmend miniaturisiert und integriert, um den Anforderungen bezüglich einer höheren Kapazität und Leistungs­ fähigkeit gerecht zu werden. Eine Halbleitereinrichtung enthält zahlreiche Elektrodenschichten und Verdrahtungsschichten, und diese leitenden Schichten sind in feine Strukturen gemustert, um der Forderung nach einem höheren Integrationsgrad gerecht zu werden. Die Anforderungen in bezug auf die Miniaturisierung von Verdrahtungsschichten haben zu einer Verringerung der leitenden Fläche der Verdrahtungsschichten und einer Verkleinerung der Kontaktgebiete mit bestimmten anderen leitenden Gebieten ge­ führt. Im Zusammenhang damit wurden verschiedene Maßnahmen ergriffen, um den sich daraus ergebenden wachsenden Verdrah­ tungswiderstand zu verringern beziehungsweise zu unterdrücken.
Eine solche Maßnahme ist die Verwendung eines hoch leitfähigen Materials als Verdrahtungsmaterial. Es ist beispielsweise eine Verdrahtungsstruktur mit einer auf der Oberfläche einer poly­ kristallinen Siliziumschicht gebildeten Refraktärmetallsi­ lizidschicht bekannt. Eine solche Verdrahtungsstruktur wird im folgenden beschrieben. Die Beschreibung erfolgt in Bezug auf den Speicherzellaufbau eines DRAM als eines speziellen Beispiels, bei dem die Verdrahtungsstruktur Anwendung findet.
Fig. 22 ist eine Querschnittsdarstellung des Speicherzellauf­ baues eines herkömmlichen DRAM. Eine Speicherzelle bildet die kleinste Einheit zum Speichern einer Informationseinheit und ist aus einem Transfergate-Transistor 3 und einem Kondensator 10 aufgebaut. Dieser DRAM weist eine Mehrzahl von in einer Matrix auf einem Substrat angeordneten Speicherzellen auf, um ein Speichergebiet großer Kapazität verfügbar zu haben. Ein Speicherzellarray, welches das Speichergebiet bildet, enthält eine Mehrzahl von Wortleitungen 4, die sich parallel zueinander erstrecken, und eine Mehrzahl von Bitleitungen 15, die sich senkrecht dazu erstrecken. Jede Speicherzelle ist auf der Ober­ fläche eines Siliziumsubstrates 1 durch eine Feldoxidschicht 2 isoliert.
Der Transfergate-Transistor 3 enthält eine Gateelektrode 4, die aus einem Teil einer Wortleitung gebildet ist, ein Paar von Störstellengebieten 6 und eine Gateisolierschicht 5, die zwi­ schen das Siliziumsubstrat 1 und die Gateelektrode 4 gelegt ist. Der Kondensator 10 weist einen Mehrschichtaufbau, der eine untere Elektrode 11, eine dielektrische Schicht 12 und eine obere Elektrode 13 einschließt, auf. Die Gateelektrode (Wort­ leitung) 4 ist von einer Isolierschicht 7 umgeben.
Es gibt ein starkes Bedürfnis insbesondere für eine Erhöhung der Kapazität solcher Speicherzellen von DRAM, und die Minia­ turisierung des Elementaufbaus ist ein zur Befriedigung dieses Bedürfnisses bedeutsames technisches Problem. Die Anforderungen bezüglich einer Miniaturisierung des Aufbaues haben zu einer verringerten Gatelänge des Transfergate-Transistors 3 in den Bereich von unterhalb 1 µm geführt. Als Folge davon ist eine verringerte Querschnittsfläche der Gateelektrode 4 unver­ meidlich. Bei dem in Fig. 22 gezeigten Aufbau hat daher die Gateelektrode (Wortleitung) 4 einen geschichteten Aufbau, der eine polykristalline Siliziumschicht 4a, wie sie hierfür weit verbreitet ist, und eine Titansilizidschicht 4b, die auf selbstausrichtende Weise auf der oberen Oberfläche und den seitlichen Oberflächen der Siliziumschicht 4a gebildet ist, aufweist. Die Titansilizidschicht 4b hat eine höhere Leit­ fähigkeit als die polykristalline Siliziumschicht 4a. Infol­ gedessen ist bei der dargestellten Elektrode 4 die Leitfähigkeit gegenüber einer aus polykristallinem Silizium gebildeten Gateelektrode mit gleicher Querschnittsfläche verbessert.
Im folgenden wird ein Verfahren zur Herstellung der oben erwähnten Speicherzelle beschrieben. Die Fig. 23-29 sind Querschnittsdarstellungen, die ein herkömmliches Verfahren zur Herstellung einer Speicherzelle illustrieren.
Wie zunächst Fig. 23 zeigt, wird die Feldoxidschicht 2 in einem vorbestimmten Gebiet auf einer Oberfläche des Silizium­ substrates 1 unter Verwendung des LOCOS (lokale Oxidation von Silizium) -Verfahrens gebildet.
Wie danach Fig. 24 zeigt, werden aufeinanderfolgend auf der Oberfläche des Siliziumsubstrates 1 die Gateisolierschicht 5 und die polykristalline Siliziumschicht 4a gebildet. Die poly­ kristalline Siliziumschicht wird in eine vorbestimmte Gestalt gemustert, um die ersten leitenden Schichten 4a der Gateelek­ troden (Wortleitungen) zu bilden.
Wie Fig. 25 zeigt, wird auf dem Siliziumsubstrat durch ein Sputterverfahren eine Titanschicht 25 gebildet.
Wie Fig. 26 zeigt, wird eine Wärmebehandlung angewandt, um eine Silizidbildungsreaktion in den Gebieten der Titanschicht 25, die die Oberfläche der polykristallinen Siliziumschichten (ersten leitenden Abschnitte) 4a berühren, hervorzurufen, wodurch die Titansilizidschichten 4b gebildet werden. Dies liefert den zweiten leitenden Abschnitt jeder Gateelektrode 4. Danach werden die unreagierten Teile der Titanschicht 25 entfernt.
Wie Fig. 27 zeigt, werden Störstellen unter Nutzung der Gate­ elektrode 4 als Maske in das Siliziumsubstrat 1 ionenimplan­ tiert, um das Paar von Source-/Drain-Gebieten 6 zu bilden. Danach wird eine Isolierschicht 70 - wie etwa eine Oxidschicht - auf die gesamte Oberfläche aufgebracht.
Wie Fig. 28 zeigt, wird durch Photolithographie und Ätzen ein Resistmuster 20 mit einem vorbestimmten Öffnungsmuster gebil­ det. Dieses Resistmuster 20 wird als Maske zum Wegätzen der Isolierschicht 70 genutzt, wodurch eine Öffnung 21 gebildet wird, die eines der Source-/Drain-Gebiete 6 erreicht. Aus die­ sem Verfahrensschritt erwächst ein Problem. Wenn das Resist­ muster 20 gebildet wird, können bei der Maskenausrichtung Fehler vorkommen. Eine durchgezogene Linie markiert in Fig. 28 die gewünschte Gestalt des Resistmusters 20 mit der Öffnung 21. Jedoch ist in der Ausrichtung zwischen dem Siliziumsubstrat 1 und der Resistmaske zur Bildung des Resistmusters 20 ein (Aus­ richtungs-) Fehler unvermeidlich. Infolgedessen kann die Öffnung 21 des Resistmusters 20 abweichen. Insbesondere mit dem Fort­ schritt der Höchstintegration hat das Source-/Drain-Gebiet 6 einen verkleinerten Bereich transversaler Diffusion in der Größenordnung von < 1 µm. Dies erhöht die Wahrscheinlichkeit, daß bei der Maskenausrichtung eine Abweichung 22 vorkommt. Wenn das abweichende (verschobene) Resistmuster 20 beim Ätzen der Isolierschicht 70 als Maske verwendet wird, wird der Teil 70b der Isolierschicht, der den oberen Teil der seitlichen Ober­ fläche der Gateelektrode 4 bedeckt, weggeätzt, wodurch ein Teil der Oberfläche des zweiten leitenden Abschnittes 4b der Gate­ elektrode 4 freigelegt wird.
Wie Fig. 29 zeigt, wird nach dem Bedecken der Gateelektroden 4 mit der Isolierschicht 7 mittels der oben beschriebenen Schritte die untere Elektrode des Kondensators 10 auf eine Weise gebildet, daß sie mit dem Source-/Drain-Gebiet 6 verbun­ den ist. Danach wird der Kondensator 10 durch Bilden der dielektrischen Schicht 12 und der oberen Elektrode 13 fertig­ gestellt. Wenn im vorhergehenden Prozeß der Freilegung eines Teils des zweiten leitenden Abschnittes 4b der Gateelektrode 4 im Zuammenhang mit der Bildung des Resistmusters 20 eine Mas­ kenabweichung vorkommt, entsteht durch den Kontakt zwischen der unteren Elektrode 11 des Kondensators 10 und dem zweiten lei­ tenden Abschnitt 4b der Gateelektrode 4 ein Kurzschluß.
Wie am Beispiel der Wortleitungen eines DRAM verdeutlicht, hat der herkömmliche geschichtete Verdrahtungsaufbau aus einer polykristallinen Siliziumschicht und einer Silizidschicht den folgenden Nachteil: Wenn über der geschichteten Verdrahtung mit einer dazwischen liegenden Isolierschicht eine leitende Schicht gebildet wird, wird die die Verdrahtung bedeckende leitende Schicht unter Nutzung eines Maskenprozesses wie der Photolitho­ graphie gemustert. Ein Teil der die Verdrahtung vollständig bedeckenden Isolierschicht kann im Ergebnis eines Maskenaus­ richtungsfehlers weggeätzt sein, wodurch eine fehlerhafte Be­ deckung erzeugt wird. Und der Defekt in der isolierenden Bedeckung der Verdrahtung bewirkt einen Defekt in der Isolation gegenüber der leitenden Schicht.
Es ist Aufgabe der Erfindung, eine Verdrahtungsschicht mit einem Isolationsaufbau, der ein Freilegen von Oberflächen der leitenden Schichten während des Herstellungsverfahrens ver­ hindert, bereitzustellen. Weiter soll ein Verfahren zur Her­ stellung einer Verdrahtungsschicht, bei dem ein solches unerwünschtes Freilegen verhindert wird, angegeben werden. Insbesondere soll dazu ein Verfahren angegeben werden, bei dem aus einer Mehrzahl von leitenden Materialien bestehende lei­ tende Schichten auf selbstausrichtende Weise mit Isolierschich­ ten bedeckt werden.
Eine Verdrahtungsschicht für eine Halbleitereinrichtung ent­ sprechend der Erfindung enthält eine erste, sich in eine vorbe­ stimmte Richtung erstreckende leitende Schicht und zweite, auf den seitlichen Oberflächen der ersten leitenden Schicht gebil­ dete leitende Schichten. Eine obere Isolierschicht wird so gebildet, daß sie die oberen Oberflächen der ersten leitenden Schicht und der zweiten leitenden Schichten bedeckt, und seit­ liche Isolierschichten werden so gebildet, daß sie nur die seitlichen Oberflächen der zweiten leitenden Schichten bedecken.
Eine erfindungsgemäße Verdrahtungsschicht für eine Halbleiter­ einrichtung wird durch das folgende Verfahren hergestellt: Eine erste leitende Schicht und eine erste Isolierschicht werden zuerst auf einer Isolierschicht gebildet. Danach werden die erste leitende Schicht und die erste Isolierschicht in eine vorbestimmte Form gemustert. Dann werden auf den Seitenwänden der ersten leitenden Schicht zweite leitende Schichten gebil­ det. Danach wird eine zweite leitende Schicht auf den Ober­ flächen der ersten Isolierschicht und der zweiten leitenden Schichten gebildet, und die zweite Isolierschicht wird derart geätzt, daß Teile der zweiten Isolierschicht auf den seitlichen Oberflächen der zweiten leitenden Schichten zurückbleiben.
Die erste leitende Schicht und die zweiten leitenden Schichten, die seitlich davon gebildet sind, wirken als leitende Teile der Verdrahtung. Die die Verdrahtungsschicht bedeckenden Isolier­ schichten können ohne Nutzung eines Maskenprozesses gebildet werden, indem die obere Isolierschicht und die seitlichen Iso­ lierschichten unabhängig voneinander gebildet werden.
Weitere Merkmale und Zweckmäßigkeiten der Erfindung ergeben sich aus der Erläuterung eines Ausführungsbeispiels anhand der Figuren. Von den Figuren zeigt
Fig. 1 eine Draufsicht der Struktur von Speicherzellen eines DRAM, in denen die Erfindung vergegenständ­ licht ist,
Fig. 2 einen Querschnitt der Struktur längs der Linie A-A in Fig. 1,
Fig. 3 einen Querschnitt der Struktur längs der Linie B-B in Fig. 1,
Fig. 4-15 Querschnittsdarstellungen, die ein Herstellungs­ verfahren für die in Fig. 2 gezeigten Speicher­ zellen illustrieren,
Fig. 16-21 Querschnittsdarstellungen, die ein Herstellungs­ verfahren für die in Fig. 3 gezeigten Speicher­ zellen verdeutlichen,
Fig. 22 einen Querschnitt des Aufbaues von Speicherzellen eines herkömmlichen DRAM,
Fig. 23-29 Querschnittsdarstellungen, die ein Herstellungs­ verfahren für die in Fig. 22 gezeigten Speicher­ zellen verdeutlichen.
Im folgenden wird unter Bezugnahme auf die Figuren eine Aus­ führungsform der Erfindung beschrieben. Der erfindungsgemäße Aufbau einer Elektroden-Verdrahtungsschicht ist nicht auf ihre Anwendung auf eine spezielle Halbleitereinrichtung beschränkt, sondern breit anwendbar. Bei der im folgenden beschriebenen Ausführungsform ist der Aufbau im Sinne eines Beispiels auf Wortleitungen oder Bitleitungen bezogen.
Zuerst wird unter Bezugnahme auf die Fig. 1-3 ein Spei­ cherzellaufbau eines DRAM beschrieben. Eine sich in eine vorbe­ stimmte Richtung erstreckende Mehrzahl von Wortleitungen 4 und eine sich senkrecht hierzu erstreckende Mehrzahl von Bitlei­ tungen 15 ist in Matrixform auf einer Oberfläche eines Sili­ ziumsubstrates 1 angeordnet. Ebenfalls in Matrixform ist längs der Wortleitungen 4 und der Bitleitungen 15 eine Mehrzahl von Speicherzellen angeordnet. Jede Speicherzelle enthält einen Transfergate-Transistor 3 und einen Kondensator 10. Der Trans­ fergate-Transistor 3 enthält eine Gateelektrode (Wortleitung) 4, die auf der Oberfläche des Siliziumsubstrates 1 mit einer Gateisolierschicht 5 dazwischen gebildet ist, und ein Paar von Source-/Drain-Gebieten 6. Der Kondensator 10 hat einen Mehr­ schichtaufbau, der eine untere Elektrode 11, eine dielektrische Schicht 12 und eine obere Elektrode 13 aufweist. Die untere Elektrode 11 des Kondensators 10 enthält einen Basisabschnitt 11a mit einer relativ flachen Konfiguration und einen aufrecht stehenden Wandabschnitt 11a, der vertikal nach oben vorsteht. Ein solcher Aufbau gewährleistet eine vergrößerte Oberfläche der Kondensators zwecks Vergrößerung seiner Kapazität. Die oberen Abschnitte des Kondensators 10 sind mit einem ersten Zwischenschichtisolierfilm 17 bedeckt. Auf der Oberfläche des ersten Zwischenschichtisolierfilms 17 sind Verdrahtungsschich­ ten 18 gebildet. Weiterhin ist ein zweiter Zwischenschicht­ isolierfilm 19 derart gebildet, daß er die Verdrahtungsschich­ ten 18 bedeckt. Die Bitleitungen 15 sind so gebildet, daß sie sich senkrecht zu den Wortleitungen 4 und in einer Lage unter­ halb der oberen Enden der Kondensatoren 10 erstrecken. Ein sol­ cher Aufbau wird als vergrabene Bitleitungsstruktur bezeichnet. Die Bitleitungen 15 sind mit einem der Source-/Drain-Gebiete 6 jeweils eines Transfergate-Transistors 3 verbunden.
Jede Gateelektrode (Wortleitung) 4 enthält einen ersten leiten­ den Abschnitt 4a, der aus störstellenhaltigem polykristallinem Silizium gebildet ist, und zweite leitende Abschnitte 4b, die beispielsweise aus Titansilizid gebildet sind, und die sich längs der seitlichen Oberflächen des ersten leitenden Abschnitts 4a erstrecken. Die oberen Teile der Gateelektrode 4 sind mit einer oberen Isolierschicht 7a bedeckt, die aus einer Siliziumoxidschicht o. ä. gebildet ist, während ihre seitlichen Teile mit seitlichen Isolierschichten 7b bedeckt sind, die ebenfalls aus Siliziumoxid o. ä. gebildet sind. Diese obere Isolierschicht 7a und seitlichen Isolierschichten 7b gewähr­ leisten die Isolation zwischen der Bitleitung 15 und der Gateelektrode 4.
Wie die Gateelektrode 4 enthält jede Bitleitung 15 einen ersten leitenden Abschnitt 15a, der aus polykristallinem Silizium o. ä. gebildet ist, und zweite leitende Abschnitte 15b, die aus Titansilizid o. ä. gebildet sind und sich längs der einander gegenüberliegenden seitlichen Oberflächen des ersten leitenden Abschnitts 15a erstrecken. Die zweiten leitenden Abschnitte 15b sind nicht auf den seitlichen Oberflächen der Kontaktabschnitte gebildet. Eine obere Isolierschicht 16a ist längs der Oberteile der Bitleitung 15 gebildet, und seitliche Isolierschichten 16b sind längs deren Seitenflächen gebildet. Diese obere Isolier­ schicht 16a und seitlichen Isolierschichten 16b gewährleisten die Isolation beispielsweise gegenüber der unteren Elektrode 11 des Kondensators 10.
Im Vergleich zu einer Verdrahtungsschicht, die beispielsweise ausschließlich aus polykristallinem Silizium gebildet ist, weist der Aufbau der Wortleitungen (Gateelektroden) 4 oder Bit­ leitungen 15 nach dieser Ausführungsform infolge der Refraktär­ metallsilizidschichten eine vergrößerte Leitfähigkeit und in­ folge der Bedeckung der oberen und seitlichen Abschnitte mit voneinander unabhängigen Isolierschichten eine verbesserte Isolation auf.
Im folgenden wird ein Verfahren zur Herstellung der oben beschriebenen Speicherzellen im Zusammenhang mit Wortleitungen und Bitleitungen beschrieben. Die Fig. 4-15 sind Quer­ schnittsdarstellungen, die dem in Fig. 2 im Querschnitt ge­ zeigten Aufbau entsprechen und den Herstellungsprozeß illu­ strieren. Die Fig. 16-21 sind Querschnittsdarstellungen, die dem in Fig. 3 im Querschnitt gezeigten Aufbau entsprechen und den Herstellungsprozeß illustrieren. Bei dem in den Fig. 4-15 gezeigten Herstellungsverfahren beziehen sich die in den Fig. 4-10 gezeigten Schritte auf die Bildung der Wortlei­ tungen (Gateelektroden) 4, während die in den Fig. 11-15 gezeigten Schritte sich hauptsächlich auf die Bildung der Bit­ leitungen 15 beziehen. Die Fig. 16-21 entsprechen den in den Fig. 11-15 gezeigten Schritten für die Herstellung der Bitleitung.
Wie zunächst Fig. 4 zeigt, wird in einem vorbestimmten Gebiet auf einer Oberfläche des Siliziumsubstrates 1 unter Verwendung des LOCOS-Verfahrens dick die Feldoxidschicht 2 gebildet.
Wie danach Fig. 5 zeigt wird auf der Oberfläche des Silizium­ substrates 1 aus einer Oxidschicht oder Nitridschicht die Gate­ isolierschicht 5 gebildet. Auf deren Oberfläche wird weiter mittels des CVD- (chemischen Gasphasenabscheidungs-) Verfahrens eine polykristalline Siliziumschicht 40 erzeugt. Dann wird aus einer Siliziumoxidschicht, Siliziumnitridschicht o. ä. mittels des CVD-Verfahrens auf der Oberfläche der polykristallinen Siliziumschicht 40 eine Isolierschicht 70a gebildet.
Wie Fig. 6 zeigt, werden die Isolierschicht 70a und die poly­ kristalline Siliziumschicht 40 durch Photolithographie und Ätzen in eine vorbestimmte Form gemustert. Danach wird auf der gesamten Oberfläche des Siliziumsubstrates 1 durch CVD oder Schleuderbeschichten eine Refraktärmetallschicht-etwa aus Titan (Ti) - 25 mit einer Dicke von 500-1500 , vorzugsweise 1000 , gebildet.
Wie Fig. 7 zeigt, wird unter Verwendung des Lampentemperver­ fahrens in einer Stickstoffatmosphäre bei 600-900°C für 10-60 s eine Wärmebehandlung angewandt. Diese Wärmebehandlung bewirkt eine Silizidbildungsreaktion in denjenigen Gebieten, in denen die Titanschicht 25 in Kontakt mit der Oberfläche der polykristallinen Siliziumschicht 4a steht, wodurch auf den einander gegenüberliegenden Seitenflächen jeder polykrista­ llinen Siliziumschicht 4a die Titansilizidschichten 4b gebildet werden.
Wie Fig. 8 zeigt, werden die unreagierten Teile der Titan­ schicht 25, die die oberen Isolierschichten 7a und Gateisolier­ schichten 5 berühren, durch Naßätzen unter Verwendung einer wässerigen Lösung von (H2SO4+H2O2) entfernt. Danach werden in das Siliziumsubstrat 1 unter Nutzung der Gateelektroden 4 als Maske Störstellenionen implantiert, um die Source-/Drain- Gebiete 6 zu bilden.
Wie Fig. 9 zeigt, wird eine Isolierschicht 70b aus einer Siliziumoxidschicht oder einer Siliziumnitridschicht mittels des CVD-Verfahrens so gebildet, daß sie die gesamte Oberfläche des Siliziumsubstrates 1 bedeckt. Dann wird unter Anwendung des Lampentemperverfahrens in einer Stickstoffatmosphäre bei 700- 1000°C für 10-60 s eine Wärmebehandlung ausgeführt, die Titansilizidschichten 4b stabilisiert.
Wie Fig. 10 zeigt, wird die Isolierschicht 70b mit Ausnahme derjenigen Teile, die die Seitenwände der Gateelektroden (Wortleitungen) 4 berühren, durch anisotropes Ätzen - etwa reaktives Ionenätzen - entfernt. Im Ergebnis dessen sind die oberen und seitlichen Flächen der Gateelektroden 4 vollständig durch die Isolierschichten 7a und 7d bedeckt. Die seitlichen Isolierschichten 7b werden in selbstausrichtender Weise ohne Nutzung eines Maskenprozesses o. ä. gebildet.
Im folgenden wird das Verfahren zur Herstellung der Bitleitun­ gen 15 beschrieben.
Wie Fig. 16 zeigt, wird über der gesamten Oberfläche des Siliziumsubstrates 1 ein Bitleitungs-Zwischenschichtisolierfilm 23 gebildet, und nur diejenigen Teile, wo die Bitleitungen 15 und die Source-/Drain-Gebiete 6 einander berühren, werden entfernt. Die Isolierschicht 23 wird gebildet, um die Bildung einer Silizidschicht auf der Oberfläche des Siliziumsubstrates in einem später beschriebenen Verfahrensschritt zu verhindern. Weiterhin verhindert die Isolierschicht 23 ein Ätzen des Siliziumsubstrates im Ätzschritt zum Mustern der Bitleitungen. Weiter wird durch ein CVD-Verfahren eine polykristalline Siliziumschicht 150a aufgelegt, und auf deren Oberfläche wird eine Isolierschicht 160a gebildet.
Wie danach die Fig. 11 und 17 zeigen, werden mittels Photo­ lithographie und Ätzen die Isolierschicht 160a und die polykri­ stalline Siliziumschicht 150a in eine vorbestimmte Form ge­ bracht. Im Ergebnis dessen sind der erste leitende Abschnitt 15a und die oberen Isolierschichten 16a jeder Bitleitung gebildet.
Wie die Fig. 12 und 18 zeigen, wird durch Sputtern, CVD oder Schleuderbeschichtung eine Refraktärmetallschicht - etwa eine Titanschicht - 25 gebildet.
Wie die Fig. 13 und 19 zeigen, wird unter Anwendung des Lam­ pentemperverfahrens in einer Stickstoffatmosphäre eine Wärme­ behandlung ausgeführt, wodurch Titansilizidschichten 15b nur auf den seitlichen Oberflächen der ersten leitenden Abschnitte 16a der Bitleitungen 15 gebildet werden. Danach werden die un­ reagierten Teile der Titanschicht 25 durch Naßätzen entfernt.
Wie die Fig. 14 und 20 zeigen, wird aus einer Siliziumoxid­ schicht oder einer Siliziumnitridschicht über der gesamten Oberfläche des Siliziumsubstrates 1 durch ein CVD-Verfahren eine Isolierschicht 160b gebildet. Wie die Fig. 15 und 21 zeigen, wird die Isolierschicht 160b durch anisotropes Ätzen selektiv entfernt, wodurch die seitlichen Isolierschichten 16b, die die Seitenteile der Bitleitungen 15 bedecken, gebildet werden.
Nachfolgend werden Verfahrensschritte zur Herstellung des Kon­ densators ausgeführt, aber dieses Verfahren wird im vorlie­ genden Zusammenhang nicht detailliert beschrieben.
Wie oben beschrieben, ist beim erfindungsgemäßen Aufbau die Isolierschicht in die obere Isolierschicht und seitliche Isolierschichten aufgeteilt und in selbstausrichtender Weise so gebildet, daß die leitenden Abschnitte der Verdrahtung bedeckt sind. Bei der Bildung unterschiedlicher leitender Schichten über dieser Verdrahtungsschicht wird verhindert, daß die Verdrahtungsschicht im Verlaufe von Strukturierungsschritten freigelegt wird und in der zwischen den beiden leitenden Schichten liegenden Isolierschicht Kontaktstellen gebildet werden.
Wie in der Einleitung beschrieben, ist die Anwendung des erfin­ dungsgemäßen Verdrahtungsaufbaus nicht auf den in der vorange­ henden Ausführungsform beschriebenen DRAM begrenzt, sondern er­ streckt sich auf Halbleitereinrichtungen, bei denen ähnliche Verhältnisse vorliegen.
Der Aufbau der leitenden Teile der Verdrahtungsschicht ist nicht darauf begrenzt, daß polykristallines Silizium und Sili­ zide kombiniert werden. Die Silizidschicht muß nicht aus Titan­ silizid bestehen, sondern es kann ein anderes Refraktärme­ tallsilizid verwendet werden.
Wie oben beschrieben, hat eine Elektrodenverdrahtungsschicht für eine Halbleitereinrichtung entsprechend der Erfindung einen ersten leitenden Abschnitt und auf den Seitenwänden des ersten leitenden Abschnitts gebildete zweite leitende Abschnitte, wobei deren obere und seitliche Oberflächen jeweils mit ge­ trennten Isolierschichten bedeckt sind. Dieser Aufbau hat eine exzellente Leitfähigkeit und gewährleistet durch Anwendung dieser Isolierschichten gleichzeitig eine sichere Isolation gegenüber leitenden Schichten, die über dieser Verdrahtungs­ schicht gebildet werden.
Damit wird ein Freiliegen der leitenden Abschnitte während nachfolgender Ätzprozesse verhindert, was der Verdrahtungs­ struktur ausgezeichnete Isolationseigenschaften sichert.

Claims (11)

1. Verdrahtungsschicht für eine Halbleitereinrichtung mit einem Halbleitersubstrat (1),
einer ersten Isolierschicht (5) auf dem Halbleitersubstrat (1),
einer ersten leitenden Schicht (4a) mit einem ersten Leitfähig­ keitswert, die auf der ersten Isolierschicht (5) angeordnet ist und
einer zweiten leitenden Schicht (4b) mit einem zweiten, höheren Leitfähigkeitswert, die nur auf den seitlichen Oberflächen der ersten leitenden Schicht (4a) angeordnet ist.
2. Verdrahtungsschicht nach Anspruch 1, gekennzeichnet durch eine zweite Isolierschicht (7a, 7b) auf den oberen Oberflächen der ersten und zweiten leitenden Schichten (4a, 4b) und zur Bedeckung der seitlichen Oberflächen der zweiten leitenden Schicht (4b).
3. Verdrahtungsschicht nach Anspruch 1 oder 2, dadurch gekenn­ zeichnet, daß die erste leitende Schicht (4a) aus polykristal­ linem Silizium gebildet ist und die zweiten leitenden Schichten (4b) aus einem Refraktärmetallsilizid gebildet sind.
4. Verdrahtungsschicht nach einem der Ansprüche 1-3, dadurch gekennzeichnet, daß die Verdrahtungsschicht eine Wortleitung (4) eines DRAM ist.
5. Verdrahtungsschicht nach einem der Ansprüche 1-3, dadurch gekennzeichnet, daß die Verdrahtungsschicht eine Bitleitung (15) eines DRAM ist.
6. Verfahren zur Herstellung einer Verdrahtungsschicht für eine Halbleitereinrichtung mit den Schritten:
Bilden einer ersten leitenden Schicht (40) und einer ersten Isolierschicht (70a) aufeinanderfolgend auf einer Isolier­ schicht,
Mustern der ersten leitenden Schicht (40) und der ersten Isolierschicht (70a) in eine vorbestimmte Form,
Bilden zweiter leitender Schichten (4b) nur auf seitlichen Oberflächen der ersten leitenden Schicht,
Bilden einer zweiten Isolierschicht (70b) auf den Oberflächen der ersten Isolierschicht (70a) und der zweiten leitenden schichten (4b) und
Ätzen der zweiten Isolierschicht (70b) derart, daß Teile (7b) der zweiten Isolierschicht auf den seitlichen Oberflächen der zweiten leitenden Schichten (4b) zurückbleiben.
7. Verfahren nach Anspruch 6, dadurch gekennzeichnet, daß als erste leitende Schicht eine Schicht aus polykristallinem Silizium gebildet wird und der Schritt des Bildens der zweiten leitenden Schichten (4b) die Schritte aufweist:
Bilden einer Refraktärmetallschicht (25) auf den Seitenwänden der ersten leitenden Schicht (4b) und auf Oberflächen der ersten Isolierschicht,
Ausführen einer Wärmebehandlung zur Bildung von Refraktärme­ tallsilizidschichten (4b) nur auf den Seitenwänden der ersten leitenden Schicht, die aus polykristallinem Silizium gebildet ist, und
Entfernen der auf den Oberflächen der ersten leitenden Schicht verbleibenden Refraktärmetallschicht (25).
8. Verfahren nach Anspruch 6, dadurch gekennzeichnet, daß die zweite Isolierschicht durch anisotropes Ätzen geätzt wird.
9. Verfahren zur Herstellung einer Verdrahtungsschicht für eine Halbleitereinrichtung mit den Schritten:
Bilden einer gemusterten ersten leitenden Schicht (4a) und einer ähnlich gemusterten ersten Isolierschicht (7a) auf der Oberfläche der ersten leitenden Schicht (4a) auf einem Halblei­ tersubstrat (1) und
Bilden einer zweiten leitenden Schicht (4b) auf seitlichen Oberflächen der ersten leitenden Schicht (4a).
10. Verfahren nach Anspruch 9, dadurch gekennzeichnet, daß die erste leitende Schicht (4a) eine Polysiliziumschicht aufweist und der Schritt des Bildens der zweiten leitenden Schicht (4b) die Schritte aufweist:
Bilden einer Refraktärmetallschicht (25) auf den seitlichen Oberflächen der ersten leitenden Schicht (4a) und auf den Ober­ flächen der ersten Isolierschicht (7a),
Ausführen einer Wärmebehandlung zur Bildung von Refraktärme­ tallsilizidschichten (4b) nur auf den Seitenwänden der ersten leitenden Schicht (4a) und
Entfernen der auf den Oberflächen der ersten Isolierschicht (4a) verbleibenden Refraktärmetallschicht.
11. Verfahren zur Herstellung einer Verdrahtungsschicht für eine Halbleitereinrichtung mit den Schritten:
Bilden einer gemusterten ersten leitenden Schicht (4a) und einer ähnlich gemusterten ersten Isolierschicht (7a) auf der oberen Oberfläche der ersten leitenden Schicht (4a) auf einem Halbleitersubstrat (1) ,
Bilden einer zweiten leitenden Schicht (4b) auf seitlichen Oberflächen der ersten leitenden Schicht (4a),
Bilden eines Störstellendiffusionsgebietes (6) im Substrat (1),
Bilden einer zweiten Isolierschicht (70b) gleichförmiger Dicke auf den Oberflächen der ersten leitenden Schicht (4a) und der ersten Isolierschicht (7a),
anisotropes Ätzen der zweiten Isolierschicht (70b), um isolie­ rende Abschnitte auf den seitlichen Oberflächen der zweiten leitenden Schicht (4b) zu bilden, und
Bilden einer dritten leitenden Schicht (15) in Kontakt mit dem Störstellengebiet (6), die auf der Oberfläche der ersten und zweiten Isolierschichten liegt.
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