DE4238081C2

DE4238081C2 - Stapelkondensator und Verfahren zu dessen Herstellung

Info

Publication number: DE4238081C2
Application number: DE4238081A
Authority: DE
Inventors: Yasuo Nakatani
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1992-01-21
Filing date: 1992-11-11
Publication date: 1995-05-24
Anticipated expiration: 2012-11-12
Also published as: KR930017186A; DE4238081A1; JPH05198768A; KR970007220B1

Description

Die vorliegende Erfindung bezieht sich auf einen Stapelkondensator mit einem Halbleitersubstrat und ein Verfahren zu seiner Herstellung.

Ein Stapelkondensator mit
einem Halbleitersubstrat eines zweiten Leitungstyps mit einem Dotierungsgebiet eines ersten Leitungstyps,
einer ersten leitenden Schicht, die auf der Oberfläche des Halbleitersubstrates mit einer Isolierschicht dazwi schen gebildet ist und von der ein Abschnitt mit dem Dotierungs gebiet verbunden ist,
einer zweiten leitenden Schicht, die auf die Oberfläche der ersten leitenden Schicht geschichtet ist und eine Umfangsflä che hat, die gegenüber der Umfangsfläche der ersten leitenden Schicht zurückgesetzt ist,
einer dritten leitenden Schicht, die auf der Oberfläche der zweiten leitenden Schicht gebildet ist und eine Umfangsfläche hat, die gegenüber der Umfangsfläche der zweiten leitenden Schicht hervorsteht, und
einer die Oberfläche der ersten, zweiten und dritten leitenden Schicht bedeckenden dielektrischen Schicht und einer die Oberfläche der dielektrischen Schicht bedeckenden Elektrodenschicht, ist aus EP 0 484 088 A1, aus EP 0 295 709 A2 und aus JP-1-120050 A bekannt.

Bei dem Stapelkondensator gemäß der EP 0 484 088 A ist auf einer polykristallinen Siliziumschicht, die auf der Oberfläche des Halbleitersubstrates mit einer Isolierschicht dazwischen gebildet ist, eine Wolframsilizidschicht gebildet, die die erste leitende Schicht darstellt. Die zweite leitende Schicht ist aus polykristallinem Silizium und die dritte leitende Schicht ist aus Wolframsilizid gebildet. Gemäß der EP 0 295 709 A ist der Stapelkondensator aus einer Mehrzahl von Polysiliziumschichten gebildet.

Aus der JP-A-120050 A ist der Stapelkondensator mit einer Polysiliziumschicht und einer Titannitridschicht bzw. Wolframsilizidschicht bekannt. Die polykristalline Siliziumschicht dient als erste leitende Schicht mit hervorstehenden Enden, und die Titannitridschicht oder Wolframsilizidschicht dient als zweite leitende Schicht mit den nach innen gerichteten Enden. Nur die Titannitridschicht ist durch seitliches Naßätzen geätzt, nachdem die polykristalline Siliziumschicht durch ein Sputter-Ätzen behandelt worden ist.

Aufgabe der Erfindung ist es, einen Stapelkondensator mit hoher Kapazität und kleiner Bauhöhe zu schaffen und ein Verfahren zu seiner Herstellung anzugeben.

Die Aufgabe wird durch den in Patentanspruch 1 gekennzeichneten Stapelkondensator und das in Patentanspruch 2 gekennzeichnete Verfahren gelöst.

Eine Weiterbildung des Verfahrens ist in Patentanspruch 3 gegeben.

Im weiteren werden Ausführungsbeispiele der Erfindung anhand der Figuren beschrieben.

Von den Figuren zeigen

Fig. 1 eine Querschnittsdarstellung des Aufbaus einer Spei cherzelle eines DRAM nach einer ersten Ausführungs form, geschnitten längs der Linie I-I in Fig. 3,

Fig. 2 eine Querschnittsdarstellung einer Speicherzelle ähnlich zur Fig. 1, geschnitten längs der Linie II-II der Fig. 3,

Fig. 3 eine Draufsicht einer Speicherzelle eines DRAM der ersten Ausführungsform,

Fig. 4 ein Ersatzschaltbild eines DRAM,

Fig. 5-11 Querschnittsdarstellungen der Speicherzelle der Fig. 1, die aufeinanderfolgend die Schritte zu deren Herstellung zeigen,

Fig. 12-15 Querschnittsdarstellungen der Speicherzelle der Fig. 2, die aufeinanderfolgend die Schritte zu deren Herstellung zeigen, und

Fig. 16 eine Querschnittsdarstellung einer Speicherzelle eines DRAM entsprechend einer zweiten Ausführungsform.

Nachfolgend wird zuerst eine erste Ausführungsform der Erfindung beschrieben. Wie die Fig. 1-4 zeigen, weist ein DRAM ein Paar von Bitleitungen 2a und 2b, die mit einem Leseverstärker verbunden sind, und eine Mehrzahl von Wortleitungen 1a, 1b, 1c und 1d auf, die sich jeweils in einer zu den Bitleitungen 2a und 2b senkrech ten Richtung erstrecken. Eine Speicherzelle 3 ist in der Nähe des Schnittpunktes einer Bitleitung und einer Wortleitung gebildet. Die Speicherzelle 3 weist einen Transfergate-Transistor 4 und ei nen Kondensator 5 auf. Der Transfergate-Transistor 4 weist ein Paar von Source/Drain-Gebieten 6, 6, die in der Oberfläche des Silizi umsubstrats 40 gebildet sind, und eine auf der Oberfläche des Si liziumsubstrates 40 mit einem Gateisolierfilm 7 dazwischen ge bildete Gateelektrode 8 (1c) auf. Das Source/Drain-Gebiet 6 hat eine LDD (schwach dotierte Drain)-Struktur mit einem Dotierungs gebiet 6a niedriger Konzentration und einem Dotierungsgebiet 6b hoher Konzentration. Der Kondensator 5 hat eine Schichtstruktur aus einer unteren Elektrode 9, einer dielektrischen Schicht 10 und einer oberen Elektrode 11. Die untere Elektrode 9 hat eine Drei schichtstruktur aus einer Wolframsilizidschicht 9a mit 100-200 nm Schichtdicke, einer polykristallinen Siliziumschicht 9b von 100-200 nm Schichtdicke und einer zweiten Wolframsilizidschicht 9c mit 100-200 nm Schichtdicke. Die Umfangs- bzw. Seitenfläche der poly kristallinen Siliziumschicht 9b ist bezüglich der Umfangs- bzw. Seitenflächen der ersten und zweiten Wolframsilizidschicht 9a und 9c konvex. Die konkav-konvexe Oberfläche der Seitenflächen der ersten und zweiten Wolframsilizidschicht 9a und 9c und der poly kristallinen Siliziumschicht 9b ist längs des gesamten Umfangs der Seitenfläche der unteren Elektrode 9 gebildet. Die erste Wolfram silizidschicht 9a ist mit einem Source/Drain-Gebiet 6 des Trans fergate-Transistors 4 verbunden. Die dielektrische Schicht 10 ist aus einem Oxidfilm, einem Nitridfilm oder einer zusammengesetzten Schicht aus einem Nitridfilm und einem Oxidfilm gebildet. Die obe re Elektrode 11 ist aus einer polykristallinen Siliziumschicht mit etwa 200 nm Schichtdicke gebildet.

Die Oberfläche des Kondensators 5 ist mit einem dicken Zwischen schicht-Isolierfilm 14 bedeckt. Die Bitleitung 2b ist über ein Kontaktloch 15, das im Zwischenschicht-Isolierfilm 14 gebildet ist, mit dem Source/Drain-Gebiet 6 verbunden.

Nachfolgend werden die Schritte der Herstellung der in den Fig. 1 und 2 gezeigten Speicherzelle erläutert. Die Fig. 5-11 und 12-15 sind Querschnittsdarstellungen der Speicherzelle entspre chend den Fig. 1 bzw. 2, die den ersten bis siebenten bzw. vierten bis siebenten Schritt der Herstellung in ihrer Reihenfolge zeigen. Wie Fig. 5 zeigt, wird auf der Oberfläche des Silizium substrates 40 unter Anwendung des LOCOS-Verfahrens ein Feldiso lierfilm 13 gebildet. Dann wird der Siliziumoxidfilm 7 z. B. durch thermische Oxidation auf der Oberfläche des Siliziumsubstrates 40 gebildet. Auf der Oberfläche des Siliziumoxidfilms 7 werden auf einanderfolgend unter Anwendung z. B. der CVD (chemischen Gaspha senabscheidung) aufeinanderfolgend die polykristalline Silizium schicht 8 und ein Siliziumoxidfilm 12a gebildet.

Wie Fig. 6 zeigt, werden der Siliziumoxidfilm 12a und die poly kristalline Siliziumschicht 8 mittels Photolithographie und Ätzen in eine vorbestimmte Konfiguration gemustert, um die Gateelektrode 8 und die Wortleitung 1d zu bilden. Ein Isolierfilm 12b, etwa ein Siliziumoxidfilm, wird auf der gesamten Oberfläche ausgebildet.

Wie Fig. 7 zeigt, wird der Isolierfilm 12b anisotrop geätzt, um die Isolierschicht 12 zu bilden, die die Oberfläche und die Sei tenflächen der Gateelektrode 8 und der Wortleitung 1d bedeckt.

Unter Verwendung der mit der Isolierschicht 12 bedeckten Gateelek trode 8 als Maske werden Dotierungsionen 16 in das Siliziumsub strat 40 ionenimplantiert, um Source/Drain-Gebiete 6, 6 zu bilden, die jeweils ein Dotierungsgebiet 6a niedriger Konzentration und ein Dotierungsgebiet 6b hoher Konzentration aufweisen.

Wie in den Fig. 8 und 12 gezeigt, wird zuerst eine Wolframsili zidschicht 9a mit einer Schichtdicke von etwa 100-200 nm auf dem gesamten Siliziumsubstrat 40 unter Anwendung eines Sputterver fahrens gebildet. Dann wird auf deren Oberfläche unter Anwendung des CVD-Verfahrens die polykristalline Siliziumschicht 9b mit ei ner Schichtdicke von etwa 100-200 nm gebildet. Als nächstes wird eine zweite Wolframsilizidschicht 9c mit etwa 100-200 nm Schichtdicke, wieder unter Anwendung des Sputterverfahrens, gebil det.

Wie die Fig. 9 und 13 zeigen, wird auf der Oberfläche der zwei ten Wolframsilizidschicht 9c mittels Photolithographie ein Resist muster 18 einer vorbestimmten Konfiguration ausgebildet. Unter Nutzung des Resistmusters 18 als Maske werden beispielsweise mit tels Plasmaätzen die zweite Wolframsilizidschicht 9c, die polykri stalline Siliziumschicht 9b und die erste Wolframsilizidschicht 9a geätzt. Das Plasmaätzen wird unter Verwendung eines Mischgases aus SF₆/CH₂F₂/CL₂ als Reaktionsgas mit einer Durchflußrate von 4/25/80 sccm, einem Druck von 10 mTorr (1,33 Pa), und einer Hochfrequenz-Ausgangslei stung von 25 W ausgeführt. Die Ätzrate der ersten und zweiten Wol framsilizidschicht 9a und 9c unterscheidet sich von derjenigen der polykristallinen Siliziumschicht 9b, womit die drei Schichten ent sprechend der Konfiguration des Resists 18 so gemustert werden, daß die Seitenfläche der polykristallinen Siliziumschicht 9b ge genüber den Seitenwänden der ersten und zweiten Wolframsilizid schicht 9a und 9c nach innen verschoben ist. Auf diese Weise wird zwischen der ersten Wolframsilizidschicht 9a und der zweiten Wol framsilizidschicht 9c ein konkaver Abschnitt gebildet. Die geätzte Oberfläche der Seitenwand der polykristallinen Siliziumschicht 9b ist so gebildet, daß sie im wesentlichen senkrecht verläuft.

Entsprechend den Fig. 10 und 14 wird ein Plasmaätzen mit einem anderen Reaktionsgas ausgeführt. Cl₂ wird als Reaktionsgas mit ei ner Durchflußrate von 70 sccm verwendet. Das Ätzen wird mit einer Hochfrequenz-Ausgangsleistung von 10 W ausgeführt. Bezüglich der darunterliegenden Schicht wird ein Ätzen mit hoher Selektivität ausgeführt. Damit wird das Ätzen der ersten und zweiten Wolframsi lizidschicht 9a und 9c und der polykristallinen Siliziumschicht 9b abgeschlossen. Wie die Fig. 11 und 15 zeigen, wird auf der ge samten Oberfläche beispielsweise eine Siliziumnitridschicht gebil det, die einer thermischen Oxidation unterzogen wird, um einen dünnen Oxidfilm zu bilden. Dies ergibt die dielektrische Schicht 10, die aus einer zusammengesetzten Schicht eines Oxidfilms und eines Nitridfilms gebildet ist. Dann wird auf der gesamten Ober fläche z. B. durch ein CVD-Verfahren eine polykristalline Silizium schicht gebildet. Durch Bildung einer Öffnung in der Nähe des Bit leitungs-Kontaktabschnitts wird die obere Elektrode 11 aus der polykristallinen Siliziumschicht gebildet.

Schließlich werden der Zwischenschicht-Isolierfilm 14 und die Bit leitung 2b gebildet, womit die Herstellung der Speicherzelle been det ist.

Das Verfahren zur Bildung der konkav-konvexen Oberfläche an der Seitenwand der unteren Elektrode 9 wird durch Ausnutzung des Un terschiedes in den Ätzraten zwischen der ersten und zweiten Wol framsilizidschicht 9a und 9c und der polykristallinen Silizium schicht 9b ausgeführt. Das Ätzverfahren ist nicht auf ein Plasma ätzen beschränkt, vielmehr können unter der Voraussetzung, daß sich die Ätzraten der Mehrzahl von für die untere Elektrode 9 ver wendeten Materialien unterscheiden, andere Ätzverfahren verwendet werden.

Nachfolgend wird eine zweite Ausführungsform beschrieben. Fig. 16 ist eine Querschnittsansicht einer Speicherzelle entsprechend der zweiten Ausführungsform. Wie Fig. 16 zeigt, hat die Speicherzelle eine 5-Schichten-Struktur aus einer ersten, einer zweiten und ei ner dritten Wolframsilizidschicht 9a, 9c, 9e, die einen konvexen Abschnitt an der Seitenwandung der unteren Elektrode 9 bilden, und einer ersten und einer zweiten polykristallinen Siliziumschicht 9b und 9d, die jeweils einen konkaven Abschnitt an der Seitenwandung der unteren Elektrode 9 des Kondensators 5 bilden. Aus dieser Aus führungsform ist zu erkennen, daß die Anzahl der gestapelten Schichten nicht beschränkt ist. Die untere Elektrode 9 kann aus einer Schichtstruktur einer größeren Anzahl von Schichten gebildet werden, wenn die angestrebte Kapazität des Kondensators dies er fordert.

Claims

1. Stapelkondensator mit
einem Halbleitersubstrat (40) eines zweiten Leitungstyps mit einem Dotierungsgebiet (6) eines ersten Leitungstyps,
einer ersten leitenden Schicht (9a), die auf der Oberfläche des Halbleitersubstrates (40) mit einer Isolierschicht (12, 13) dazwi schen gebildet ist und von der ein Abschnitt mit dem Dotierungs gebiet (6) verbunden ist,
einer zweiten leitenden Schicht (9b), die auf die Oberfläche der ersten leitenden Schicht (9a) geschichtet ist und eine Umfangsflä che hat, die gegenüber der Umfangsfläche der ersten leitenden Schicht zurückgesetzt ist,
einer dritten leitenden Schicht (9c), die auf der Oberfläche der zweiten leitenden Schicht (9b) gebildet ist und eine Umfangsfläche hat, die gegenüber der Umfangsfläche der zweiten leitenden Schicht (9b) hervorsteht,
einer die Oberfläche der ersten, zweiten und dritten leitenden Schicht (9a, 9b, 9c) bedeckenden dielektrischen Schicht (10) und einer die Oberfläche der dielektrischen Schicht (10) bedeckenden Elektrodenschicht (11), wobei die zweite leitende Schicht (9b) polykristallines Silizium und die erste und dritte leitende Schicht (9a, 9c) Wolframsilizid aufweisen.

2. Verfahren zur Herstellung eines Stapelkondensators nach Anspruch 1 mit den Schritten:
Bilden der ersten leitenden Schicht (9a) unter Anwendung eines Sputterverfahrens,
Bilden der zweiten leitenden Schicht (9b) durch CVD-Verfahren und
Bilden der dritten leitenden Schicht (9c) unter Anwendung eines Sputterverfahrens,
Mustern der zweiten leitenden Schicht (9b) und der dritten leitenden Schicht (9c) in eine vorbestimmte Konfiguration derart, daß die Umfangsfläche der zweiten leitenden Schicht (9b) gegenüber der Umfangsfläche der dritten leitenden Schicht (9c) zurückgesetzt ist,
Bilden der dielektrischen Schicht (10) auf der Oberfläche der zweiten leitenden Schicht und der dritten leitenden Schicht (9b, 9c) und
Bilden der Elektrodenschicht (11) auf der Oberfläche der dielektrischen Schicht (10).

3. Verfahren nach Anspruch 2, dadurch gekennzeichnet, daß der Schritt des Musterns der zweiten leitenden Schicht (9b) und der dritten leitenden Schicht (9c) in eine vorbestimmte Konfiguration durch Trockenätzen mit einer großen Ätzselektivität für die zweite leitende Schicht (9b) ausgeführt wird.