CN2879423Y - 具有电容器的半导体器件 - Google Patents

Abstract

一种具有电容器的半导体器件，包括衬底、MOS晶体管与电容器。MOS晶体管是位于衬底的一MOS晶体管区，且其中具有第一底扩散区域。电容器则位于衬底的一电容器区，其中电容器包括位于衬底中的第二底扩散区域、位于第二底扩散区域上的第一介质层、位于第一介质层上的底导体层、位于底导体层上的第二介质层和位于第二介质层上的顶导体层。其中，第二底扩散区域与该第一底扩散区域具有不同的导电态。此种电容器可依照不同的介质层厚度，得到不同的电容值，并可防止MOS晶体管的Vt值受到供应至电容器的电压影响。

Description

具有电容器的半导体器件

技术领域

本实用新型涉及一种半导体器件的结构，尤其涉及一种具有电容器的半导体器件。

背景技术

动态随机存取存储器(Dynamic Random Access Memory，DRAM)的结构主要是由晶体管与电容器所组成。而电容器的结构主要分成两种，其一为堆叠式电容器(Stack Capacitor)，另一则为深沟槽式电容器(Deep TrenchCapacitor)。一般来说，堆叠式电容器可分为两种，其一为传统的金属-绝缘层-金属(Metal-Insulator-Metal，MIM)电容器，另一则为MOS电容器，是一种设置在浅沟槽隔离结构上的栅极-绝缘层-栅极(poly/poly insulator)电容器。

图1为现有的电容器的结构剖面图。请参照图1，其中的衬底100中有一浅沟槽隔离结构102。而这种现有的电容器110是形成在浅沟槽隔离结构102上，依序包括两层多晶硅层104与108以及夹在多晶硅层104与108之间的介质层106。此外，电容器110上覆盖有一层内层介质层(ILD)112，且于内层介质层112中有两个接触窗114与116分别连接至多晶硅层104与108。

然而，随着半导体工艺往深亚微米(Deep Sub-Micron)时代迈进，使得器件的尺寸逐渐缩小，也使电容器所占的空间愈来愈小，而无法进一步提升电容器的电容值。另外一方面，电脑应用软件逐渐庞大，所需的存储器容量因此愈来愈大，而存储器的容量也与电容器的电容值密切相关。所以，对于这种电容器的尺寸必须缩小，但是电容值又必须增加的情形，显示以往的动态随机存取存储器电容器的制造方法必须有所改变，以符合趋势所需。

实用新型内容

本实用新型的目的是提供一种具有电容器的半导体器件，可以利用不同介质层厚度，得到不同的电容值，并可防止MOS晶体管的Vt值受到供应至电容器的电压影响。而且，不需要其它掩模就可结合原本的工艺来形成本实用新型的结构。

本实用新型的再一目的是提供一种绝缘层上有硅的半导体电容器，可以在单位空间内得到更高的电容值以及更小的面积，故可节省较多的设计面积(design area)。

本实用新型的又一目的是提供一种用于半导体器件的电容器，可以节省器件的设计空间。

本实用新型提出一种具有电容器的半导体器件，包括衬底、电容器以及MOS晶体管。其中，MOS晶体管位于衬底的一MOS晶体管区，MOS晶体管区具有一第一底扩散区域。电容器位于衬底的一电容器区，其中电容器包括位于衬底中的第二底扩散区域、位于第二底扩散区域上的第一介质层、位于第一介质层上的底导体层、位于底导体层上的第二介质层和位于第二介质层上的顶导体层，其中第二底扩散区域与第一底扩散区域具有不同的导电态。

依照本实用新型的实施例所述，上述的具有电容器的半导体器件中，第二底扩散区域例如是N井，以及第一底扩散区域例如是P井。

依照本实用新型的实施例所述，还包括一隔离结构，位于衬底中，用以分隔MOS晶体管区与电容器区。

依照本实用新型的实施例所述，上述的具有电容器的半导体器件中，底导体层与顶导体层的材料可包括多晶硅。

依照本实用新型的实施例所述，上述的具有电容器的半导体器件中，第一介质层与第二介质层可包括氧化层、氮化硅层或ONO层。

依照本实用新型的实施例所述，上述的具有电容器的半导体器件，还包括位于电容器旁的第二底扩散区域中的一个接触区域、位于衬底上覆盖电容器的内层介质层(ILD)，以及位于内层介质层中的多个接触窗，且分别连接至底导体层、顶导体层与上述接触区域。

本实用新型再提出一种绝缘层上有硅的半导体电容器，包括衬底、SOI层、扩散区域、第一介质层、底导体层、第二介质层以及顶导体层。其中，SOI层位于衬底上、扩散区域位于SOI层中、第一介质层位于扩散区域上、底导体层位于第一介质层上、第二介质层位于底导体层上、顶导体层位于第二介质层上，而扩散区域、第一介质层、底导体层、第二介质层与顶导体层组成一个电容器。

依照本实用新型的实施例所述，上述的绝缘层上有硅的半导体电容器中，底导体层与顶导体层的材料例如是多晶硅。

依照本实用新型的实施例所述，上述的绝缘层上有硅的半导体电容器中，第一介质层与第二介质层可包括氧化层、氮化硅层或ONO层。

依照本实用新型的实施例所述，上述的绝缘层上有硅的半导体电容器，还包括位于电容器旁的扩散区域中的接触区域。其中，接触区域与扩散区域具有相同的导电态。另外，绝缘层上有硅的半导体电容器还包括，位于SOI层上覆盖电容器的内层介质层(ILD)，以及位于内层介质层中的多个接触窗，这些接触窗分别连接至底导体层、顶导体层与接触区域。

依照本实用新型的实施例所述，上述的绝缘层上有硅的半导体电容器中，扩散区域例如是N型扩散区域。

本实用新型再提出一种用于半导体器件的电容器，包括衬底、隔离结构、第一导体层、第一介质层、第二导体层、第二介质层，以及第三导体层。其中，隔离结构位于衬底中、第一导体层位于隔离结构上、第一介质层位于第一导体层上、第二导体层位于第一介质层上、第二介质层位于第二导体层上、第三导体层位于第二介质层上，而第一导体层、第一介质层、第二导体层、第二介质层与第三导体层组成一个电容器。

依照本实用新型的实施例所述，上述的用于半导体器件的电容器中，第一导体层、第二导体层与第三导体层的材料例如是多晶硅。

依照本实用新型的实施例所述，上述的用于半导体器件的电容器中，第一介质层与第二介质层可包括氧化层、氮化硅层或ONO层。

依照本实用新型的实施例所述，上述的用于半导体器件的电容器，还包括位于衬底上覆盖电容器的内层介质层(ILD)，以及位于内层介质层中的多个接触窗，且分别连接至第一导体层、第二导体层与第三导体层。

依照本实用新型的实施例所述，上述的用于半导体器件的电容器中，隔离结构例如是浅沟槽隔离结构(STI)。

本实用新型采用三层导体层中间夹两层介质层的电容器，因此可以在单位面积中，得到比现有高的电容值以及更小的面积，而节省电路布局的设计空间。另外，此种电容器还可以利用调整氧化层厚度，以得到不同的电容值，并可防止MOS晶体管的Vt值受到供应至电容器的电压影响。而且，不需要其它掩模就可结合原本的工艺来形成本实用新型的结构。

为让本实用新型的上述和其他目的、特征和优点能更明显易懂，下文特举优选实施例，并配合附图，作详细说明如下。

附图说明

下面结合附图和实施例对本实用新型进一步说明。

图1为依照现有技术所绘示的电容器的结构剖面图；

图2为依照本实用新型的一实施例所绘示的具有电容器的半导体器件的结构剖面图；

图3A至图3F为依照本实用新型的一实施例所绘示的具有电容器的半导体器件的制作方法的流程示意图；

图4为依照本实用新型的另一实施例所绘示的绝缘层上有硅的半导体电容器的结构剖面图；

图5A至图5C为依照本实用新型的另一实施例所绘示的绝缘层上有硅的半导体电容器的制作方法的流程示意图；

图6为依照本实用新型的再一实施例所绘示的一种用于半导体器件的电容器的结构剖面图；

图7A至图7C为依照本实用新型的再一实施例所绘示的用于半导体器件的电容器的制作方法的流程示意图。

100、200、300、400、500、600、700：衬底

102、202、302、602、702：隔离结构

104、108、212、216、314、320、324、328、412、416、512、512a、516、604、608、612、704、708、712：导体层

106、210、214、312、318、322、326、410、414、510、510a、514、606、610、706、710：介质层

110、217、329、417、517、613、713：电容器

112、224、342、420、520、614、714：内层介质层

114、116、226、228、230、344、346、348、422、424、426、522、524、526、616、618、620、716、718、720：接触窗

204、304：电容器区

206、306：MOS晶体管区

208、308：第二底扩散区域

218、310：第一底扩散区域

220、340：MOS晶体管

222、336、418、518：接触区域

232、330：栅介质层

234、332：栅极

236、334：间隙壁

238、338：源极与漏极区

316：图案化掩模层

321、337、519：调整注入工艺

402、502：绝缘层

404、504：硅层

406、506：SOI层

408、508：导电态扩散区域

具体实施方式

图2为依照本实用新型的一实施例所绘示的具有电容器的半导体器件的结构剖面图。

请参照图2，本实施例的结构包括衬底200、电容器217及MOS晶体管220。MOS晶体管220是位于衬底200的一MOS晶体管区206中，且MOS晶体管区206具有第一底扩散区域218。而电容器217是位于衬底200的一电容器区204并由位于衬底200中的第二底扩散区域208、位于第二底扩散区域208上的第一介质层210、位于第一介质层210上的底导体层212、位于底导体层212上的第二介质层214和位于第二介质层214上的顶导体层216所构成。其中，第一底扩散区域218与第二底扩散区域208具有不同的导电态。而底导体层212与顶导体层216的材料例如是多晶硅或其他适合材料。介质层210与介质层214例如是氧化层、氮化硅层或ONO层。另外，第一底扩散区域218例如是P井、第二底扩散区域208例如是N井。其中，本图的结构还可于衬底200中包括一个隔离结构202，用来分隔出电容器区204与MOS晶体管区206。

请继续参照图2，MOS晶体管220例如包括有栅介质层232、栅极234、间隙壁236，以及源极与漏极238。此外，本实施例的结构还包括一个接触区域222、内层介质层(ILD)224及数个接触窗226、228与230。其中，接触区域222譬如是n+，且其位于电容器217旁的第二底扩散区域208中。内层介质层224则是位于衬底200上并覆盖电容器217。而接触窗226、228与230是分别连接至接触区域222、底导体层212及顶导体层216。

图3A至图3F为依照本实用新型的一实施例所绘示的具有电容器的半导体器件的制作方法的流程示意图。

首先，请参照图3A，提供一衬底300，衬底300中通常已有隔离结构302，且分隔出一电容器区304与一MOS晶体管区306。然后，分别于MOS晶体管区306的衬底300中形成第一底扩散区域310以及在电容器区304的衬底300中形成第二底扩散区域308，其中第一底扩散区域310与第二底扩散区域308具有不同的导电态。其中，第二底扩散区域308例如是N井，而第一底扩散区域310例如是P井。

然后，请参照图3B，于衬底300上形成介质层312。介质层312例如是氧化层、氮化硅层或ONO层，形成方法例如是热氧化法。接着，于介质层312上形成导体层314。导体层314的材料例如是多晶硅或其他适合材料，形成方法例如是进行化学气相沉积工艺。随后，于导体层314上形成一图案化掩模层316，并露出MOS晶体管区306及部分电容器区304的导体层314。

然后，请参照图3C，以图案化掩模层316为掩模，去除露出的导体层314和介质层312，而剩下电容器区304的底导体层320以及介质层318。移除导体层314和介质层312的方法例如是进行干式蚀刻。之后，以图案化掩模层316为掩模，进行一个临界电压(Vt)调整注入工艺321，以于形成NMOS之前，调整衬底300的电压，但此时必须将预定形成PMOS的区域先以掩模层遮住。随后，去除图案化掩模层316。

另外，在去除图案化掩模层316后，也可以再进行另一次临界电压(Vt)调整注入工艺(未绘示)，其步骤类似图3C，两者差异在于被遮蔽的是NMOS的区域及电容器区304，而被调整临界电压的区域则换成PMOS区域。

其后，请参照图3D，于衬底300表面及底导体层320表面形成介质层322。介质层322例如是氧化层、氮化硅层或ONO层，形成方法例如是热氧化法。接着，于介质层322上形成导体层324。导体层324的材料例如是多晶硅或其他适合材料，形成方法例如是进行化学气相沉积工艺。

然后，请参照图3E，图案化导体层324，以定义出电容器区304的顶导体层328与MOS晶体管区306的栅极332。其中，第二底扩散区域308、介质层318、底导体层320、介质层326与顶导体层328组成一个电容器329。接着，可于栅极332的侧壁上形成间隙壁334，此时也会于电容器329侧壁上形成间隙壁334。而形成间隙壁334的方法例如是先在衬底300上的MOS晶体管340与电容器329上形成一层氮化硅层，再对氮化硅层进行回蚀刻工艺，以形成间隙壁334。然后，进行离子注入工艺337，以于电容器329旁的第二底扩散区域308中形成接触区域336，以及于栅极332两侧的衬底300中形成源极与漏极338。

随后，请参照图3F，于衬底300上形成内层介质层342，覆盖电容器329以及MOS晶体管340。接着，于内层介质层342中形成数个接触窗344、346与348，且接触窗344、346与348分别连接至接触区域336、底导体层320及顶导体层328。

由于本实用新型所述的电容器329是依序由第二底扩散区域308、介质层318、底导体层320、介质层326与顶导体层328所组成的五层结构，此种结构可以使电容器329的电容值比现有大，并且可以依照氧化层的厚度，设计不同电容值。另外，因为电容值增大，因此可以节省晶片上设置电容器的空间。此外，本实施例还可防止MOS晶体管的Vt值受到供应至电容器的电压影响。而且，不需要其它掩模就可结合原本的工艺来形成上述结构。

图4为依照本实用新型的另一实施例所绘示的绝缘层上有硅的半导体电容器的结构剖面图。

请参照图4，本实施例的结构包括衬底400、SOI层406、扩散区域408、介质层410、底导体层412、介质层414，以及顶导体层416。其中，SOI层406位于衬底400上，SOI层406例如是由绝缘层402与硅层404所组成。SOI层406中形成有扩散区域408，其中扩散区域408例如是N型扩散区域。而介质层410位于扩散区域408上、底导体层412位于介质层410上、介质层414位于底导体层412上、顶导体层416位于介质层414上。其中，扩散区域408、介质层410、底导体层412、介质层414与顶导体层416组成一个电容器417。底导体层412与顶导体层416的材料例如是多晶硅或其他适合材料。介质层410与介质层414例如是氧化层、氮化硅层或ONO层。

请继续参照图4，本实施例的结构还包括接触区域418、内层介质层420以及数个接触窗422、424、426。其中，接触区域418位于电容器417旁的扩散区域408中，且与扩散区域408具有相同的导电态。内层介质层420位于SOI层406上，并覆盖电容器417。而接触窗422、424、426分别连接至接触区域418、底导体层412以及顶导体层416。

图5A至图5C为依照本实用新型的另一实施例所绘示的绝缘层上有硅的半导体电容器的制作方法的流程示意图。

首先，请参照图5A，提供一衬底500，衬底500上具有SOI层506。SOI层506例如是由绝缘层502与硅层504所组成，形成方法例如是氧注入隔离法(separation by implanted oxygen)或晶片结合法(wafer bonding)。接着，于SOI层506中形成扩散区域508。扩散区域508例如是N型扩散区域。然后，于SOI层506上形成介质层510。介质层510例如是氧化层、氮化硅层或ONO层，形成方法例如是热氧化法。随后，于介质层510上形成导体层512。导体层512的材料例如是多晶硅，形成方法例如是进行化学气相沉积工艺。

接着，请参照图5B，以图案化掩模层(未绘示)为掩模，将导体层512与介质层510图案化，移除暴露的导体层512与介质层510，以形成底导体层512a与介质层510a。移除导体层512与介质层510的方法例如是进行干式蚀刻工艺。然后，于底导体层512a表面形成介质层514与顶导体层516。而介质层514与顶导体层516的材料与形成方法例如是与介质层510a与底导体层512a相同，故于此不再赘述。其中，扩散区域508、介质层510a、底导体层512a、介质层514与顶导体层516组成一个电容器517。之后，进行一离子注入工艺519，以于电容器517旁的扩散区域508中形成接触区域518。其中，接触区域518与扩散区域508具有相同的导电态。

然后，请参照图5C，于SOI层506上形成内层介质层520，用以覆盖电容器517。接着，于内层介质层520中形成数个接触窗522、524与526，且接触窗522、524与526分别连接至接触区域518、底导体层512a及顶导体层516。接触窗的形成方法例如是先形成图案化掩模层于内层介质层520上，以图案化掩模层为掩模，对内层介质层520进行干式蚀刻，蚀刻至接触窗所要连结的导体层或接触区域。随后，于接触窗中填入导体层，其材料例如是掺杂多晶硅层或钨金属，形成方法例如是化学气相沉积法。

由于本实用新型所述的电容器517是依序由扩散区域508、介质层510a、底导体层512a、介质层514与顶导体层516所组成的五层结构，此种结构可以使电容器517的电容值比现有大，并且可以依照氧化层的厚度，设计不同电容值。另外，因为电容值增大，因此可以节省晶片上设置电容器的空间。

图6为依照本实用新型的再一实施例所绘示的一种用于半导体器件的电容器的结构剖面图。

请参照图6，本实用新型的结构包括衬底600、隔离结构602、导体层604、介质层606、导体层608、介质层610与导体层612。其中，隔离结构602位于衬底600中，隔离结构602例如是浅沟槽隔离结构(STI)。而导体层604位于隔离结构602上、介质层606位于导体层604上、导体层608位于介质层606上、介质层610位于导体层608上、导体层612位于介质层610上。其中，导体层604、介质层606、导体层608、介质层610与导体层612组成一个电容器613。导体层604、导体层608与导体层612的材料例如是多晶硅或其他适合材料。介质层606与介质层610例如是氧化层、氮化硅层或ONO层。

另外，用于半导体器件的电容器还包括，位于衬底600上并覆盖电容器613的内层介质层614，以及位于内层介质层614中的数个接触窗616、618与620，且这些接触窗分别连接至导体层604、导体层608以及导体层612。

图7A至图7C为依照本实用新型的再一实施例所绘示的用于半导体器件的电容器的制作方法的流程示意图。

首先，请参照图7A，提供一衬底700，衬底700中有隔离结构702，隔离结构702例如是浅沟槽隔离结构。然后，于隔离结构702上形成导体层704。接着，于导体层704上形成介质层与导体层(未绘示)。其中，介质层例如是氧化层、氮化硅层或ONO层，形成方法例如是热氧化法。而导体层的材料例如是多晶硅或其他适合材料，形成方法例如是化学气相沉积法。随后，于导体层上形成一图案化掩模层(未绘示)，以图案化掩模层为掩模，移除暴露的导体层与介质层，以形成导体层708与介质层706。移除暴露的导体层与介质层的方法例如是干式蚀刻法。

随后，请参照图7B，于导体层708上形成介质层710与导体层712。介质层710与导体层712的材料与形成方法例如是与介质层706与导体层708相同，故于此不再赘述。其中，导体层704、介质层706、导体层708、介质层710与导体层712组成一个电容器713。

接着，请参照图7C，于衬底700上形成内层介质层714，用以覆盖电容器713。然后，于内层介质层714中形成多个接触窗716、718与720，且这些接触窗分别连接至导体层704、导体层708及导体层712。接触窗的形成方法例如是在内层介质层714上形成一层图案化掩模层(未绘示)，以图案化掩模层为掩模，对内层介质层714进行干式蚀刻法，蚀刻至接触窗所要连结的导体层。随后，于接触窗中填入导体层，其材料例如是掺杂多晶硅层或钨金属，形成方法例如是化学气相沉积法。

由于本实用新型所述的电容器是依序由导体层704、介质层706、导体层708、介质层710与导体层712所组成的五层结构，此种结构可以使电容器713的电容值比现有大，并且可以依照氧化层的厚度，设计不同电容值。另外，因为电容值增大，因此可以节省晶片上设置电容器的空间。

综上所述，本实用新型的特点在于：

1.本实用新型的电容器是一种五层结构的电容器，所以可以得到比较高的电容值以及比较小的面积，因此可以节省更多的电路布局的设计空间。

2.本实用新型的电容器还可以利用调整氧化层厚度，以得到不同的电容值，也就是一个拥有可变动电容值的电容器。

3.本实用新型应用于含有MOS晶体管的器件时，因为电容器与MOS晶体管的底扩散区域的导电态不一样，所以还能防止MOS晶体管的Vt值受到供应至电容器的电压影响。

4.由于本实用新型中的五层结构电容器可配合既有的工艺，所以不需要其它掩模就可形成。

虽然本实用新型已以优选实施例揭露如上，然其并非用以限定本实用新型，任何本领域技术人员，在不脱离本实用新型的精神和范围的前提下，可作些许的更动与润饰，因此本实用新型的保护范围当视所附权利要求所界定者为准。

Claims (16)

1.一种具有电容器的半导体器件，其特征在于，包括：

一衬底；

一MOS晶体管，位于该衬底的一MOS晶体管区，该MOS晶体管区具有一第一底扩散区域；以及

一电容器，位于该衬底的一电容器区，其中该电容器包括：

一第二底扩散区域，位于该衬底中，其中该第二底扩散区域与该第一底扩散区域具有不同的导电态；

一第一介质层，位于该第二底扩散区域上；

一底导体层，位于该第一介质层上；

一第二介质层，位于该底导体层上；以及

一顶导体层，位于该第二介质层上。

2.如权利要求1所述的具有电容器的半导体器件，其特征在于，该第二底扩散区域包括N井以及该第一底扩散区域包括P井。

3.如权利要求1所述的具有电容器的半导体器件，其特征在于，还包括一隔离结构，位于该衬底中，用以分隔该MOS晶体管区与该电容器区。

4.如权利要求1所述的具有电容器的半导体器件，其特征在于，该底导体层与该顶导体层的材料包括多晶硅。

5.如权利要求1所述的具有电容器的半导体器件，其特征在于，该第一介质层与该第二介质层包括氧化层、氮化硅层或ONO层。

6.如权利要求1所述的具有电容器的半导体器件，其特征在于，还包括：

一接触区域，位于该第二底扩散区域中；

一内层介质层，位于该衬底上覆盖该电容器；以及

多个接触窗，位于该内层介质层中，且分别连接至该底导体层、该顶导体层与该接触区域。

7.一种绝缘层上有硅的半导体电容器，其特征在于，包括：

一衬底；

一SOI层，位于该衬底上；

一扩散区域，位于该SOI层中；

一第一介质层，位于该扩散区域上；

一底导体层，位于该第一介质层上；

一第二介质层，位于该底导体层上；以及

一顶导体层，位于该第二介质层上，其中该扩散区域、该第一介质层、该底导体层、该第二介质层与该顶导体层组成一电容器。

8.如权利要求7所述的绝缘层上有硅的半导体电容器，其特征在于，该底导体层与该顶导体层的材料包括多晶硅。

9.如权利要求7所述的绝缘层上有硅的半导体电容器，其特征在于，该第一介质层与该第二介质层包括氧化层、氮化硅层或ONO层。

10.如权利要求7所述的绝缘层上有硅的半导体电容器，其特征在于，还包括：

一接触区域，位于该电容器旁的该扩散区域中，其中该接触区域与该扩散区域具有相同的导电态；

一内层介质层，位于该SOI层上覆盖该电容器；以及

多个接触窗，位于该内层介质层中，且分别连接至该底导体层、该顶导体层与该接触区域。

11.如权利要求7所述的绝缘层上有硅的半导体电容器，其特征在于，该扩散区域包括N型扩散区域。

12.一种用于半导体器件的电容器，其特征在于，包括：

一衬底；

一隔离结构，位于该衬底中；

一第一导体层，位于该隔离结构上；

一第一介质层，位于该第一导体层上；

一第二导体层，位于该第一介质层上；

一第二介质层，位于该第二导体层上；以及

一第三导体层，位于该第二介质层上，其中该第一导体层、该第一介质层、该第二导体层、该第二介质层与该第三导体层组成一电容器。

13.如权利要求12所述的用于半导体器件的电容器，其特征在于，该第一导体层、该第二导体层与该第三导体层的材料包括多晶硅。

14.如权利要求12所述的用于半导体器件的电容器，其特征在于，该第一介质层与该第二介质层包括氧化层、氮化硅层或ONO层。

15.如权利要求12所述的用于半导体器件的电容器，其特征在于，还包括：

一内层介质层，位于该衬底上覆盖该电容器；以及

多个接触窗，位于该内层介质层中，且分别连接至该第一导体层、该第二导体层与该第三导体层。

16.如权利要求12所述的用于半导体器件的电容器，其特征在于，该隔离结构包括浅沟槽隔离结构。

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