CN1118874C - 半导体装置及其制造方法 - Google Patents

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Abstract

提供一种电容器与晶体管的导电连接良好的半导体装置及其制造方法。作为电容器的下部电极的存储节点7a通过覆盖第1多晶硅膜7c上形成的开口部分13的第2多晶硅膜7d，与埋入于接触孔6内的多晶硅柱状导电体7b进行导电连接。再者，该多晶硅柱状导电体通过接触点6a与MOS晶体管T的源、漏区4a进行导电连接。

Description

半导体装置及其制造方法
本发明涉及半导体装置及其制造方法，特别是涉及容易形成电容器的半导体装置及其制造方法，该电容器存储作为动态随机存取存储器(以下表示为“DRAM”)等的信息的电荷。
近年来，由于计算机等信息机器的广泛普及，对半导体装置的需要迅速地扩大。另外，要求在功能方面具有大规模的存储容量、而且能进行高速工作的半导体装置。与此相随，有关半导体装置的高集成化、高速响应性和高可靠性的技术开发正在进行。
在半导体存储器中，作为能进行存储信息的随机输入输出的存储器，有DRAM。一般来说，DRAM由多个积累存储信息的存储区即存储单元阵列和与外部进行输入输出所必要的周边电路构成。
图11是表示一般的DRAM的结构的框图。参照图11，DRAM150包括：用于积累存储信息的数据信号的存储单元阵列151；用于从外部接收地址信号的行和列地址缓冲器152，该地址信号用于选择构成单位存储电路的存储单元；用于通过对该地址信号进行译码来指定存储单元的行译码器153和列译码器154；将在所指定的存储单元中存储的信号进行放大而读出的读出更新放大器155；用于数据的输入输出的数据输入缓冲器156和数据输出缓冲器157；产生时钟信号的时钟发生器158。在半导体芯片上占据很大面积的存储单元阵列151是由多个将用于积累单位存储信息的存储单元配置成矩阵状而形成的。
图12表示存储单元阵列中的存储单元的4位部分的等效电路。参照图12，存储单元包括：位线214；MOS(金属-氧化物-半导体)晶体管215；其一个电极连接在该MOS晶体管215上的电容器216；字线217。在电容器216中存储作为信息的电荷。图中示出的存储单元由一个MOS晶体管215和与其连接的一个电容器216构成，是所谓单晶体管单电容器型的存储单元。由于该类型的存储单元的结构简单并容易提高存储单元阵列的集成度，故广泛地用于需要大容量的DRAM中。
但是，随着半导体装置的高集成化，在占据半导体装置的大部分区域的存储单元阵列方面也要求提高集成度。为了缩小存储单元阵列，也需要缩小构成存储单元的电容器。但是，缩小电容器会使电容器中存储的作为信息的电荷量(在1位存储单元中存储的电荷量)下降。
在1位存储单元中存储的电荷量下降到低于一定值时，作为存储元件的DRAM的工作变得不稳定，可靠性下降。因而，为了防止发生这一现象，正在研究进一步增大电容器的电极的表面积的问题。
作为其一例，就特开平6-310672中公开了的半导体存储器及其制造方法进行说明。
图13是该公报中公开的DRAM的存储单元的剖面图。参照图13，在p型衬底111上形成NMOS晶体管的源或漏区，即，一对n+型扩散层112、113。形成用于使该NMOS晶体管与其他MOS晶体管电分离的场氧化膜119。在用一对n+型扩散层112、113夹住的p衬底111上通过栅氧化膜形成由多晶硅膜构成的埋栅(字线)115。
下部电容器电极由多晶硅132、133构成，多晶硅膜133与n+型扩散层112进行导电连接。在多晶硅膜133上将介电系数大的薄膜117夹在中间形成多晶硅膜118，该多晶硅膜118形成上部电容器电极。在包含电容器的衬底上形成绝缘膜121。形成与n+型扩散层113进行导电连接的位线122。
在如上构成的存储单元中，利用相当于电容器的下部电极的多晶硅膜133的外周边缘部分A和在多晶硅膜133的中央附近形成的凹部D的侧面，可进一步增加电容器电极的表面积。由此，可确保电容器的电荷存储的容量，可谋求DRAM工作的稳定化。
其次，使用附图说明上述的半导体存储器的制造方法。
参照图14，在p型衬底111上形成场氧化膜119、一对n+型扩散层112、113和成为栅电极的字线115。其次，通过减压CVD法，形成3000埃厚的由氧化硅膜构成的层间绝缘膜114。其次，参照图15，在层间绝缘膜114上用减压CVD法形成约500埃厚的氮化硅膜131。其次，参照图16，在氮化硅膜131上用减压CVD法形成6000埃厚的多晶硅膜132。其次，进行各向异性刻蚀，形成使氮化硅膜131的表面露出的中心孔C。
其次，参照图17，用常压CVD法在包含中心孔C的多晶硅膜132上形成约3000埃厚的氧化硅膜。其后，对该氧化硅膜的整个表面进行内刻蚀(etch back)，只在中心孔C的内壁形成侧壁隔离层135。
其次，参照图18，将侧壁隔离层135和多晶硅膜132作为掩模，用自对准接触法形成接触孔D。其后，参照图19，通过进行使用氢氟酸等的湿法刻蚀，只除去侧壁隔离层而留下氮化硅膜131。
其次，参照图20，用减压CVD法在多晶硅膜132上形成500埃厚的多晶硅膜133。其后，对多晶硅膜132、133进行各向异性刻蚀，形成规定形状的电容器的下部电极116。
其次。参照图13，在多晶硅膜133上用减压CVD法形成氮化硅膜。使该氮化硅膜氧化形成介电系数大的薄膜117。形成成为上部电容器电极的多晶硅膜118以覆盖该薄膜117。形成绝缘膜121以覆盖该多晶硅膜118。在绝缘膜121上形成位线122。位线122与n+型扩散层113进行导电连接。通过以上的工序就完成了DRAM的存储单元。
如采用上述的制造方法，在图18中示出的工序中，由于将侧壁隔离层135和氮化硅膜131作为掩模，用自对准接触法形成接触孔134，故可在最佳的位置上形成接触孔134，这一点已公开了。
但是，近年来在半导体装置中要求更高的集成化。因此，正在考虑下述的结构：在该结构中备有通过将作为电容器的下部电极的存储节点形成得较厚来增加存储节点的侧面的面积的电容器。在这种具有形成得较厚的存储节点(以下称为“厚膜存储节点”)的半导体装置中，为了对在厚膜存储节点上形成的布线与处于厚膜存储节点下的晶体管等的半导体元件进行导电连接，形成高的纵横比(aspect ratio)的接触孔是必要的。即，必须形成接触孔的直径与接触孔的深度的比值大的接触孔。因此，存在接触孔的形成比较困难的问题。例如，为了对图13中示出的位线122与n+型扩散层113进行导电连接，必须形成深的接触孔。
为了回避这个问题，使位线122在电容器的下方形成。因此，为了埋入位线122，氧化硅膜114必须形成得更厚。此时，在图18中示出的工序中，从多晶硅膜132的上表面到n+型扩散层112的表面的距离进一步变长。例如，将接触孔134的接触直径设为0.3微米，则为了从多晶硅膜132的上表面到n+型扩散层112的表面形成开口，必须形成纵横比大概在6以上的接触孔。因此，接触孔的形成是非常困难的。
此外，在现有的半导体装置的制造方法中也产生下述的问题。在图19示出的工序中，在用湿法刻蚀除去由氧化硅膜构成的侧壁隔离层而留下基底的氮化硅膜131时，往往对氮化硅膜131下面的由氧化硅膜构成的层间绝缘膜114进行刻蚀。即，虽然形成方法不同，但由于侧壁隔离层和层间绝缘膜114都由氧化硅膜形成，故在侧壁隔离层的刻蚀的同时，层间绝缘膜114也被刻蚀。因此，氮化硅膜114往往变成如帽沿那样在接触孔的侧面伸出的状态。在这种状态下，如形成图20中示出的多晶硅膜133，则由于该帽沿的缘故多晶硅膜133不能很好地覆盖接触孔134的内表面，多晶硅膜133往往不与n+型扩散层112进行良好的连接。
本发明就是为了解决这样的问题而完成的，目的在于提供一种通过得到电容器与晶体管的良好的导电连接而使电特性优良的半导体装置和获得这种电容器与晶体管的良好的导电连接的半导体装置的制造方法。
本发明的半导体装置备有：导电层、绝缘膜、柱状导电体部分、下部电极和上部电极。导电层是在半导体衬底的主表面上形成的。绝缘膜是在包含导电层的半导体衬底的主表面上形成的。柱状导电体部分是为了露出导电层的表面而在绝缘膜上设置的接触孔中以不超过该接触孔的上端的方式埋入导电体而形成的。下部电极包括第1导电体部分和第2导电体部分。上部电极包括第3导电体部分。第1导电体部分在包含接触孔上方的绝缘膜上的规定区域中形成，同时至少具有露出柱状导电体部分的上端表面的开口部分。第2导电体部分在开口部分内在该开口部分的侧面、绝缘膜的表面、柱状导电体部分的上端表面上形成，而且在第1导电体部分的上表面上形成，使柱状导电体部分与第1导电体部分进行导电连接。第3导电体部分在第2导电体部分的表面上将电介质膜夹在中间而形成。
如采用该结构，首先，第1导电体部分通过第2导电体部分与柱状导电体部分进行导电连接，通过该柱状导电体部分，第1导电体部分和包含第2导电体部分的下部电极与导电层进行导电连接。与该导电层连接的柱状导电层在绝缘膜的接触孔内形成。形成第2导电体部分是为了覆盖在第1导电体部分中设置的至少使柱状导电体部分的上端表面露出的开口部分。因此，开口部分的深度大体上相当于第1导电体部分的厚度的深度，在形成开口部分时，可容易地形成。结果，可容易地得到下部电极与导电层的导电连接良好的半导体装置，同时可提高半导体装置的电特性。
半导体装置最好再具有第1导电型区域、第2导电型的1对杂质区和栅电极。该第1导电型区域在半导体衬底的主表面上形成。第2导电型的1对杂质区在第1导电型区域中隔开规定的间隔而形成。栅电极在由1对杂质区夹住的第1导电型区域上，将栅绝缘膜夹在中间而形成。导电层包含1对杂质区中的1个区域。
此时，通过包含栅电极、1对杂质区构成1个晶体管。由此，可构成单晶体管单电容器的存储单元。
此外，最好将第1导电体部分分成两部分来形成开口部分。
如采用这种方法，在随着半导体装置的高密度化需要缩小设计规则时，可在保持开口部分或接触孔的各自的开口直径的状态下，缩小下部电极的尺寸。即，缩小下部电极的尺寸，开口部分的开口直径相对地变大，即使是下部电极夹住开口部分而分离成2个部分的结构，也可得到下部电极与导电层之间良好的导电连接。结果，可得到电特性优良的高密度的半导体装置。
此外，第2导电体部分的表面最好具有微细的凹凸。
此时，第2导电体部分的表面积进一步增大，更多的电荷存储于下部电极与上部电极之间。结果，可进一步提高半导体装置的存储维持特性等电特性。
本发明的半导体装置的制造方法包括下述工序。在半导体衬底的主表面上形成第1导电层。在主表面上形成绝缘膜以便覆盖第1导电层。在该绝缘膜上形成使第1导电层的表面露出的接触孔。在包含该接触孔内的绝缘膜上的规定区域中形成第2导电层。在第2导电层中露出绝缘膜的表面的同时，从该绝缘膜的表面的下方形成露出第2导电层的上端表面的开口部分，第2导电层在接触孔内形成。在该开口部分中的侧面、绝缘膜的表面和第2导电层的上端表面及第2导电层的上表面形成第3导电层。在第3导电层上将电介质膜夹在中间而形成第4导电层。
如采用该结构，在绝缘膜上形成第2导电层时，也将第2导电层埋入接触孔内。第3导电层覆盖被埋入接触孔的使第2导电层的上端表面露出的开口部分，该接触孔设置于绝缘膜上的第2导电层中。该开口部分的深度大体相当于绝缘膜上的第2导电层的厚度即可。因此，没有必要形成比较深的开口部分，故可容易地形成开口部分。绝缘膜上的第2导电层通过第3导电层与绝缘膜中形成的接触孔内的第2导电层进行导电连接，该接触孔内的第2导电层与第1导电层进行导电连接。结果，可容易地形成第1导电层与第2、3导电层的导电连接良好的半导体装置。
形成开口部分的工序最好包含将第2导电层分离成2个的工序。
此时，随着半导体装置的高密度化，即使缩小第2导电层的规定尺寸，也可在不缩小开口部分或接触孔的开口直径的情况下形成开口部分。即，开口部分的开口直径比第2导电层的规定尺寸相对地变大，故在夹住开口部分的情况下将第2导电层分离为2个。分离为2个的第2导电层通过第3导电层与第1导电层进行导电连接。由此，可容易地形成要求高密度化的半导体装置。
此外，最好备有以下的工序。在半导体衬底的主表面上形成第1导电层。在第1导电型区域上隔开规定的间隔形成第2导电型的1对杂质区。在由1对杂质区夹住的第1导电型区域上将栅绝缘膜夹在中间形成栅电极。在主表面上形成绝缘膜以便覆盖栅电极。
此时，通过形成栅电极和1对杂质区，形成1个晶体管。结果，可形成备有单晶体管单电容器的存储单元。
此外，形成第3导电层的工序最好包含形成表面上具有微细的凹凸的多晶硅膜。
此时，可增大第3导电层的表面积，可在第3导电层和第4导电层之间存储更多的电荷。结果，可进一步提高半导体装置的存储维持特性等的电特性。
此外，形成第2导电层的工序最好包含形成掺磷的多晶硅膜。此时可降低第2导电层的电阻，可提高半导体装置的工作特性。
图1是表示本发明的实施例1中的半导体装置的剖面图。
图2是表示同一实施例中的半导体装置的制造方法的一个工序的剖面图。
图3是表示同一实施例中图2示出的工序之后进行的工序的剖面图。
图4是表示同一实施例中图3示出的工序之后进行的工序的剖面图。
图5是表示同一实施例中图4示出的工序之后进行的工序的剖面图。
图6是表示同一实施例中图5示出的工序之后进行的工序的剖面图。
图7是表示同一实施例中图6示出的工序之后进行的工序的剖面图。
图8是表示同一实施例中图7示出的工序之后进行的工序的剖面图。
图9是表示同一实施例中图8示出的工序之后进行的工序的平面图。
图10是本发明的实施例2中表示图8示出的工序中的半导体装置的平面图。
图11是现有的DRAM的框图。
图12是现有的DRAM的存储单元的等效电路图。
图13是表示现有的DRAM的剖面图。
图14是表示的现有的DRAM的制造方法的一个工序的剖面图。
图15是表示图14中示出的工序之后进行的工序的剖面图。
图16是表示图15中示出的工序之后进行的工序的剖面图。
图17是表示图16中示出的工序之后进行的工序的剖面图。
图18是表示图17中示出的工序之后进行的工序的剖面图。
图19是表示图18中示出的工序之后进行的工序的剖面图。
图20是表示图19中示出的工序之后进行的工序的剖面图。
实施例1
使用附图说明本发明的实施例1的半导体装置。图1是表示半导体装置的剖面图。参照图1，在半导体衬底1上，形成包含将栅绝缘膜2夹在中间设置的栅电极3和1对源、漏区4a、4b的MOS晶体管T。MOS晶体管T通过分离氧化膜11与其他的MOS晶体管(图中未示出)电绝缘。
形成氧化硅膜5以便覆盖该MOS晶体管T。在氧化硅膜5上形成露出源、漏区4a的表面的接触孔6。在该接触孔6内埋入多晶硅柱状导电体7b。多晶硅柱状导电体7b用接触点6a与源、漏区4a进行导电连接。
在氧化硅膜5上，形成包含第1多晶硅膜7c和第2多晶硅膜7d的存储节点7a。存储节点7a构成电容器的下部电极。该存储节点7a通过第2多晶硅膜7d与多晶硅柱状导电体7b进行导电连接。再有，该存储节点7a的平面结构将在下面进行说明，它具有图9中示出的平面结构。
在存储节点7a的表面上将电容器绝缘膜8夹在中间形成单元板9。单元板9构成电容器的上部电极。形成层间绝缘膜10以便覆盖该单元板9。
在上述的半导体装置中，从存储节点7a的上表面朝向氧化硅膜5的表面附近设置存储节点凹部7e。通过该存储节点凹部7e侧表面谋求扩大电容器的电极的表面积，可确保电容器的电荷存储量。再有，通过应用在表面具有微细的凹凸的所谓粗面的多晶硅膜作为第2多晶硅膜7d，可进一步确保电容器的电荷存储量。
特别是在具有上述结构的存储节点是厚膜存储节点的情况下，如以上所述，有必要在存储节点之下形成位线。因此，为了埋入位线，必须使氧化硅膜5的膜厚形成得更厚。此时，在现有的制造方法中，如已说明了的那样，形成用于将存储节点与源、漏区进行导电连接的的接触孔是困难的。在本结构的半导体装置中，可解决该问题。以下，按照制造工序说明这一点。
参照图2，p型半导体衬底1上用LOCOS法等形成分离氧化膜11。其后，将栅绝缘膜2夹在中间形成栅电极3。其后，将栅电极3等作为掩模进行离子注入，形成n型的1对源、漏区4a、4b。由此形成MOS晶体管T。其次，用CVD法等形成氧化硅膜5a以便覆盖该MOS晶体管T。在该氧化硅膜5a上形成露出源、漏区4b的表面的接触孔。在氧化硅膜5a上用CVD法等形成多晶硅膜以便埋入该接触孔。通过进行规定的光刻工艺对多晶硅膜进行刻蚀，形成位线16。位线16与源、漏区4b进行导电连接。其后，在氧化硅膜5a上用CVD法等形成多晶硅膜5b，以便覆盖该位线16。再有，在图2中，由于位线16被埋入于氧化硅膜5内，故用虚线来表示。此外，在以下示出的工序图中，省略位线。
其次，参照图3，在氧化硅膜5上进行规定的光刻工艺。然后，通过对氧化硅膜5进行各向异性刻蚀，形成露出源、漏区4a的表面的接触孔6。接触孔6的接触直径设为0.3微米。用CVD法等形成约7000埃厚的多晶硅膜7以便充填该接触孔6。多晶硅膜7用接触点6a与源、漏区4a进行导电连接。
其次，参照图4，在多晶硅膜7上进行规定的光刻工艺，在接触孔6的上方形成具有开口图形的光致抗蚀剂12。再有，开口的直径设为0.5微米，作成比接触孔6的开口直径0.3微米大的直径。
其次，参照图5，以图4中示出的光致抗蚀剂12作为掩模对多晶硅膜7进行各向异性刻蚀，形成开口部分13。通过开口部分13，露出接触孔6的开口端6b，即，氧化硅膜5的表面的一部分。此外，从该氧化硅膜5的表面的下方，露出接触孔6内埋入的多晶硅膜的上端面。接触孔6内留下的多晶硅膜为多晶硅柱状导电体7b。
在现有的制造方法中，作为开口部分，有必要形成深度相当于多晶硅膜6的厚度和氧化硅膜5的厚度加在一起的厚度的开口部分。因此，必须形成纵横比大的开口部分，形成这样的开口非常困难。如采用本发明，开口部分13的深度大体上相当于多晶硅膜7的厚度。因此，可容易地形成开口部分13。此外，在该工序中，多晶硅柱状导电体7b与多晶硅膜7暂时在导电方面分离开。其后，除去光致抗蚀剂。
其次，参照图6，在包含开口部分13的内表面的多晶硅膜7上，用CVD法等再形成500埃厚的多晶硅膜14。通过多晶硅膜14使多晶硅7与柱状导电体7b再次进行导电连接。
其次，参照图7，形成具有规定的图形的光致抗蚀剂15以便包含开口部分13。参照图8，以图7示出的光致抗蚀剂15作为掩模对多晶硅膜14、7进行各向异性刻蚀，露出氧化硅膜5的表面。其后除去光致抗蚀剂。由此，形成由第1多晶硅膜7c和第2多晶硅膜7d构成的存储节点7a。该存储节点7a通过多晶硅柱状导电体7b用接触点6a与源、漏区4a进行导电连接。此外，在存储节点7a中形成存储节点凹部7e。参照图9，存储节点7a的平面形状大致为一边L1的长度是1.8微米、另一边L2的长度是0.7微米的矩形。在其中央附近，形成直径约0.4微米、深度约0.65微米的存储节点凹部7e。
其后，参照图1，在存储节点7a中通过绝缘膜8形成单元板9。由此，完成电容器的制造。形成氧化硅膜等层间绝缘膜10以便覆盖单元板9，从而完成半导体装置。
如采用上述的制造方法，特别是在图5中示出的工序中，作为开口部分，形成大致相当于多晶硅膜7的厚度的深度的开口即可。因此，可容易地形成开口部分。而且，在开口部分13内很好地形成与埋入于接触孔内的柱状导电体7b和多晶硅膜7进行导电连接的多晶硅膜14。再者，通过在开口部分13内形成的多晶硅膜14，增大存储节点的电极的表面积。由此，容易地形成厚膜存储节点与源、漏区4a进行良好的导电连接的半导体装置，可得到电特性优良的半导体装置。
实施例2
作为用于对应于高密度化的半导体装置的一例，关于缩小存储节点的形成区域时的半导体装置进行说明。半导体装置的基本的剖面结构与图中示出的结构大致相同，但存储节点的尺寸变短。即，参照图10，存储节点7a的平面形状大致为一边L3的长度是1.5微米、另一边L4的长度是0.4微米的矩形。此时，在图5中示出的工序中形成的开口部分13的开口直径比图8中示出的工序中形成的存储节点7a的另一边L4的长度大。
因此，在刚形成开口部分13之后，第1多晶硅膜7c本身夹住开口部分，其一半与另一半暂时在导电方面分离。其后通过第2多晶硅膜7d对两半部分的第1多晶硅膜和多晶硅柱状导电体进行导电连接。
如采用该结构，随着存储节点形成区域的缩小，没有必要缩小接触孔6的直径或开口部分的直径。即，在变成开口直径的情况下，即使缩小存储节点的尺寸，开口直径与存储节点的尺寸相比相对地变大，也可进行存储节点与源、漏区的良好的导电连接。此外，也具有在存储节点的光刻工艺时所要求的与接触孔的重合容限变大的优点。再者，因为没有必要缩小接触孔的直径，故可抑制柱状导电体部分与源、漏区的接触电阻的增加。
此外，如在实施例1中所述，可应用在表面具有凹凸的所谓粗面的多晶硅膜作为第2多晶硅膜。此时，可进一步增大存储节点的表面积。再有，作为粗面多晶硅膜的形成方法的一例，可使用在特开平5-55505号公报中公开了的方法。
此外，作为多晶硅柱状导电体，可形成掺磷的多晶硅膜。此时，可降低多晶硅柱状导电体的电阻。结果，可进一步提高半导体装置的电特性。
再者，在上述的实施例中，就半导体衬底是p型，源、漏区是n型的情况进行了说明，但不用说，也可适用于半导体衬底是n型，源、漏区是p型的情况。
再有，这里公开了的上述实施例只不过是例示，本发明的范围由权利要求的范围来表示，意图是包含与权利要求中叙述的内容相当的所有的变更。
如采用本发明的半导体装置，首先，第1导电体部分通过第2导电体部分与柱状导电体部分进行导电连接，通过该柱状导电体部分，第1导电体部分和包含第2导电体部分的下部电极与导电层进行导电连接。与该导电层连接的柱状导电层在绝缘膜的接触孔内形成。形成第2导电体部分是为了覆盖在第1导电体部分中设置的、至少露出柱状导电体部分的上端表面的开口部分。因此，开口部分的深度大体与相当于第1导电体部分的厚度，在形成开口部分时，可容易地形成。结果，可容易地得到下部电极与导电层的导电连接良好的半导体装置，同时可提高半导体装置的电特性。
半导体装置最好再具有第1导电型区域、第2导电型的1对杂质区和栅电极。该第1导电型区域在半导体衬底的主表面上形成。第2导电型的1对杂质区在第1导电型区域中隔开规定的间隔而形成。栅电极在由1对杂质区夹住的第1导电型区域上，将栅绝缘膜夹在中间而形成。导电层包含1对杂质区中的1个区域。
由此，可构成单晶体管单电容器的存储单元。
此外，最好以将2个第1导电体部分分离的方式来形成开口部分。
如采用这种方法，在随着半导体装置的高密度化需要缩小设计规则时，可在保持开口部分或接触孔的各自的开口直径的状态下，缩小下部电极的尺寸。即，缩小下部电极的尺寸，开口部分的开口直径相对地变大，即使是下部电极夹住开口部分而分离成2个部分的结构，也可得到下部电极与导电层之间良好的导电连接。结果，可得到电特性优良的高密度的半导体装置。
此外，第2导电体部分的表面最好具有微细的凹凸。
此时，第2导电体部分的表面积进一步增大，更多的电荷存储于下部电极与上部电极之间。结果，可进一步提高半导体装置的存储维持特性等电特性。
如采用该结构，在绝缘膜上形成第2导电层时，也将第2导电层埋入接触孔内。第3导电层覆盖露出埋入接触孔的第2导电层的上端表面的开口部分，该接触孔设置于绝缘膜上的第2导电层中。该开口部分的深度大体相当于绝缘膜上的第2导电层的厚度即可。因此，没有必要形成比较深的开口部分，故可容易地形成开口部分。绝缘膜上的第2导电层通过第3导电层与绝缘膜中形成的接触孔内的第2导电层进行导电连接，该接触孔内的第2导电层与第1导电层进行导电连接。结果，可容易地形成第1导电层与第2、3导电层的导电连接良好的半导体装置。
形成开口部分的工序最好包含将第2导电层分离成两个的工序。
此时，随着半导体装置的高密度化，即使缩小第2导电层的规定尺寸，也可在不缩小开口部分或接触孔的开口直径的情况下形成开口部分。即，开口部分的开口直径比第2导电层的规定尺寸相对地变大，故在夹住开口部分的情况下将第2导电层分离为2个。分离为2个的第2导电层通过第3导电层与第1导电层进行导电连接。由此，可容易地形成要求高密度化的半导体装置。
此外，最好备有以下的工序。在半导体衬底的主表面上形成第1导电层。在第1导电型区域上隔开规定的间隔形成第2导电型的1对杂质区。在由1对杂质区夹住的第1导电型区域上将栅绝缘膜夹在中间形成栅电极。在主表面上形成绝缘膜以便覆盖栅电极。
由此，可形成备有单晶体管单电容器的存储单元。
此外，形成第3导电层的工序最好包含形成表面上具有微细的凹凸的多晶硅膜。
此时，可增大第3导电层的表面积，可在第3导电层和第4导电层之间存储更多的电荷。结果，可进一步提高半导体装置的存储维持特性等的电特性。
此外，形成第2导电层的工序最好包含形成掺磷的多晶硅膜。此时可降低第2导电层的电阻，可提高半导体装置的工作特性。

Claims (9)

1.一种具有电容器的半导体装置，其特征在于，备有：
在半导体衬底的主表面上形成的导电层；
在包含所述导电层的所述半导体衬底的主表面上形成的绝缘膜；
为了露出所述导电层的表面而在所述绝缘膜上设置的接触孔中以不超过该接触孔的上端的方式埋入导电体而形成的柱状导电体部分；
下部电极，包括第1导电体部分和第2导电体部分，第1导电体部分在包含所述接触孔上方的所述绝缘膜上的规定区域中形成，同时至少具有露出所述柱状导电体部分的上端表面的开口部分，第2导电体部分在所述开口部分内在该开口部分的侧面、所述绝缘膜的表面、所述柱状导电体部分的上端表面上形成，而且在所述第1导电体部分的上表面上形成，使所述柱状导电体部分与所述第1导电体部分进行导电连接；
上部电极，包括第3导电体部分，第3导电体部分在所述第2导电体部分的表面上将电介质膜夹在中间而形成；
第1导电体部分的平面形状实质上是矩形，开口部分比矩形的短边尺寸较大。
2.根据权利要求1所述的具有电容器的半导体装置，其特征在于，还备有：
在所述半导体衬底的主表面上形成的第1导电型区域；
在所述第1导电型区域中隔开规定的间隔而形成的第2导电型的1对杂质区；
在由所述1对杂质区夹住的所述第1导电型区域上，将栅绝缘膜夹在中间而形成的栅电极；
所述导电层包含所述1对杂质区中的1个区域。
3.根据权利要求1或2所述的具有电容器的半导体装置，其特征在于：形成所述开口部分，将所述第1导电体部分分离成2部分。
4.根据权利要求1所述的具有电容器的半导体装置，其特征在于：所述第2导电体部分在该第2导电体部分表面具有微细的凹凸。
5.一种具有电容器的半导体装置的制造方法，其特征在于，备有下述工序：
在半导体衬底的主表面上形成第1导电层的工序；
在所述主表面上形成绝缘膜以便覆盖所述第1导电层的工序；
在所述绝缘膜上形成露出所述第1导电层的表面的接触孔的工序；
在包含所述接触孔内的所述绝缘膜上的规定区域中形成第2导电层的工序；
在所述第2导电层中露出所述绝缘膜的表面的同时，从该绝缘膜的表面的下方形成露出所述第2导电层的上端表面的开口部分的工序，所述第2导电层在所述接触孔内形成；
在所述开口部分中的该开口部分的侧面、所述绝缘膜的表面和所述第2导电层的上端表面及所述第2导电层的上表面形成第3导电层的工序；
在所述第3导电层上将电介质膜夹在中间而形成第4导电层的工序。
6.根据权利要求5所述的具有电容器的半导体装置的制造方法，其特征在于：形成所述开口部分的工序包括将上述绝缘膜上形成的所述第2导电层分离为两个的工序。
7.根据权利要求5所述的具有电容器的半导体装置的制造方法，其特征在于，还备有下述工序：
在所述半导体衬底的主表面上形成第1导电型区域的工序；
在所述第1导电型区域中隔开规定的间隔而形成第2导电型的1对杂质区的工序；
在由所述1对杂质区夹住的所述第1导电型区域上，将栅绝缘膜夹在中间而形成栅电极的工序。
8.根据权利要求5所述的具有电容器的半导体装置的制造方法，其特征在于，所述形成第3导电体的工序包括形成在表面具有微细的凹凸的多晶硅膜的工序。
9.根据权利要求5～8的任一项所述的具有电容器的半导体装置的制造方法，其特征在于，所述形成第2导电体的工序包括形成掺磷的多晶硅膜的工序。
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