CN1947252A - 存储器阵列、形成存储器阵列的方法和形成位线接触的方法 - Google Patents

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Abstract

本发明包括存储器阵列、和用于形成存储器阵列的方法。在存储器阵列制造过程中使用图案化的蚀刻停止，该蚀刻停止覆盖存储节点接触位置，同时给位线接触位置留下开口。在蚀刻停止上和位线接触位置上形成绝缘材料，穿过绝缘材料形成沟槽。在沟槽内设置导电材料，从而形成位线互连，该位线互连与位线接触位置电接触并通过蚀刻停止与存储节点接触位置电隔离。在随后的处理中，穿过蚀刻停止形成开口，该开口到达存储节点接触位置。然后在开口内形成存储器存储器件，其与存储节点接触位置电接触。

Description

存储器阵列、形成存储器阵列的方法 和形成位线接触的方法
技术领域
本发明涉及存储器阵列(例如DRAM阵列)、形成存储器阵列的方法，和形成位线接触的方法。本发明还涉及形成用于DRAM阵列的存储节点的方法。
背景技术
存储器阵列用于程控数据存储器件。例如，动态随机存取存储器(DRAM)通常用于程控存储器存储器件。DRAM一般形成为单个存储器单元的阵列，每个单元都包括晶体管和存储器存储器件。存储器存储器件一般为电容器。电容器形成在跨过DRAM阵列延伸的字线内。跨过DRAM阵列还设置一连串的位线。通过激活特定组合的字线和位线，可从单个DRAM单元的存储器存储器件写入或读出信息位。因此，可用适当组合的字线和位线来具体寻址DRAM阵列的每个存储器件。
DRAM阵列一般形成为与半导体衬底有关的集成电路。半导体器件处理的持续目的是增加集成的比例、简化处理并减小成本。希望产生形成DRAM阵列的新方法，以向着一个或多个这样的持续目的前进。
这里描述的发明方面特别用于制造DRAM阵列。然而，应当理解到尽管这里主要描述本发明适用于DRAM阵列，但本发明还适用于其他半导体制造工序和其他存储器阵列，本领域的普通技术人员能够认识到这一点。
发明内容
一方面，本发明涉及一种形成用于存储器阵列的位线接触的方法。提供了一种半导体衬底。该衬底具有两组导电节点，其中一组定义为第一组，另一组定义为第二组。在衬底上形成图案化的蚀刻停止。图案化的蚀刻停止覆盖第二组导电节点并具有穿过第二组导电节点而延伸到第一组导电节点的开口。在图案化的蚀刻停止上形成电绝缘材料，且穿过绝缘材料蚀刻沟槽。所述沟槽延伸到图案化的蚀刻停止，并通过图案化的蚀刻停止中的开口延伸到第一组导电节点。在沟槽内设置导电材料并使其与第一组导电节点电接触。与第二组导电节点电接触地形成存储器存储器件(例如电容器结构)。与设置在沟槽内的导电材料电接触地形成位线，因此这种导电材料形成为位线互连。
在一个方面中，一种为DRAM阵列形成存储节点的方法。提供半导体结构。该结构包括多个存储节点接触位置。在存储节点接触位置上形成一叠层。该叠层包括：存储节点位置上的第一电绝缘材料、在第一电绝缘材料上的多个间隔的导电线、填充在间隔开的导电线之间的空间的第二电绝缘材料、和在导电线正上方的多个间隔的电绝缘线，其与导电线一一对应。每条导电线都具有一对相对的横向边缘和在相对的横向边缘之间的第一横向宽度。电绝缘线具有相对的横向边缘和在相对的横向边缘之间的第二横向宽度，该宽度比第一横向宽度大。蚀刻开口，该开口完全穿过第一和第二电绝缘材料延伸到存储节点位置。该开口与间隔开的电绝缘线的横向边缘对准。在开口内形成具有存储节点的电容器。该存储节点与存储节点接触位置电接触。
在一个方面中，本发明包含一种DRAM阵列。该阵列包括半导体衬底和由衬底支撑的多个晶体管结构。每个晶体管结构都包括晶体管栅极和一对源极/漏极区域，每对源极/漏极区域都包括位线接触源极/漏极区域和存储节点接触源极/漏极区域。在衬底上的且与位线接触源极/漏极区域电连接的多个位线互连叠层。该位线互连叠层至少通过电绝缘层而与存储节点接触源极/漏极区域分离，所述电绝缘层包括氮化硅、氧氮化硅和未掺杂的二氧化硅之一或多个。位线互连叠层每个都包括：导电位线互连、导电位线互连上的电绝缘帽、和覆盖导电位线互连侧壁的一对电绝缘侧壁隔件。该位线互连具有第一横向宽度，电绝缘帽具有大于第一横向宽度的第二横向宽度。DRAM阵列还包括多个电容器结构，其具有穿过电绝缘层延伸且与存储节点接触源极/漏极区域电接触的存储节点。
附图说明
下面参照附图描述本发明的优选实施方案。
图1-3是在本发明示例性方面的预备处理阶段时半导体晶片片段的示意性横截面图。图2和3是沿图1的横截面2-2和3-3；图1是沿图2和3的横截面1-1。
图4是示意性半导体晶片片段的示意性顶视图，其分别示出了沿着线1-1，2-2和3-3的图1，2和3的片段位置。
图5-7分别是图1-3之后的处理阶段时示出的图1-3的横截面片段的视图。图6和7的视图是沿图5的线6-6和7-7，图5的视图是沿图6和7的线5-5。
图8-10分别是图5-7之后的处理阶段时示出的图1-3的横截面片段的视图。图9和10的横截面是沿图8的线9-9和10-10，图8的横截面是沿图9和10的线8-8。
图11-13分别是图8-10之后的处理阶段时示出的图1-3的横截面片段的视图。图12和13的横截面显示为沿着图11的线12-12和13-13，图11的横截面显示为沿着图12和13的线11-11。
图14-16分别是图11-13之后的处理阶段时示出的图1-3的横截面片段的视图。图15和16的横截面显示为沿着图14的线15-15和16-16，图14的横截面显示为沿着图15和16的线14-14。
图17-19分别是图14-16之后的处理阶段时示出的图1-3的横截面片段的视图。图18和19的横截面显示为沿着图17的线18-18和19-19，图17的横截面显示为沿着图18和19的线17-17。
图20-22分别是图17-19之后的处理阶段时示出的图1-3的横截面片段的视图。图21和22的横截面显示为沿着图20的线21-21和22-22，图20的横截面显示为沿着图21和22的线20-20。
图23是在图20-22的处理阶段时示出的半导体晶片片段的示意性顶视图，示意性地示出了典型的晶片片段包括存储器阵列区域和存储器阵列区域外围的区域。
图24-26分别是图20-22之后的处理阶段时示出的图1-3的横截面片段的视图。图25和26的横截面显示为沿着图24的线25-25和26-26，图24的横截面显示为沿着图25和26的线24-24。
图27-29分别是图24-26之后的处理阶段时示出的图1-3的横截面片段的视图。图28和29的横截面显示为沿着图27的线28-28和29-29，图27的横截面显示为沿着图28和29的线27-27。
图30-32分别是图27-29之后的处理阶段时示出的图1-3的横截面片段的视图。图31和32的横截面显示为沿着图30的线31-31和32-32，图30的横截面显示为沿着图31和32的线30-30。
图33-35分别是图30-32之后的处理阶段时示出的图1-3的横截面片段的视图。图34和35的横截面显示为沿着图33的线34-34和35-35，图33的横截面显示为沿着图34和35的线33-33。
图36-38分别是图33-35之后的处理阶段时示出的图1-3的横截面片段的视图。图37和38的横截面显示为沿着图36的线37-37和38-38，图36的横截面显示为沿着图37和38的线36-36。
图39是示出本发明示例性应用的计算机的示意性图。
图40是显示图39的计算机主板的特定特征的框图。
图41是依照本发明示例性方面的电子系统的高层次框图。
图42是依照本发明一个方面的示例性存储器件的简化框图。
具体实施方式
本发明的一个方面涉及DRAM阵列的形成。该阵列包括存储节点接触位置和位线接触位置。在形成延伸到位线接触位置的沟槽过程中，利用蚀刻停止(etch stop)来保护存储节点接触位置。随后，在沟槽内形成导电材料，从而形成延伸到位线接触位置的位线互连。通过在沟槽内形成导电材料将导电材料成形为导线。在特定的方面中，可以考虑形成这种导电材料以便对应于将镶嵌工艺(damasceneprocess)结合到制造与DRAM阵列关联的位线互连的方法中。
在形成导电位线互连材料之后，在位线互连材料上形成绝缘帽。绝缘帽可以具有延伸超过位线导电互连材料的横向边缘的横向外围。可以执行相对于绝缘帽的横向边缘自对准的蚀刻，从而形成延伸穿过蚀刻停止并延伸到存储节点接触位置的开口。然后在开口内可以形成电容器存储节点。参照图1-42描述本发明的示例性方面。
先参照图1-4，半导体晶片的片段显示为半导体结构10。在本发明示例性方面的预备处理阶段中示出该结构10，在图1-3中显示为包括半导体衬底12。衬底12例如可以是用背景p型掺杂剂轻掺杂的单晶硅晶片。为了帮助解释下面的权利要求，术语“半导体的衬底”和“半导体衬底”定义为意味着包含半导体材料的任何结构，包括但并不限于块状半导体材料，如半导体晶片(单独的或在其上包含其他材料的组装结构)、和半导体材料层(单独的或包含其他材料的组装结构)。术语“衬底”是指任何支撑结构，包括但不限于上述的半导体衬底。
在图1-3中显示了隔离区域14。隔离区域在衬底12内延伸。隔离区域14例如可以对应于浅的沟槽隔离区域，并因此可以包括二氧化硅、主要由二氧化硅构成，或由二氧化硅构成。
图1显示了在衬底12上延伸的一组四条字线16，18，20和22。每条字线都包括含有导电材料26和电绝缘帽28的叠层。中心字线还包括在导电材料26下面的绝缘材料24。绝缘材料24例如可以包括二氧化硅、主要由二氧化硅构成，或由二氧化硅构成，在特定的方面中其可以称作栅极氧化物。导电材料26包括一个或多个导电组合物，例如包括金属、金属化合物(例如硅化物)和/或导电掺杂的硅。绝缘帽28可以包括任何适宜的电绝缘材料，或材料的组合物，在特定的方面中将包括氮化硅和二氧化硅之一或两个、主要由氮化硅和二氧化硅之一或两者构成、或由氮化硅和二氧化硅之一或两者构成。
每条字线16，18，20和22都包括一对相对的侧壁，沿着这种相对的侧壁形成了各向异性蚀刻的侧壁隔件30。侧壁隔件30可以包括任何适宜的电绝缘材料，在特定的应用中其包括氮化硅、主要由氮化硅构成、或由氮化硅构成。
在图1所示的横截面中，字线18和20结合到晶体管结构32和34中。具体地说，字线18包括晶体管栅极，其门控地连接一对源极/漏极区域36和38；字线20包括晶体管栅极，其门控地连接源极/漏极区域38与另一个源极/漏极区域40。源极/漏极区域36，38和40示出为延伸到衬底12内的导电掺杂的扩散区域。区域36，38和40可以包括n型掺杂区域和/或p型掺杂区域。源极/漏极区域显示为包括在衬底12内深入延伸的掺杂区域42，和在衬底12内较不深入延伸的轻掺杂区域44。
导电基座46，48和50显示为分别形成在源极/漏极区域36，38和40上。基座46，48和50可以包括任何适宜的导电材料。在特定的方面中，基座包括下部和上部，下部为导电掺杂的外延生长的半导体材料，如导电掺杂的外延生长的硅，上部为非外延生长的材料，其例如包括一种或多种金属、金属化合物和/或导电掺杂的半导体材料(例如导电掺杂的硅)。基座46，48和50分别具有最上表面47，49和51。
字线16，18，20和22穿过电绝缘材料52延伸。绝缘材料52大致主要围绕存储器阵列的外部，因此主要在所示区域的外部。电绝缘材料52可以包括任何适宜的金属，例如包括掺杂的或未掺杂的氧化硅，如硼磷硅玻璃(BPSG)。在所示的本发明的方面中，绝缘材料52包括最上表面53，其被平坦化为大致与导电基座的最上表面47，49和51相同的水平面，这种平坦化的表面为大致与字线16，18，20和22的绝缘帽28的最上表面相同的水平面。例如通过化学机械抛光来实现最上表面47，49，51和53的平坦化。平坦化的表面可以彼此恰好齐平。可选择地，例如由于在不同表面中使用的各种材料的移除速率不同，所以平坦化的表面可以略微偏离彼此齐平。
在下面所述的处理中，电容器存储节点形成为与基座46和50的表面47和51电连接；位线形成为与基座48的表面49电连接。因此，表面47和51可以称作存储节点接触位置，表面49可以称作位线接触位置。此外，与基座46和50欧姆连接的源极/漏极区域36和40可以称作存储节点接触源极/漏极区域，与基座48欧姆连接的源极/漏极区域38可以称作位线接触源极/漏极区域。因而，在晶体管结构32中门控连接的源极/漏极区域可以称作位线接触源极/漏极区域38和存储节点接触源极/漏极区域42；在晶体管结构34中门控连接的源极/漏极区域可以称作位线接触源极/漏极区域38和存储节点接触源极/漏极区域40。注意到，位线接触源极/漏极区域在组成上可以与存储节点接触源极/漏极区域相同或者不同。
图2显示出由源极/漏极区域38和基座48的组合而形成的位线接触作为位线接触阵列的一部分，位线接触阵列的其他导电基座标记为60，位线接触阵列的其他源极/漏极区域标记为58。基座60具有上表面61，其基本上与基座48的上表面49共面。
图3显示出包含源极/漏极区域40和基座50的存储节点接触作为存储节点接触的一部分，源极/漏极接触阵列的其他基座标记为62，源极/漏极接触阵列的其他源极/漏极区域标记为64。基座62具有上表面63，其基本上与基座50的上表面51共面。
图4显示出基座46，48和50相对于彼此的示例性取向，还显示了基座46类似于基座50是存储节点接触位置阵列的一部分，并在这种位置的列或行内延伸。在与位置46相同的所示列内的另一个存储节点接触位置在图4中被标记为66。
接下来参照图5-7，在存储节点接触位置(具体地说，是与基座46，50和62的最上表面对应的位置47，51和63)上形成图案化的蚀刻停止70。图案化的蚀刻停止覆盖存储节点接触位置，但没有覆盖位线接触位置(具体地说，是与基座48和60的最上表面对应的位置49和61)。蚀刻停止70在图6的视图中将是可见的，并且在横截面平面的后面，具体地说是在延伸到基座48和60的开口的后面。为了简化附图并着重强调蚀刻停止70没有在基座48和60上方，在图6中没有示出蚀刻停止70。
在特定的方面中，可考虑位线接触位置对应于第一组导电节点，考虑存储节点接触位置对应于第二组导电节点。在这些方面中，可以考虑图案化的蚀刻停止覆盖第二组导电节点，同时具有穿过其延伸到第一组导电节点的开口。
利用任何适当的方法将蚀刻停止70构图成想要的形状。在特定的方面中，可以最初完全跨过衬底形成层70，随后可以用适当的蚀刻移除层的选定部分，从而将所述层构图。可利用光刻处理在层70上形成掩模(没有示出)，其定义了利用蚀刻移除的选定部分。
图案化的蚀刻停止70可以包括具有适当蚀刻特性的任何适宜的电介质材料。在特定的方面中，蚀刻停止70可以包括氧化铝、主要由氧化铝构成、或由氧化铝构成。附加地或者可选择地，蚀刻停止70包括硅及氧和氮之一或两者、主要由硅及氧和氮之一或两者构成、或由硅及氧和氮之一或两者构成。例如，蚀刻停止70可以包括二氧化硅，氮化硅，和/或氧氮化硅、主要由二氧化硅，氮化硅，和/或氧氮化硅构成、或由二氧化硅，氮化硅，和/或氧氮化硅构成。如果蚀刻停止70包括二氧化硅，则这种可以不掺杂。具体地说，二氧化硅其中包括不可探测的硼和磷。因此在一些方面中，蚀刻停止层可以包括未掺杂的氧化物、主要由未掺杂的氧化物构成、或由未掺杂的氧化物构成。
在所示的本发明的方面中，图案化的蚀刻停止70在正视方向上位于字线16，18，20和22的上方，因此在正视方向上位于由字线18和20形成的晶体管栅极的上方。蚀刻停止70显示为与字线叠层16，18，20和22的电绝缘帽28物理接触，进而显示为与侧壁隔件30接触。
接下来参照8-10，在图案化的蚀刻停止70上，以及在位线接触位置49和61上形成电绝缘材料72。材料72显示为具有平坦的上表面。
绝缘材料72可以包括单一均质的组合物，或者可以包括多个层。在一些方面中，绝缘材料72可以称作绝缘块。材料72是可以相对于蚀刻停止70选择性地蚀刻的材料。在特定的方面中，蚀刻停止70和层72可以分别称作第一电绝缘材料和第二电绝缘材料。
绝缘材料72可以包括任何适宜的电绝缘组合物，或者组合物的组合。在特定的方面中，绝缘材料72包括低k电介质材料和掺杂的氧化硅之一或两者、主要由低k电介质材料和掺杂的氧化硅之一或两者构成、或由低k电介质材料和掺杂的氧化硅之一或两者构成。低k电介质材料是具有比二氧化硅小的介电常数的任何材料。在一些方面中，绝缘材料72可以是氧化硅，其比用于蚀刻停止70的氧化硅掺杂得更重。典型掺杂的氧化硅是BPSG、PSG和氟化玻璃。
接下来参照图11-13，特别是图12和13，穿过绝缘材料72形成沟槽76，78，80，82和84。沟槽完全穿过绝缘材料72延伸。因此，沟槽延伸到蚀刻停止70的上表面，还延伸到通过图案化的蚀刻停止70而暴露的位线接触位置49和61。开口延伸成暴露位置49和61的导电表面，如图所示。可选择地，开口延伸到在随后处理中被移除的绝缘材料的薄膜(例如在位置49和61的导电掺杂的硅上形成的自然氧化物的膜)。
通过使用图案化的光致抗蚀剂掩模(没有示出)的适当的光刻处理以及材料72的适当蚀刻，可以定义沟槽的位置。在形成沟槽之后移除光致抗蚀剂掩模。典型地，层72具有从大约100纳米到大约500纳米的厚度，可以选择适当的蚀刻来形成沟槽，以使沟槽具有所示的“V”形。因而，沟槽的底部形成为比沟槽的顶部窄。沟槽侧壁的倾斜相对于垂直线(没有示出)例如大约为85°正负2°。沟槽所示的“V”形在进一步的处理(下面所述)中是有利的，因为在沟槽顶部处形成的材料比在沟槽底部处形成的材料具有更宽的横向外围。
图11中唯一可见的沟槽是沟槽80，图11结构的上表面基本上对应于沟槽80的底表面。对应于沟槽80侧壁的绝缘材料72在图11的视图中是可见的，其在横截面平面的后面，具体地说是在对应于沟槽80的开口的后面。为了简化附图，在图11中没有示出沟槽80侧壁的材料72。
图11显示出用于形成沟槽的蚀刻在蚀刻停止70上停止，在绝缘帽28和侧壁30的材料(这种材料典型为氮化硅)上停止，还在基座48的导电上表面49上停止。可以选择适宜的蚀刻，用来相对于导电材料48、绝缘材料28和30、以及绝缘材料70来选择性地蚀刻绝缘材料72。在特定的方面中，绝缘材料72可以主要由掺杂的氧化物构成、或者由掺杂的氧化物构成；层70可以主要由未掺杂的氧化物构成、或者由未掺杂的氧化物构成(或者由比材料72的氧化物低掺杂的氧化物构成)；材料28和30可以主要由氮化硅构成、或者由氮化硅构成；上表面49可以主要由金属或掺杂的半导体材料构成、或者由金属或掺杂的半导体材料构成。
在特定的应用中，在穿过层70的开口的构图过程中(上面参照图5-7所述的)和/或在穿过层72的沟槽的构图过程中，可以形成到一条或多条字线16，18，20和22的适当的局部互连。
在形成沟槽之后残留的绝缘材料72具有最上表面90和延伸到沟槽中的倾斜侧壁表面92。
将结构10暴露于适当的清洗，以清洗在穿过材料72形成沟槽之后暴露的表面，这种清洗可制备暴露的表面，用于随后在其上粘结形成的导电材料。
参照图14，15和16，导电材料的叠层100形成在沟槽76，78，80，82和84内，且还覆盖绝缘材料72的上表面90。叠层100包括薄的粘结组合物102和块状组合物104。粘结组合物和块状组合物中任一或两者可包括多层或可以是均质的。在特定的方面中，粘结组合物可以包括氮化钛和/或氮化钨层上的元素钛层、主要由氮化钛和/或氮化钨层上的元素钛层构成、或者由氮化钛和/或氮化钨层上的元素钛层构成；块状材料104可以包括元素钨、主要由元素钨构成、或者由元素钨构成。因此，叠层100可以是三层叠层，一层是氮化钨或氮化钛，下一层是钛，上面块状层是钨。在其他方面中，粘结剂可以包括TaN、主要由TaN构成、或者由TaN构成；块状组合物可以包括铜、主要由铜构成、或者由铜构成，假定利用TaN和Cu的适宜温度由可以与包含片段10的晶片有关的其他器件(没有示出)来调节。附加地或可选择地，叠层100可以包括元素Ta。
除了用于叠层100的组合物102和104的上述材料之外或代替该材料，还可使用其他导电材料，并且进一步应当理解到，如果块状材料104适宜粘结到沟槽76，78，80，82和84内的表面上，则可消除粘结组合物102。可通过任何适宜的方法，例如化学汽相沉积、物理汽相沉积、和/或电镀等形成导电材料102和104。在特定的方面中，可考虑粘结材料102部分地填充沟槽76，78，80，82和84。在该方面中，可考虑将块状材料104形成在被部分填充的沟槽内，从而完全填充沟槽。
导电材料102和104通过蚀刻停止70与存储节点接触基座46，50和62电隔离，并通过穿过图案化的蚀刻停止70延伸的开口而与位线接触基座48和60电连接。在所示的本发明的方面中，导电叠层100物理地接触位线接触基座的上表面。因此，可考虑导电叠层100物理地接触由位线接触基座的上表面确定的位线接触位置。
图14中所示的导电材料102呈现为在蚀刻停止70上比在基座48上厚。这是由于视图的横截面，并不是由于材料102的厚度变化。通过比较图15和16的横截面可理解这一点。图15的横截面显示出穿过图15垂直切割横截面材料102看到的图14的部分，图16的横截面显示出穿过图16倾斜切割横截面材料102看到的图14的部分。
参照图17-19，将叠层100的上表面平坦化，从而从绝缘材料72的最上表面90上移除叠层100。这就形成了叠层100的平坦化的上表面106，还形成了分别与开口76，78，80，82和84内的导电材料电隔离的导线116，118，120，122和124。例如通过化学机械抛光实现叠层100上表面的平坦化。所示平坦化形成了叠层100的上表面106，其与绝缘材料72的初始上表面90大约在相同的水平处。然而，应当理解在本发明的特定方面中，所述平坦化移除了材料72中的一些，因此上表面106和材料72的新上表面90可以在正视方向上位于在平坦化之前存在的材料72的上表面的下方。
可以考虑导线116，118，120，122和124为间隔的导线，因为导线通过绝缘材料72彼此间隔。
接下来参照图20-22，减小导线116，118，120，122和124的正视方向上的高度。例如用干法蚀刻实现这种高度的减小。在所示的本发明的方面中，将导线减小到大约填充沟槽76，78，80，82和84一半深度的高度。导线高度的减小可以被认为是沟槽内部导电材料量的减小，从而沟槽变为少于完全用导电材料所填充的。导线高度的减小还可被认为是在导线上形成第二沟槽，这种第二沟槽对应于通过其中导线高度减小而开口的沟槽78，80，82和84的部分。换句话说，沟槽78，80，82和84可以被认为是第一沟槽，其在图20-22的处理阶段处用导电材料部分填充，从而在第一沟槽内的导电材料上留下开口。保留在第一沟槽内的导电材料上的这种开口是第二沟槽，该第二沟槽在导电材料上延伸，并完全包含在第一沟槽内。
导线116，118；120，122和124具有底表面130和顶表面132，高度136在顶表面和底表面之间延伸。高度136仅仅显示用于导线122，且仅在图22中示出。该高度至少是由于下面的原因而沿着导线变化，即导线在位线接触位置(例如图23中所示的位置)上比蚀刻停止70上厚，但高度的这种微小变化不会影响下面的讨论。
导线包括彼此相对的倾斜的侧表面138和140。此外，导线包括在最宽点处的侧表面138和140之间延伸的横向宽度142，其在所示的应用中对应于导线的最上表面。横向宽度142仅仅显示用于导线124，且仅在图22中示出。横向宽度至少是由于下面的原因而沿着导线变化，即导线在位线接触位置(例如图23中所示的位置)上比蚀刻停止上厚，但横向宽度的这种微小变化不会影响下面的讨论。
参照图23，示意性地示出了包含结构10的晶片片段的上表面。尽管所示的布局包括直线的图案，但应当理解到可使用其他图案，例如包括用于6F2单元排列的织网图案。图23的晶片片段显示为包括存储器阵列区域(例如DRAM阵列区域)150和存储器阵列区域外围的区域152。虚线151用于区分存储器阵列区域150和外围区域152之间的边界。线154，156，158，160和162显示为横穿跨越存储器阵列区域150以及外围区域152。与上述的线116，118，120，122和124类似，线154，156，158，160和162对应于导线，并根据参照图1-22所述的方法形成。线154，156，158，160和162最终为位线互连。
本发明的一个方面是如下认识，即具有跨过外围区域152比跨过存储器阵列区域150更厚的位线互连是有利的。跨过存储器阵列区域150和外围区域152可以同等地形成图17-19的厚线。然后用掩模保护跨过外围区域152的线，从而仅仅在跨过存储器阵列区域150延伸的线的部分上实施图20-22中所示的线厚度的减薄。保护膜可以是任何适宜的材料，例如包括使用光刻进行构图的光致抗蚀剂。保护跨过外围区域152的线154，156，158，160和162同时将跨过存储器阵列区域150的线减薄的结果是，这些线在外围区域152中相对于存储器阵列区域150将具有期望增加的厚度。这可使这些线具有低的片rho(电阻)，这对于形成这些线的局部互连是期望的。
接下来参照24-26，利用各向同性蚀刻来加宽导线116，118，120，122和124的沟槽的上部。一般在沟槽的每一侧上足以移除大约10纳米的条件下执行蚀刻。注意到在本发明的各个方面中蚀刻可以是任选的。
图24-26所示的蚀刻考虑被认为是加宽沟槽76，78，80，82和84的上部。因而该蚀刻将导线116，118，120，122和124上的开口的宽度延伸到这样的横向宽度，即该横向宽度大于导线最上部的横向宽度142(图22和26)。
接下来参照图27-29，在线116，118，120，122和124上的加宽的开口内形成电绝缘材料150。换句话说，在保留于沟槽下部内的导电材料104和102上的沟槽76，78，80，82和84的加宽部分内，形成绝缘材料150。绝缘材料150显示为包含平坦化的上表面151，其与绝缘材料72的上表面90基本上是共延的。这可例如通过下述方式实现，即用足够的绝缘材料150填充沟槽76，78，80，82和84，以完全填充沟槽并在材料72的上表面90上延伸，随后将材料150平坦化，从而形成所示平坦化的上表面151。例如通过化学机械抛光实现适宜的平坦化。
尽管显示出材料150具有平坦化的上表面，该平坦化的上表面在材料150平坦化之前的上表面90的正视方向上的高度处与材料72的上表面90共延，但应当理解，材料150的平坦化可以移除材料72中的一些，因此图27-29处理阶段时的材料72的上表面90可以相对于处理阶段之前的其位置被降低。还注意到尽管显示出材料150被平坦化，但本发明还包含其他方面(没有示出)，其中仅回蚀刻材料150，而不是将其平坦化。
绝缘材料150包括任何适宜的电绝缘材料，但优选包括这样的材料，即对于该材料可选择性地蚀刻绝缘材料70和72。在本发明的特定方面中，材料70主要由未掺杂的二氧化硅构成、或由未掺杂的二氧化硅构成；材料72主要由掺杂的二氧化硅构成、或由掺杂的二氧化硅构成；材料150主要由氮化硅构成、或者由氮化硅构成。
考虑将材料150形成一系列间隔的电绝缘线156，158，160，162和164，其分别在正视方向上位于导线116，118，120，122和124的上方，且与导线一一对应。电绝缘线156，158，160，162和164包括顶表面151、底表面153、和从底表面延伸到顶表面的侧壁表面155和157。可以考虑将电绝缘线156，158，160，162和164形成为导线116，118，120，122和124上的电绝缘帽，因此在本发明的特定方面中，电绝缘线可以称作电绝缘帽。
绝缘线156，158，160，162和164包括底部和侧壁表面之间的高度170(在图27中高度170显示为线158)。绝缘线156，158，160，162和164还包括在相对的侧壁表面155和157之间延伸的最大横向宽度172(在图27中宽度172显示为线162)。如果绝缘线150的侧壁是垂直的，则横向宽度沿着线的高度是恒定的；如果线包括倾斜的侧壁(如图所示)，则最大横向宽度出现在线的最上表面处。
在本发明的各个方面中，绝缘材料70，72和150可以分别称作第一、第二和第三绝缘材料，以将材料彼此区别。在其他方面中，绝缘材料70和150可以分别称作第一和第二绝缘材料；在另外的其他方面中，绝缘材料72和150可以分别称作第一和第二绝缘材料。
电绝缘线156，158，160，162和164的横向宽度172大于导线116，118，120，122和124的横向宽度142(图26)。这能够对存储节点接触基座46，62和50执行自对准蚀刻，如图30-32所示。具体地说，通过材料72和70同时利用线156，158，160，162和164作为蚀刻掩模，来执行蚀刻。开口在图32中标记为170，并延伸到存储节点接触基座50和62的上表面51和63。在包含位线接触基座48和60的区域上可以设置保护掩模(未示出)，以在蚀刻过程中保护该区域，从而所述开口不在位线接触基座之间延伸。随后可以移除保护材料。
开口170的形成可以被认为是利用帽156，158，160，162和164作为悬垂物以遮蔽并保护下面的线116，118，120，122和124而进行的自对准接触蚀刻。示意性地显示了开口170，应当理解到，开口与图30-32的其他结构的相对比例可以与所示的是不同的。例如，在下面的处理中在开口170中形成导电材料，且开口170的宽度成比例地大于图30-32中所示的，以留出用于形成各种材料的充足空间是有利的。
形成开口时靠近开口170由材料72形成隔件180。隔件180保护线116，118，120，122和124的横向侧壁，并在随后形成在开口170内的线与导电材料之间提供电隔离。隔件180可以称作横向侧壁隔件，其沿着线116，118，120，122和124的横向边缘。如上所述，材料72可以包括掺杂的氧化硅、主要由掺杂的氧化硅构成、或者由掺杂的氧化硅构成。因此，隔件180可以包括掺杂的氧化硅、主要由掺杂的氧化硅构成、或者由掺杂的氧化硅构成。在本发明的一些方面中，隔件180可以包括低k电介质材料、主要由低k电介质材料构成、或者由低k电介质材料构成。
接下来参照图33-38，与基座50和62电接触地形成电容器结构(图38的200，202，204，206和208)。优选的电容器是在开口170内的容器电容器(container capacitor)，因而具有全部延伸到开口170内的存储节点、电介质材料和电容器板。在所示的示意性图中，开口170的比例尺寸太小，从而不能显示出形成在开口内的容器电容器，因此所示的电容器是本发明较不优选的实施方案，其中存储节点包括穿过开口170延伸到基座50和62的杆(stem)。形成所示电容器的具体方法开始于图33-35，在开口170内形成导电材料190并将其构图成电隔离的存储节点。构图的材料190显示为在材料150的上表面上突出，但应当理解到，本发明还包含其他的方面(未示出)，其中材料190具有被平坦化成与材料150的最上表面共延的最上表面。导电材料190可以包括均质的组合物，或者可以包括两个或多个不同的层。在特定的方面中，材料190包括一种或多种金属、金属化合物和导电掺杂的硅。电容器存储节点具有外部暴露的表面191，在特定的方面中，这些表面可以包括半球形晶粒多晶硅。
本发明所示的方面仅仅是形成具有连接到基座50和62的存储节点电极的电容器的一些方面之一。例如，尽管导电材料190显示为完全填充开口170并用于在绝缘材料150上形成存储节点基座190，但应当理解到，本发明涵盖了在开口170内形成容器型电容器的其他实施方案(未示出)。在这些其他实施方案中，导电材料190仅仅部分填充开口170并在开口内形成容器形状，其随后用电介质材料和第二导电材料填充，从而在开口170内形成容器电容器结构。
存储节点的导电材料190显示为在基座50和62的上表面51和63处物理地接触存储节点接触位置。
接下来参照图36-38，在存储节点材料190上设置电介质材料194和第二导电材料196，以形成多个电容器结构200，202，204，206和208。DRAM单元的阵列由电容器连同下方的晶体管结构形成。线116，118，120，122和124形成DRAM的位线互连。
对于任何适当集成规模，例如包括4F2DRAM单元、6F2DRAM单元、8F2DRAM单元等，可利用上述方法作为镶嵌位线的形成方法。由于工艺温度的降低和特征尺寸的日益减小使得利用常规BPSG和高温玻璃流来进行间隙填充不太可能适于满足未来的需求，因此本发明对现有技术提供了改进。相反，本发明的方法对于未来的集成设计能实现适当的小型化和节约成本。在一些方面中，本发明的方法用于其中希望或者甚至要求低位线电容的存储器阵列应用；尤其用于其中金属蚀刻将无法应用的亚70纳米线宽的应用。这种应用的一些例子是快闪存储器应用、相变存储器应用、和电阻变化存储器应用。在上述的本发明的具体特定方面中描述的DRAM应用使用电容器作为存储器存储结构，但本领域普通技术人员可认识到，在替换DRAM应用的存储器应用中，可用其他存储器存储结构代替电容器。
图39通过例子的方式而不是通过限制的方式大致示出了依照本发明一个方面的计算机系统400的实施方案。计算机系统400包括监视器401或其他通讯输出设备、键盘402或其他通讯输入设备、和主板404。主板404可装载微处理器406或其他数据处理单元、和至少一个存储器件408。存储器件408可以包括上述发明的各个方面。存储器件408可以包括存储器单元的阵列，这种阵列可以与用于存取所述阵列中单个存储器单元的寻址电路耦合。此外，存储器单元阵列可以与用于从存储器单元读取数据的读取电路耦合。寻址和读取电路可以用于在存储器件408和处理器406之间传递信息。在图40中所述的主板404的框图中示出了这一点。在这种框图中，寻址电路示出为410，读取电路示出为412。计算机系统400的各个组件，包括处理器406，可以包括一个或多个在之前该说明书中描述的存储器结构。
处理器器件406对应于处理器模块，利用该模块的相关存储器可以包括本发明的教导。
存储器件408可以对应于存储器模块。例如，在利用本发明教导的方案中可使用单列直插式存储器模块(SIMM)和双列直插式存储器模块(DIMM)。存储器件可结合任何的各种设计，其提供从器件的存储器单元读取及写入到器件的存储器单元的不同方法。一种这样的方法是页模式操作。DRAM中的页模式操作定义为存取一行存储器单元阵列并任意地存取阵列的不同列的方法。当存取该列时，存储在所述行和列交点处的数据就会被读取并输出。
可选择类型的器件是扩展数据输出(EDO)存储器，其使得存储在存储器阵列地址处的数据在被寻址的列已关闭后可利用作为输出。在不减小存储器输出数据在存储器总线上是可用的时间的情况下，该存储器可以通过允许更短的存取信号来提高一些通讯速度。其他可选则类型的器件包括SDRAM、DDR SDRAM、SLDRAM、VRAM和直接型RDRAM、以及其他的类型，如SRAM或快闪存储器。
存储器件408可以包括依照本发明一个或多个方面而形成的存储器。
图41示出了本发明各个实施方案的典型电子系统700的高层次组织的简化框图。系统700例如对应于计算机系统、处理控制系统、或使用处理器及相关存储器的任何其他的系统。电子系统700具有功能元件，包括处理器或算术/逻辑单元(ALU)702、控制单元704、存储器件单元706和输入/输出(I/O)器件708。一般地，电子系统700具有一组本地(native)指令，其规定了通过处理器702对数据执行的操作和处理器702、存储器件单元706和I/O设备708之间的其他相互作用。控制单元704通过一组操作的连续循环来协调处理器702、存储器件706和I/O设备708的所有操作，所述一组操作使得从存储器件706中取得指令并执行。在各个实施方案中，存储器件706包括但并不限于此随机存取存储器(RAM)器件、只读存储器(ROM)器件、和外围设备，如软盘驱动器和光盘CDROM驱动器。本领域普通技术人员应当理解到，根据阅读并理解该说明书，任何示出的电子组件都能制造成包括依照本发明各个方面的存储器结构。
图42是各个实施方案的典型电子系统800的高层次组织的简化框图。系统800包括存储器件802，其具有存储器单元804的阵列、地址解码器806、行存取电路808、列存取电路810、用于控制操作的读/写控制电路812、和输入/输出电路814。存储器件802还包括功率电路816、和传感器820，例如用于确定存储器单元是在低阈值的导通状态中还是在高阈值的非导通状态中的电流传感器。所示的功率电路816包括电源供给电路880、用于提供参考电压的电路882、用于给第一字线提供脉冲的电路884、用于给第二字线提供脉冲的电路886、和用于给位线提供脉冲的电路888。系统800还包括处理器822、或用于存取存储器的存储器控制器。
存储器件802通过布线或金属线从处理器822中接收控制信号824。存储器件802用于存储通过I/O线存取的数据。本领域熟练技术人员应当理解到还可提供其他的电路和控制信号，且存储器件802已经被简化了，从而帮助理解本发明。处理器822或存储器件802至少之一包括之前本说明书中所述类型的存储器结构。
本说明书各种示出的系统意在提供本发明电路和结构的各种应用的一般理解，并不应当作使用依照本发明各方面的存储器单元的电子系统的所有元件和特征的完全描述。本领域普通技术人员应理解到，各种电子系统可形成在单包(single-package)处理单元中，或者甚至形成在单个半导体芯片上，从而减小处理器与存储器件之间的通讯时间。
存储器单元的应用包括存储器模块、器件驱动器、电源模块、通讯模块、处理器模块、和特定应用模块中使用的电子系统，且其可包括多层、多芯片模块。这种电路还可以是各种电子系统，如时钟、电视、移动电话、个人计算机、汽车、工业控制系统、飞机和其他器件的子部件。
应当注意，在该说明书中相对高度关系用于描述各种特征相对于其他特征的位置(例如，使用向上、向下等)。应当理解到，这种术语仅仅用于描述组件之间的相对关系，并不表示组件相对于参考的外部框架的关系。因而，例如，这里描述一个特征在另一个特征之上实际上对于在与这些特征有关的参考的外部框架中的观察者来说看起来是在其他特征下面。

Claims (96)

1.一种为存储器阵列形成位线接触的方法，包括：
提供半导体衬底，其具有第一组导电节点和第二组导电节点；
在第二组导电节点上形成蚀刻停止；
在蚀刻停止上和第一组导电节点上形成电绝缘材料；
蚀刻沟槽，该沟槽完全穿过所述电绝缘材料延伸且不穿过所述蚀刻停止延伸；
在沟槽内设置导电材料并与第一组导电节点电接触；
形成与第二组导电节点电接触的存储器存储器件；和
形成与所述导电材料电接触的位线。
2.根据权利要求1所述的方法，其中所述衬底支撑多个晶体管结构；其中每个晶体管结构包括栅极，该栅极将第一导电节点其中之一与第二导电节点其中之一门控地连接；且其中蚀刻停止在正视方向上位于所述栅极的上方。
3.根据权利要求2所述的方法，其中晶体管结构栅极由字线叠层构成，每个字线叠层都包含一个或多个导电材料上的电绝缘帽；且其中蚀刻停止形成为物理地接触至少一些字线叠层的电绝缘帽。
4.根据权利要求2所述的方法，其中晶体管结构栅极形成在半导体衬底的半导体材料上，其中晶体管结构包括在半导体材料内延伸的源极/漏极区域，其中导电基座形成在源极/漏极区域上并且与源极/漏极区域电连接，且其中第一和第二导电节点由导电基座的最上表面构成。
5.根据权利要求1所述的方法，其中蚀刻停止包括氧化铝。
6.根据权利要求1所述的方法，其中蚀刻停止包括硅以及氧和氮其中之一或两者。
7.根据权利要求1所述的方法，其中蚀刻停止包括二氧化硅。
8.根据权利要求1所述的方法，其中蚀刻停止包括氮化硅。
9.根据权利要求1所述的方法，其中蚀刻停止包括氧氮化硅。
10.根据权利要求1所述的方法，其中电绝缘材料包括掺杂的氧化物和低k电介质材料之一或两者。
11.根据权利要求1所述的方法，其中存储器存储器件是电容器结构，且其中存储器阵列是DRAM阵列。
12.根据权利要求1所述的方法，其中存储器阵列是快闪存储器阵列。
13.根据权利要求1所述的方法，其中存储器阵列是相变存储器阵列。
14.根据权利要求1所述的方法，其中存储器阵列是电阻器变化存储器阵列。
15.一种为DRAM阵列形成位线接触的方法，包括：
提供半导体衬底，其具有第一组导电节点和第二组导电节点；
在衬底上形成图案化的蚀刻停止，该图案化的蚀刻停止覆盖第二组导电节点并具有穿过其中延伸到第一组导电节点的开口；
在图案化的蚀刻停止上形成电绝缘材料；
蚀刻沟槽，该沟槽完全穿过所述电绝缘材料延伸，且该沟槽延伸到图案化的蚀刻停止并穿过图案化的蚀刻停止中的开口延伸到第一组导电节点；
在沟槽内设置导电材料并使其与第一组导电节点电接触；
形成具有与第二组导电节点电接触的存储节点的电容器；和
形成与所述导电材料电接触的位线。
16.根据权利要求15所述的方法，其中所述衬底支撑多个晶体管结构；其中每个晶体管结构包括栅极，该栅极将第一导电节点其中之一与第二导电节点其中之一门控地连接；且其中图案化的蚀刻停止在正视方向上位于所述栅极的上方。
17.根据权利要求16所述的方法，其中晶体管结构栅极由字线叠层构成，每个字线叠层都包括一个或多个导电材料上的电绝缘帽；且其中图案化的蚀刻停止形成为物理地接触至少一些字线叠层的电绝缘帽。
18.根据权利要求17所述的方法，其中电绝缘侧壁隔件沿着字线叠层的侧壁延伸；且其中图案化的蚀刻停止形成为物理地接触至少一些电绝缘侧壁隔件。
19.根据权利要求16所述的方法，其中晶体管结构栅极形成在半导体衬底的半导体材料上，其中晶体管结构包括在半导体材料内延伸的源极/漏极区域，其中导电基座形成在源极/漏极区域上且与源极/漏极区域电连接，且其中第一和第二导电节点由导电基座的最上表面构成。
20.根据权利要求15所述的方法，其中图案化的蚀刻停止包括氧化铝。
21.根据权利要求15所述的方法，其中图案化的蚀刻停止包括硅以及氧和氮之一或两者。
22.根据权利要求21所述的方法，其中图案化的蚀刻停止包括二氧化硅。
23.根据权利要求21所述的方法，其中图案化的蚀刻停止包括氮化硅。
24.根据权利要求21所述的方法，其中图案化的蚀刻停止包括氧氮化硅。
25.根据权利要求15所述的方法，其中电绝缘材料包括掺杂的氧化物和低k电介质材料之一或两者。
26.根据权利要求15所述的方法，其中在沟槽内提供导电材料包括：
形成氮化钽，以部分填充沟槽；和
在部分填充的沟槽内形成铜，从而完全填充沟槽。
27.根据权利要求15所述的方法，其中在沟槽内提供导电材料包括：
形成Ti以及氮化钛和氮化钨之一或两者的导电叠层，以部分填充沟槽；和
在部分填充的沟槽内形成钨，从而完全填充沟槽。
28.根据权利要求27所述的方法，其中电绝缘材料具有最上表面，其中钨和导电叠层跨越电绝缘材料的最上表面延伸，且进一步包括将钨和导电叠层平坦化，从而将钨和导电叠层的正视方向上的高度减小到大约电绝缘材料最上表面的高度，由此在沟槽内由导电叠层和钨形成多条导电线。
29.根据权利要求28所述的方法，其中沟槽具有深度，且进一步包括减小沟槽内导电线的高度，从而使该线填充小于或等于大约沟槽的一半深度。
30.根据权利要求29所述的方法，其中衬底包括存储器阵列区域和在存储器阵列区域外围的另一区域；其中所述沟槽跨越存储器阵列区域和跨越在存储器阵列区域外围的至少部分区域而延伸；且其中减小导电线的高度仅发生在位于存储器阵列区域上的沟槽部分中，而不在位于存储器阵列区域外围的区域上的沟槽部分中。
31.根据权利要求29所述的方法，其中进一步包括在沟槽内的导电线上形成电绝缘帽。
32.根据权利要求31所述的方法，其中进一步包括在减小导电线的高度之后及形成电绝缘帽之前，通过蚀刻电绝缘材料加宽沟槽的上部区域。
33.根据权利要求31所述的方法，其中形成电绝缘帽包括在沟槽内的导电线上形成氮化硅，从而完全填充沟槽，随后将氮化硅的最上表面平坦化。
34.根据权利要求31所述的方法，进一步包括：
通过与电绝缘帽自对准的蚀刻来蚀刻绝缘材料和图案化的蚀刻停止，从而形成延伸到第二组导电节点的开口；和
在开口内形成电容器存储节点。
35.一种形成与位线的接触的方法，包括：
提供半导体结构，其包括多个存储节点接触位置和多个位线接触位置；
形成位于存储节点接触位置上且不位于位线接触位置上的蚀刻停止；
在蚀刻停止上形成电绝缘材料；
将沟槽蚀刻到电绝缘材料中，该沟槽完全穿过所述电绝缘材料延伸到位线接触位置和蚀刻停止；
在沟槽内形成导电线并使其与位线接触位置电接触；
在形成导电线之后，形成穿过蚀刻停止延伸到存储节点接触位置的开口；
在穿过蚀刻停止延伸的开口中形成电容器存储节点，该电容器存储节点与存储节点接触位置电接触；和
形成与所述导线电接触的位线。
36.根据权利要求35所述的方法，其中形成导电线包括用至少两种导电材料填充沟槽。
37.根据权利要求35所述的方法，其中形成导电线包括：
用至少两种导电材料填充沟槽；和
减小沟槽内导电材料的量，从而沟槽少于用所述至少两种导电物质完全填充的。
38.根据权利要求35所述的方法，其中：
所述电绝缘材料是第一电绝缘材料；
所述沟槽是第一沟槽；
形成所述导电线包括：
用至少两种导电材料填充第一沟槽；和
减小第一沟槽内导电材料的量，从而在导电材料上形成第二沟槽，减小将导电材料形成导线的量，所述导线具有第一横向宽度；和
形成穿过蚀刻停止延伸的开口包括：
在沟槽内形成第二电绝缘材料，从而形成具有第二横向宽度的电绝缘帽，该第二横向宽度比所述导电线的第一横向宽度更宽；和
在蚀刻过程中使用电绝缘帽作为掩模，从而形成穿过第一电绝缘材料和蚀刻停止延伸到存储节点接触位置的开口。
39.根据权利要求38所述的方法，包括：
在电容器存储节点上形成电介质材料；和
在电介质材料上形成电容器电极材料，该电容器电极材料、电介质材料和存储节点一起结合到电容器中。
40.根据权利要求35所述的方法，其中蚀刻停止包括氧化铝。
41.根据权利要求35所述的方法，其中蚀刻停止包括硅以及氧和氮之一或两者。
42.根据权利要求41所述的方法，其中蚀刻停止包括二氧化硅。
43.根据权利要求41所述的方法，其中蚀刻停止包括氮化硅。
44.根据权利要求41所述的方法，其中蚀刻停止包括氧氮化硅。
45.根据权利要求35所述的方法，其中蚀刻停止主要由硅及氧和氮之一或两者构成。
46.根据权利要求35所述的方法，其中蚀刻停止主要由氧化铝构成。
47.根据权利要求35所述的方法，其中蚀刻停止由氧化铝构成。
48.根据权利要求35所述的方法，其中蚀刻停止由硅及氧和氮之一或两者构成。
49.根据权利要求48所述的方法，其中蚀刻停止由氮化硅构成。
50.根据权利要求48所述的方法，其中蚀刻停止由氧氮化硅构成。
51.根据权利要求48所述的方法，其中蚀刻停止由二氧化硅构成。
52.根据权利要求35所述的方法，其中导电线包括钨、钛、铜、氮化钽、氮化钨和氮化钛之一或多个。
53.根据权利要求35所述的方法，其中电绝缘材料包括掺杂的氧化物。
54.根据权利要求35所述的方法，其中电绝缘材料包括掺杂的氧化物，其中蚀刻停止包括未掺杂的氧化物。
55.根据权利要求35所述的方法，其中位线接触位置和存储节点接触位置包括导电基座的上表面；其中电绝缘材料包括掺杂的氧化物，且其中蚀刻停止包括未掺杂的氧化物。
56.一种为DRAM阵列形成存储节点的方法，包括：
提供半导体结构，其包括多个存储节点接触位置；
在存储节点接触位置上形成叠层，该叠层包括：
在存储节点位置上的第一电绝缘材料；
在第一电绝缘材料上的多个间隔的导电线，每个导电线都具有一对相对的横向边缘和在相对的横向边缘之间的第一横向宽度；
填充该间隔的导电线之间的空间的第二电绝缘材料；和
在导电线正上方的多个间隔的电绝缘线，其与导电线一一对应，每个间隔的电绝缘线都具有相对的横向边缘和在相对的横向边缘之间的第二横向宽度，该宽度大于第一横向宽度；
蚀刻开口，该开口完全穿过第一和第二电绝缘材料延伸到存储节点位置，该开口与间隔的电绝缘线的横向边缘对准；和
在开口内形成具有存储节点的电容器，该存储节点与存储节点接触位置电接触。
57.根据权利要求56所述的方法，其中间隔的导电线是位线互连。
58.根据权利要求56所述的方法，其中间隔的导电线包括两个或多个导电材料。
59.根据权利要求58所述的方法，其中导电材料包括钨和至少一种金属氮化物。
60.根据权利要求56所述的方法，其中第一电绝缘材料主要由二氧化硅、氮化硅和氧氮化硅其中至少之一构成。
61.根据权利要求60所述的方法，其中第二电绝缘材料主要由掺杂的二氧化硅构成。
62.根据权利要求56所述的方法，其中间隔的电绝缘线主要由氮化硅构成；其中第一电绝缘材料由二氧化硅构成；且其中第二电绝缘材料主要由掺杂的二氧化硅构成。
63.一种形成DRAM阵列的方法，包括：
提供半导体结构，其包括多个存储节点接触位置和位线接触位置；
在存储节点接触位置上形成蚀刻停止；
在该蚀刻停止上形成第一电绝缘材料；
蚀刻沟槽，该沟槽完全穿过第一电绝缘材料延伸，且该沟槽延伸到位线接触位置并延伸到存储节点接触位置上的蚀刻停止；
在沟槽内形成导电材料且其与位线接触位置电接触，沟槽内的导电材料确定了多个间隔的导电线；每个导电线都具有一对相对的横向边缘和在该相对的横向边缘之间的第一横向宽度；
在所述导电线正上方形成多个间隔的电绝缘线，其与所述导电线一一对应，每个间隔的电绝缘线都具有相对的横向边缘和在相对的横向边缘之间的第二横向宽度，其大于第一横向宽度；所述电绝缘线包括第二电绝缘材料；
蚀刻开口，该开口完全穿过第一电绝缘材料和蚀刻停止延伸到存储节点位置，该开口与间隔的电绝缘线的横向边缘对准；和
在开口内形成具有存储节点的电容器。
64.根据权利要求63所述的方法，其中半导体结构包括与半导体材料相关联的多个晶体管结构，其中晶体管结构包括在半导体材料内延伸的源极/漏极区域和在半导体材料上的栅极，其中导电基座形成在源极/漏极区域上且与源极/漏极区域电连接，其中存储节点接触位置和位线接触位置由导电基座的最上表面构成。
65.根据权利要求63所述的方法，其中蚀刻停止包括氧化铝。
66.根据权利要求63所述的方法，其中蚀刻停止包括硅以及氧和氮之一或两者。
67.根据权利要求66所述的方法，其中蚀刻停止包括二氧化硅。
68.根据权利要求66所述的方法，其中蚀刻停止包括氮化硅。
69.根据权利要求66所述的方法，其中蚀刻停止包括氧氮化硅。
70.根据权利要求63所述的方法，其中第一电绝缘材料包括掺杂的氧化物和低k电介质材料之一或两者。
71.根据权利要求63所述的方法，其中在沟槽内形成导电材料包括：
形成Ti以及氮化钛和氮化钨之一或两者的导电叠层，以部分填充沟槽；
在该部分填充的沟槽内形成钨，从而完全填充沟槽；和
减小沟槽内的导电叠层和钨的高度，从而将导电叠层和钨形成为仅部分填充沟槽的导线。
72.根据权利要求71所述的方法，其中衬底包括DRAM阵列区域和在DRAM阵列区域外围的另一区域；其中所述沟槽跨越DRAM阵列区域和跨越在DRAM阵列区域外围的至少部分区域而延伸；其中在DRAM阵列区域上和DRAM阵列区域外围的区域上的沟槽内形成导电叠层和钨；且其中减小导电叠层和钨的高度仅发生在DRAM阵列区域上的沟槽部分中，而不在DRAM阵列区域外围的区域上的沟槽部分中。
73.根据权利要求71所述的方法，其中部分填充的沟槽在导电线上其中具有开口，其中该开口具有第一横向宽度，其中电绝缘材料是第一电绝缘材料，间隔的电绝缘线包括第二电绝缘材料，且其中形成多个间隔的电绝缘线包括：
将第一电绝缘材料暴露于蚀刻，其将开口的横向宽度延伸到第二横向宽度；和
在将第一电绝缘材料暴露于该蚀刻后，在开口内形成第二电绝缘材料。
74.根据权利要求73所述的方法，其中第一电绝缘材料包括低k材料和掺杂的氧化硅之一或两者；且其中第二电绝缘材料包括氮化硅。
75.一种DRAM阵列，包括：
半导体衬底；
由衬底支撑的多个晶体管结构；每个晶体管结构都包括晶体管栅极和一对源极/漏极区域，每对源极/漏极区域都包括位线接触源极/漏极区域和存储节点接触源极/漏极区域；
在衬底上的且与位线接触源极/漏极区域电连接的多个位线互连叠层，该位线互连叠层至少通过电绝缘层而与存储节点接触源极/漏极区域分离，所述电绝缘层包括氧化铝、氮化硅、氧氮化硅和未掺杂的二氧化硅其中之一或多个；该位线互连叠层每个都包括：
具有第一横向宽度的导电位线互连线；该导电位线互连线具有顶表面、底表面、和在顶表面和底表面之间延伸的侧壁表面；
在导电位线互连线上的电绝缘帽，该电绝缘帽具有大于第一横向宽度的第二横向宽度；和
覆盖导电位线互连线的侧壁的一对电绝缘侧壁隔件；和
多个电容器结构，其具有穿过电绝缘层延伸且与存储节点接触源极/漏极区域电接触的存储节点。
76.根据权利要求75所述的DRAM阵列，其中位线互连叠层位于晶体管栅极上。
77.根据权利要求75所述的DRAM阵列，其中电绝缘层主要由氧化铝构成。
78.根据权利要求75所述的DRAM阵列，其中电绝缘层由氧化铝构成。
79.根据权利要求75所述的DRAM阵列，其中电绝缘层主要由氮化硅构成。
80.根据权利要求75所述的DRAM阵列，其中电绝缘层由氮化硅构成。
81.根据权利要求75所述的DRAM阵列，其中电绝缘层主要由氧氮化硅构成。
82.根据权利要求75所述的DRAM阵列，其中电绝缘层由氧氮化硅构成。
83.根据权利要求75所述的DRAM阵列，其中电绝缘层由未掺杂的二氧化硅构成。
84.根据权利要求75所述的DRAM阵列，其中电绝缘帽主要由氮化硅构成。
85.根据权利要求75所述的DRAM阵列，其中电绝缘帽由氮化硅构成。
86.根据权利要求85所述的DRAM阵列，其中电绝缘侧壁隔件由掺杂的氧化硅构成。
87.根据权利要求75所述的DRAM阵列，其中晶体管栅极由字线叠层构成，每个字线叠层都包含一个或多个导电材料上的电绝缘材料；且其中电绝缘层物理地接触该至少一些字线叠层的电绝缘材料。
88.根据权利要求87所述的DRAM阵列，其中字线叠层具有成对的相对侧壁，并进一步包括沿着字线叠层的侧壁延伸的第二电绝缘侧壁隔件；该电绝缘层形成为物理地接触至少一些第二电绝缘侧壁隔件。
89.根据权利要求75所述的DRAM阵列，其中半导体衬底包括半导体材料，其中晶体管栅极形成在半导体衬底的半导体材料上，且其中晶体管结构包括在半导体材料内延伸的源极/漏极区域；该结构进一步包括在源极/漏极区域上且与源极/漏极区域电连接的导电基座，其中位线互连叠层物理地接触其中一些导电基座的最上表面；且其中电容器结构的存储节点物理地接触其中一些导电基座的最上表面。
90.根据权利要求75所述的DRAM阵列，其中导电位线互连线包括具有化学组分彼此不同的至少两个导电层的叠层。
91.根据权利要求75所述的DRAM阵列，其中导电位线互连线包括具有化学组分彼此不同的至少三个导电层的叠层。
92.根据权利要求75所述的DRAM阵列，其中导电位线互连线包括铜和氮化钽的叠层。
93.根据权利要求75所述的DRAM阵列，其中导电位线互连线包括第一层、第二层和第三层的叠层；第一层包括氮化钛或氮化钨，第二层包括Ti，第三层包括钨。
94.根据权利要求93所述的DRAM阵列，其中第一层主要由氮化钛或氮化钨构成，第二层主要由Ti构成，第三层主要由钨构成。
95.根据权利要求93所述的DRAM阵列，其中第一层由氮化钛或氮化钨构成，第二层由Ti构成，第三层由钨构成。
96.一种电子系统，包括权利要求75所述的DRAM阵列。
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