JP2002057214A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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Abstract
が安定した半導体装置を得ることが可能な半導体装置の
製造方法を提供する。 【解決手段】 基板1上にP型不純物としてホウ素を含
有するポリシリコンを用いたゲート電極8を形成し、ゲ
ート電極8を覆う状態で基板1上にBPSGからなる第
1の層間絶縁膜13を形成する。第1の層間絶縁膜13
上にプラズマCVD法によって酸化シリコンからなる下
地絶縁膜16を形成し、さらにこの上部にDRAMビッ
ト線17を形成し、これを覆う状態で下地絶縁膜16上
に600℃以下の形成条件で第2の層間絶縁膜18を形
成する。
Description
法に関し、特にはポリシリコンからなるゲート電極を覆
う状態で、層間絶縁膜を積層形成する工程を行う半導体
装置の製造方法に関する。
体装置(いわゆるDRAM混載Logic)において
は、基板上にPチャンネルMOSトランジスタとNチャ
ンネルMOSトランジスタとが混在している。このよう
な半導体装置においては、MOSトランジスタを表面チ
ャネル型とすることで、素子構造の微細化による短チャ
ネル効果の発生を防止している。このため、Pチャンネ
ルMOSトランジスタを構成するゲート電極部分は、P
型不純物としてホウ素を含有するポリシリコンを用いて
構成され、N型のMOSトランジスタを構成するゲート
電極部分は、N型不純物としてリンやヒ素を含有するポ
リシリコンを用いて構成されている。
M領域とLogic回路を含む周辺領域との間で配線密
度の差が大きく、DRAM領域と周辺領域との間に大き
な段差が生じ易い。このため、例えばゲート電極(DR
AM領域においてはワード線)とビット線との間、また
ビット線とキャパシタとの間の層間絶縁膜には、埋め込
み特性及び平坦性に優れた材料を用いる必要がある。
DRAM領域におけるメモリセルの高集積化を図るた
め、ゲート電極間を微細化する必要がある。そこで、ゲ
ート電極を絶縁膜で覆い、この絶縁膜に対して高選択比
でエッチングが可能な材料で層間絶縁膜を形成し、絶縁
膜をマスクにして層間絶縁膜をエッチングすることでゲ
ート電極間に達するコンタクトホールが自己整合的に形
成されるようにしている。
は、埋め込み特性に優れ、またゲート電極を覆う絶縁膜
(窒化シリコン膜)に対して高選択比でのエッチングが
可能なBPSG(boro phospho silicate glass)膜が
用いられてきた。
は、先ず、基板上にそれぞれの導電型のゲート電極(D
RAM領域においてはワード線)を形成する。次いで、
このゲート電極を覆う状態で窒化シリコン膜を形成し、
さらにゲート絶縁膜による凹凸を埋め込む状態でBPS
G膜を形成する。その後、このBPSG膜上に配線パタ
ーン(例えばビット線)を形成し、この配線パターンを
覆う状態でさらにBPSG膜を形成する。
CVD法によってBPSGを堆積させた後、さらに70
0℃の高温でリフロー処理を行うことによって形成され
る。 成膜ガス及び流量:O3 (オゾン)/B2 H6 (ジ
ボラン)/PH3 (ホスフィン)=750/90/12
0(mg/min)、 成膜雰囲気圧力 :常圧、 基板温度 :520℃。
導体装置の製造方法においては、ゲート電極を形成した
後に、BPSG膜の形成工程が複数回にわたって行わ
れ、各BPSG膜を形成する毎に、高温(700℃)で
のリフロー処理の熱が基板に加えられる。そして、この
ような高温プロセスの繰り返しによって、P型のMOS
トランジスタのゲート電極部分を構成するポリシリコン
膜中のホウ素が下地の基板に突き抜けてしまう。
に突き抜けた場合、P型のMOSトランジスタのしきい
電圧が当初のねらいの値よりも低下し、トランジスタの
特性が所期の特性からはずれてしまう。これは、半導体
装置の動作を不安定にする要因になっている。
ート電極から基板への不純物の突き抜けを防止し、これ
によって動作が安定した半導体装置を得ることが可能な
半導体装置の製造方法を提供することを目的とする。
るための本発明の半導体装置の製造方法は次のように行
うことを特徴としている。先ず、基板上にポリシリコン
を用いたゲート電極を形成し、当該ゲート電極を覆う状
態で基板上に第1の層間絶縁膜を形成する。この第1の
層間絶縁膜は、リフロー膜であるかまたは不純物を含有
する酸化シリコン膜であることとする。次に、第1の層
間絶縁膜上に配線パターンを形成し、当該配線パターン
を覆う状態で第1の層間絶縁膜上に650℃以下の形成
条件で第2の層間絶縁膜を形成する。
膜上の配線パターンを覆う第2の層間絶縁膜を、650
℃以下の形成条件で形成するようにしたことで、ゲート
電極に加わる高温プロセスの影響が軽減される。このた
め、ポリシリコンを用いたゲート電極中の不純物(例え
ばホウ素)が、高温プロセスによって基板側に突き抜け
ることが防止される。また、第1の層間絶縁膜が不純物
を含有する酸化シリコン膜である場合には、この第1の
層間絶縁膜によって、第2の層間絶縁膜を形成する際の
ラジカル(例えば水素ラジカル)が基板側に侵入するこ
とが防止される。このため、水素ラジカルによってゲー
ト電極中の不純物(例えばホウ素)が基板側に突き抜け
易くなるといった効果が生じることを防止でき、さらに
ホウ素の突き抜けを防止する効果が高くなる。
に基づいて詳細に説明する。以下の実施形態において
は、本発明をLogic in DRAMプロセスに適用した場合の
製造方法を説明する。
からなる基板1の表面層に、トレンチ素子分離5を形成
し、次いでこのトレンチ素子分離5で分離された基板1
の表面領域に、N型不純物を導入してなるN型ウェル領
域6と、P型不純物を導入してなるPウェル領域7とを
形成する。
に、ゲート絶縁膜8aを介してポリサイド構造のゲート
電極(DRAMメモリセル形成領域においてはワード線
となる)8を形成する。これらのゲート電極8を形成す
る場合には、先ず、基板1上にゲート絶縁膜8aを形成
した後、このゲート絶縁膜8a上にポリシリコンまたは
アモルファスシリコンからなるシリコン膜を形成する。
つぎに、NチャンネルMOSトランジスタ領域のシリコ
ン膜部分にはN型不純物(例えばリン)を導入し、Pチ
ャンネルMOSトランジスタ領域のシリコン膜部分には
P型不純物であるホウ素を導入する。次に、シリコン膜
上に、高融点金属のシリサイド膜(例えばタングステン
シリサイド膜)を形成し、さらに窒化シリコンからなる
オフセット膜を形成した後、レジストパターンをマスク
に用いてオフセット膜、シリサイド膜及びシリコン膜を
エッチングする。これによって、上部に窒化シリコンか
らなるオフセット膜8bが設けられたゲート電極8を形
成する。
が形成される周辺MOSトランジスタ形成領域における
ウェル拡散層6,7の表面領域に、それぞれの導電型の
LDD不純物拡散層9を形成する。
化シリコン膜10aで覆い、周辺MOSトランジスタ形
成領域におけるゲート電極8及びオフセット膜8bの側
壁に窒化シリコンからなるサイドウォール10を形成す
る。この際、先ず、基板1上の全面に膜厚60nmの窒
化シリコン膜を形成し、次いで、DRAMメモリセル形
成領域をマスクパターン(図示省略)で覆った状態で、
この窒化シリコン膜を異方性エッチングし、これによっ
てDRAMメモリセル形成領域を窒化シリコン膜10a
で覆い、周辺MOSトランジスタ形成領域におけるゲー
ト電極8及びオフセット膜8bの側壁に窒化シリコンか
らなるサイドウォール10を残す。
に、ソース・ドレイン不純物拡散層11を形成するため
のP型不純物、N型不純物の注入をそれぞれ行う。ま
た、DRAMメモリセル形成領域に、ソース・ドレイン
不純物拡散層11aを形成するためのn型不純物の注入
を行う。
部、すなわち周辺MOSトランジスタ形成領域における
基板1露出面に自己整合的にシリサイド層(例えばコバ
ルトシリサイド層)12を形成する。
グストッパ層となる窒化シリコン膜を20nmの膜厚で
形成した後、この第1エッチングストッパ上に、第1の
層間絶縁膜13を1000nm程度の膜厚に形成する。
この第1の層間絶縁膜13は、リフロー膜であるか、ま
たは不純物を含有する酸化シリコン膜であることとし、
例えば、BPSG(boro phospho silicate glass)、
BSG(boro silicateglass)、PSG(phospho sili
cate glass)、AsSG(arseno silicate glass)等
のうちから適宜選択した材料で構成されることとする。
そして、特に好ましくは、第1エッチングストッパ層や
オフセット膜8b(ここでは窒化シリコン膜)に対して
高選択比でのエッチングが可能な材料を用いることとす
る。
層間絶縁膜13を形成するには、CVD法によって次の
ような条件でBPSGを堆積させる。 成膜ガス及び流量:O3 (オゾン)/B2 H6 (ジ
ボラン)/PH3 (ホスフィン)=750/90/12
0(mg/min)、 成膜雰囲気圧力 :常圧、 基板温度 :520℃。 以上の後、窒素雰囲気下において、700℃、10分間
のリフロー処理を行い、これによって第1の層間絶縁膜
13を形成する。
00nm程度CMP(Chemical Mechanical Polishin
g)研磨するか、または全面エッチバックを行い、これ
によって第1の層間絶縁膜13の表面を平坦化する。
縁膜13および窒化シリコン膜(第1エッチングストッ
パ層及びサイドウォール形成層の積層膜)をエッチング
し、DRAMメモリセル形成領域のソース・ドレイン拡
散層11aに達する自己整合的コンタクトホール14を
形成する。この際、先ず、第1の層間絶縁膜13上にレ
ジストパターン(図示省略)を形成し、このレジストパ
ターンをマスクにして、窒化シリコン膜に対して第1の
層間絶縁膜13を選択的にエッチングする。その後、窒
化シリコン膜の積層膜をエッチングし、DRAMメモリ
セル形成領域におけるゲート電極8(ワード線)間に自
己整合的コンタクトホール14を形成する。この際、ゲ
ート電極8の側壁を覆う第1エッチングストッパ層部分
とゲート電極8上のオフセット膜とがマスクになり、自
己整合的コンタクトホール14が形成されるのである。
4内にソース・ドレイン拡散層11aに接続する第1の
シリコン電極層15を形成する。
膜13上に、プラズマCVD法によって酸化シリコンか
らなる下地絶縁膜16を100nmの膜厚で形成する。
リコン電極層15のうちのビットコンタクトに相当する
第1のシリコン電極層15に達する開口部を形成し、こ
の開口部を介してビットコンタクトに接続されるDRA
Mビット線(すなわち配線パターン)17を形成する。
このDRAMビット線17は、例えばTiNからなるバ
リアメタルとその上層のタングステンからなる積層構
造、またはポリシリコン上に金属シリサイドを積層して
なるポリサイド構造で構成することができる。
線17を覆う状態で、下地絶縁膜16上に第2の層間絶
縁膜18を1000nmの膜厚に形成する。ここでは、
650℃以下の形成条件で、酸化シリコン系材料からな
る第2の層間絶縁膜18を形成することとする。
lasma)−CVD法、いわゆる高密度プラズマCVD法
によって、次のような形成条件で酸化シリコンからなる
第2の層間絶縁膜18を形成することとする。 成膜ガス及び流量:O2 (酸素)/SiH4 (シラ
ン)=240/100(cm3 /min)、 成膜雰囲気圧力 :2Pa、 基板温度 :600℃、 Source RF Power:4400W、 Bias RF Power :2500W。
法などの技術を用いて第2の層間絶縁膜18の表面を平
坦化する。
膜18上に、窒化シリコンからなる第2エッチングスト
ッパ層19を形成する。そして、ここでの図示を省略し
たレジストパターンをマスクに用いたエッチングによっ
て、第1のシリコン電極層15のうち後に形成されるキ
ャパシタに接続される第1のシリコン電極層15上の第
2エッチングストッパ層19部分に開口部を形成する。
次いで、この開口部の内壁にポリシリコンまたはアモル
ファスシリコンからなるサイドウォールエッチングマス
ク21を形成する。
サイドウォールエッチングマスク21とをエッチングマ
スクとして、第2の層間絶縁膜18及び下地絶縁膜16
をエッチングし、第2の層間絶縁膜18に第1のシリコ
ン電極層15に達するコンタクトホール20を形成す
る。これによって、レジストパターンを形成するための
リソグラフィー技術における解像限界を超える径のコン
タクトホール20が得られる。
タクトホール20内に第2のシリコン電極層22を形成
した後、第2エッチングストッパ層19及び第2のシリ
コン電極層22に対してエッチング選択比を高く保てる
材料で、かつ650℃以下の形成条件で絶縁膜23を形
成することとする。この際、例えば、第2の層間絶縁膜
18と同様のHDP−CVD法によって、酸化シリコン
からなる絶縁膜23を100nmの膜厚で形成する。そ
して、この絶縁膜23における第2のシリコン電極層2
2上部分に開口部25を形成する。
ポリシリコンまたはアモルファスシリコンからなるシリ
コン層を形成し、CMP研磨にて開口部25の内壁にの
みシリコン層を残し、これをシリンダ型キャパシタの下
部電極となる第3のシリコン電極層24とする。しかる
後、第2エッチングストッパ層19及び第3のシリコン
電極層24に対して選択的に絶縁膜23を除去する。
ン電極層24を覆う状態で、キャパシタの誘電体膜26
となるONO膜(シリコン酸化膜−シリコン窒化膜−シ
リコン酸化膜)を膜厚5nmに形成する。次いで、誘電
体膜26上に、キャパシタの上部電極27として、シリ
コン層を形成する。しかる後、上部電極27を所定形状
にパターニングし、これによってシリンダ型キャパシタ
が形成される。
チングストッパ層19上に第3の層間絶縁膜28を形成
する。この際、第2の層間絶縁膜18の形成と同様に、
650℃以下の形成条件で、酸化シリコン系材料からな
る第3の層間絶縁膜28を形成することが望ましく、さ
らには高さを有するキャパシタを十分に埋め込むことが
可能な埋め込み特性の良好な方法、例えば、HDP−C
VD法によって、第2の層間絶縁膜18の形成と同様の
形成条件にて第3の層間絶縁膜28を1500nmの膜
厚で形成することとする。その後、キャパシタ上に10
00nmの膜厚の第3の層間絶縁膜28が残るように、
当該第3の層間絶縁膜28のCMP研磨を行い、その表
面を平坦化する。
辺MOSトランジスタ形成領域のゲート電極8に達する
コンタクトホール30を段階的なエッチングによって形
成する。また、これらのコンタクトホール30の形成と
は別に、MOSトランジスタ形成領域における基板1表
面のシリサイド層12に達するコンタクトホール32を
段階的なエッチングによって形成する。
0,32の内壁を覆う状態で、チタン層を形成してその
層表面を窒化させた後、コンタクトホール30,32内
部を埋め込む状態でタングステン層を形成する。次い
で、コンタクトホール30,32内にのみタングステン
層及びチタン層(窒化チタン層)を残す状態で、第3の
層間絶縁膜28上におけるこれらの層をCMP研磨によ
って除去する。これによって、コンタクトホール30,
32内に第1の金属電極33を形成する。
1の金属電極33に接続される金属配線を第3の層間絶
縁膜28上に形成し、さらに必要に応じて層間絶縁膜、
プラグ及び金属配線の形成を順次繰り返し行い、最上部
にオーバーコート層を形成して多層金属配線構造のDR
AM混載Logicが得られる。この際、層間絶縁膜の
形成は、第2の層間絶縁膜と同様に600℃以下の形成
条件にて形成することが望ましく、特に好ましく埋め込
み特性も良好であるHDP−CVD法によって形成する
こととする。
間絶縁膜13上のDRAMビット線17を覆う第2の層
間絶縁膜18を、650℃以下の成膜条件で形成するよ
うにしたことで、ゲート電極に加わる高温プロセスの影
響を軽減し、PチャンネルMOSトランジスタのゲート
電極8中のホウ素が、高温プロセスによって基板1側に
突き抜けることを防止できる。
を含有する酸化シリコン(ここではBPSG)で構成し
たことによって、この第1の層間絶縁膜13によって、
第2の層間絶縁膜18を形成する際のラジカル(例えば
水素ラジカル)が基板1側に侵入することが防止され
る。このため、水素ラジカルによってゲート電極8中の
ホウ素が基板1側に突き抜け易くなる効果が生じること
を防止できる。
DP−CVD法によって行うことで、十分な埋め込み特
性も得られる。この場合、第2の層間絶縁膜18の下地
として下地絶縁膜16が形成されているため、第2の層
間絶縁膜18を形成する際のHDP−CVD法における
ストレスが、第1の層間絶縁膜13に加わることが防止
でき、第1の層間絶縁膜13の膜質を維持することがで
きる。
13を、不純物を含有する酸化シリコン(ここではBP
SG)で構成したことによって、ゲート電極8を覆う窒
化シリコン膜に対して高選択比で第1の層間絶縁膜13
をエッチングすることが可能であるため、ゲート電極8
間に自己整合的コンタクトホールを形成することもでき
る。
の製造方法によれば、第1の層間絶縁膜上の配線パター
ンを覆う第2の層間絶縁膜を、650℃以下の成膜条件
で形成するようにしたことで、第1層間絶縁膜下のゲー
ト電極に加わる高温プロセスの影響を軽減することがで
きる。このため、ゲート電極中の不純物(例えばホウ
素)が、高温プロセスによって基板側に突き抜けること
を防止できる。したがって、所期の特性を備えたトラン
ジスタによって半導体装置を構成する事が可能になり、
動作が安定した半導体装置を得ることができる。
1)である。
2)である。
3)である。
4)である。
5)である。
6)である。
7)である。
8)である。
9)である。
の10)である。
の11)である。
17…DRAMビット線(配線パターン)、16…下地
絶縁膜、18…第2の層間絶縁膜
Claims (8)
- 【請求項1】 基板上に形成されたP型不純物としてホ
ウ素を含有するポリシリコンを用いたゲート電極を覆う
状態で、当該基板上にリフロー膜からなる第1の層間絶
縁膜を形成する工程と、 前記第1の層間絶縁膜上に形成された配線パターンを覆
う状態で、当該第1の層間絶縁膜上に650℃以下の形
成条件で第2の層間絶縁膜を形成する工程とを行うこと
を特徴とする半導体装置の製造方法。 - 【請求項2】 請求項1記載の半導体装置の製造方法に
おいて、 前記第2の層間絶縁膜の形成は、高密度プラズマCVD
法によって行われることを特徴とする半導体装置の製造
方法。 - 【請求項3】 請求項2記載の半導体装置の製造方法に
おいて、 前記第1の層間絶縁膜を形成した後で前記第2の層間絶
縁膜を形成する前に、前記第1の層間絶縁膜上にプラズ
マCVD法によって下地絶縁膜を形成することを特徴と
する半導体装置の製造方法。 - 【請求項4】 請求項1記載の半導体装置の製造方法に
おいて、 前記第1の層間絶縁膜を形成した後で前記第2の層間絶
縁膜を形成する前に、前記第1の層間絶縁膜上にプラズ
マCVD法によって下地絶縁膜を形成することを特徴と
する半導体装置の製造方法。 - 【請求項5】 基板上に形成されたポリシリコンを用い
たゲート電極を覆う状態で、当該基板上に不純物を含有
する酸化シリコンからなる第1の層間絶縁膜を形成する
工程と、 前記第1の層間絶縁膜上に形成された配線パターンを覆
う状態で、当該第1の層間絶縁膜上に650℃以下の形
成条件で第2の層間絶縁膜を形成する工程とを行うこと
を特徴とする半導体装置の製造方法。 - 【請求項6】 請求項5記載の半導体装置の製造方法に
おいて、 前記第2の層間絶縁膜の形成は、高密度プラズマCVD
法によって行われることを特徴とする半導体装置の製造
方法。 - 【請求項7】 請求項6記載の半導体装置の製造方法に
おいて、 前記第1の層間絶縁膜を形成した後で前記第2の層間絶
縁膜を形成する前に、前記第1の層間絶縁膜上にプラズ
マCVD法によって下地絶縁膜を形成することを特徴と
する半導体装置の製造方法。 - 【請求項8】 請求項5記載の半導体装置の製造方法に
おいて、 前記第1の層間絶縁膜を形成した後で前記第2の層間絶
縁膜を形成する前に、前記第1の層間絶縁膜上にプラズ
マCVD法によって下地絶縁膜を形成することを特徴と
する半導体装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2000242200A JP2002057214A (ja) | 2000-08-10 | 2000-08-10 | 半導体装置の製造方法 |
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JP2000242200A JP2002057214A (ja) | 2000-08-10 | 2000-08-10 | 半導体装置の製造方法 |
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Publication Number | Publication Date |
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JP2000242200A Abandoned JP2002057214A (ja) | 2000-08-10 | 2000-08-10 | 半導体装置の製造方法 |
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Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2007535150A (ja) * | 2004-04-26 | 2007-11-29 | マイクロン テクノロジー,インコーポレイテッド | メモリ・アレイ、メモリ・アレイを形成する方法、及びビット線に対するコンタクトを形成する方法 |
-
2000
- 2000-08-10 JP JP2000242200A patent/JP2002057214A/ja not_active Abandoned
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2007535150A (ja) * | 2004-04-26 | 2007-11-29 | マイクロン テクノロジー,インコーポレイテッド | メモリ・アレイ、メモリ・アレイを形成する方法、及びビット線に対するコンタクトを形成する方法 |
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