KR20000066346A - 디램 메모리 셀의 제조 방법 - Google Patents
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Abstract
본 발명은 DRAM 메모리 셀의 제조방법에 관한 것으로서, 반도체 기판의 액티브 영역에 형성된 실리콘산화막 및 실리콘질화막으로 구성된 스택 층을 마스크로 하여 상기 반도체 기판내에 트렌치를 형성하는 공정과, 상기 트렌치의 측면 및 저면에 제 1 절연층을 형성하는 공정과, 상기 트렌치를 포함하는 상기 반도체 기판전체에 제 1 전도층을 증착하는 공정과, 상기 전도층을 에치-백(Etch-Back)공정으로 상기 반도체 기판의 상부표면으로부터 들어가며(Recessed) 행 방향으로 상기 트렌치의 저면에 상기 제 1 전도층의 비트라인을 형성하는 공정과, 상기 트렌치내를 제 2 절연층으로 충진하는 공정과, 상기 스택 층과 상기 제 2 절연층의 일부를 제거하여 액티브 영역내의 상기 반도체 기판을 노출하며 동시에 상기 반도체 기판을 평탄화하는 공정과, 상기 반도체 기판에 게이트 절연막을 형성하는 공정과, 상기 게이트 절연막상에 제 2 전도층의 게이트(Gate)구조를 형성하는 공정과, 상기 제 2 전도층의 게이트구조의 측면에 절연막 스페이서를 형성하는 공정과, 상기 제 2 전도층의 게이트구조의 양측에 소스 및 드레인 영역을 형성하는 공정과, 상기 반도체 기판에 제 3 절연층을 형성하는 공정과, 상기 제 3 절연층 및 상기 제 2 절연층내의 콘택홀에 형성된 제 3 전도층의 플러그(Plug)로 상기 비트라인과 상기 소스 및 드레인 영역의 첫 번째를 연결하는 공정과, 상기 소스 및 드레인 영역의 두 번째에 연결된 스토리지 노드 전극을 형성하는 공정과, 상기 노드 전극상의 유전층을 개재한 플레이트 전극을 형성하는 공정을 구비한다. 따라서, 본 발명은 비트라인을 기판내의 트렌치내로 매몰 배치함으로써 후속 공정에서의 공정 마진확보가 용이하며, 또한 비트 라인의 폭(Width)을 일정하게 유지할 수 있어서 그것의 저항치를 낮게 유지 할 수 있으며, 그리고 워드 라인 하단에 배치됨으로써 워드 라인위의 노드 콘택(Node Contact)의 패터닝시 단차의 여유가 크고,커패시터의 전하용량증가를 향상시킬 수 있는 잇점이 있다.
Description
본 발명은 DRAM 메모리 셀의 제조 방법에 관한 것으로서, 특히, 쉽게 제조할 수 있는 매몰된 비트라인 (Buried Bit Line)구조를 포함하는 WOB(Word Line on Bit line)형의 셀 구조를 갖는 DRAM 메모리 셀의 제조 방법에 관한 것이다.
MOS(Metal-Oxide-Semiconductor, 이하 MOS 이라 칭함)형 DRAM(Dynamic Random Access Memory, 이하 DRAM 이라 칭함)은 하나의 MOS 트랜지스터 및 하나의 커패시터(Capacitor )로 이루어진 메모리 셀(Memory Cell)을 갖는다. DRAM의 집적도가 진전함에 따라, 각각의 커패시터의 면적은 축소(Shrink)되여 커패시터에 저장된 전하량은 감소하게 된다. 전하량 감소는 메모리의 내용을 파괴하는 소프트 에러(Soft Errors)를 가져온다. 이런 문제점을 해결하기 위하여 각각의 커패시터의 점유면적을 확장하기 위하여, 전하용량(Capacitance)을 증가하기 위하여, 반도체 기판에 다결정실리콘(Polycrystalline Silicon)으로 스토리지 노드(Storage Nodes)를 형성하는 방법이 제안되었다. 이런 방법의 스택트 커패시터(Stacked Capacitor )의 구조는 트랜스퍼 게이트 트랜지스터위에 놓여 있으며, 트랜스퍼 게이트 트랜지스터의 소스 또는 드레인에 연결되어 있다. DRAM 셀의 비트라인은 보통은 메탈라인으로 구성되어 있으며, 워드라인 위의 층간 절연층상에 놓여 있다. 층간 절연층(또는 패시베이팅 절연층)내의 콘택홀을 통하여 트랜스퍼 게이트 트랜지스터의 소스 및 드레인 영역에 연결되어 있다.
도 1은 종래 기술에 따른 DRAM의 메모리 셀 어레이를 보여주는 평면도이다.
도 1을 참조하면, 반도체 기판(1)의 표면에 열(Row) 방향으로 평행하게 달리는 복수개의 워드 라인(17a),(17b),(17c), (17d) 과, 행(Column) 방향으로 평행하게 달리는 복수개의 비트 라인(55)과, 상기 워드 라인과 상기 비트 라인의 인접 교차점에 배열된 복수개의 메모리 셀 MC 이 형성된다. 메모리 셀은 하나의 트랜스퍼 게이트 트랜지스터 53 과 하나의 커패시터 64 로 구성된다. 트랜스퍼 게이트 트랜지스터 53은 반도체 기판 1의 표면에 형성된 한 쌍의 소스 및 드레인 영역 46, 46 과 상기 소스 및 드레인 영역 46, 46 사이에서 게이트 절연층 15를 개재하여 형성된 게이트 전극(워드 라인) (17b)와 (17c)가 형성된다. 두꺼운 절연층을 게이트 전극위에 형성한다. 이어서 트랜스퍼 게이트 트랜지스터 53 의 소스 및 드레인 영역 46, 46을 노출하는 콘택홀(29),(28),(29)이 절연층의 소정영역에 형성된다.
(29),(29)는 커패시터 노드(Capacitor Node)연결부로, (28)는 비트라인(Bit Line)연결부로 사진 및 식각작업으로 생긴 콘택홀(29),(28),(29)에 도핑된 다결정실리콘층등의 전도층의 플러그로 갭 필링(Gap Filling)하며, 전도층의 플러그는 소스 및 드레인 영역 46,46 내의 반도체 기판을 접촉한다. (91)은 비트라인 콘택홀로 소자분리절연층위에 배치된다. 메모리 셀 어레이에서 워드라인은 일정한 폭(Width)를 갖으며, 일정한 간격(Spacing)을 두고 평행하게 배치된다. 행 방향으로 평행하게 달리는 복수개의 비트 라인(55)은 복수개의 워드 라인(17a),(17b),(17c), (17d)상의 층간 절연층등으로 절연된다.
도 1 에서 보여준 메모리 셀 배열의 단면도에 따른 DRAM의 제조공정도는 도 2a 내지 도 2l에서 설명된다.
도 2a 내지 도 2l은 도 1의 선 A-A'의 단면도로 DRAM 메모리 셀의 제조공정도이다.
도 2a를 참조하면, 소자격리절연층(11) 및 채널스토퍼영역(도시하지 않음)이 p 형 반도체 기판(1)의 주 표면의 소정영역에 형성된다. 그리고 게이트 절연층(15) 및 다결정실리콘층 및 층간절연층(17), (19a) 이 연속적으로 반도체 기판(1)표면에 형성된다.
상기에서 소자격리절연층(11)은 LOCOS(Local Oxidation of Silicon, 이하 LOCOS 이라 칭함)등의 선택산화방법뿐만 아니라 STI(Shallow Trench Isolation, 이하 STI 이라 칭함)를 포함하는 다른 방법으로도 형성할 수 있다. 게이트 절연층(15)은 예를 들면 열산화방법으로 형성되며, 다결정실리콘층(17) 및 층간절연층(19a)은 CVD(Chemical Vapor Deposition, 이하 CVD 이라 칭함)방법으로 각각 1000 - 2000Å의 두께로 증착된다.
도 2b를 참조하면, 워드 라인(Word Lines) (17a),(17b),(17c),(17d)은 사진 및 식각방법으로 형성되며, 패터닝된 산화막의 층간절연층(19a)를 워드 라인의 표면에 남긴다.
도 2c를 참조하면, CVD방법으로 기판(1)전체 표면에 증착된 절연층을 이방성 RIE(Reactive Ion Etching, 이하 RIE 이라 칭함) 방법으로 워드라인의 측벽에 사이드월 스페이서(Sidewall Spacer)(20)를 형성한다. 이어서 불순물 이온(40)비소(As)를 실리콘 기판(1)의 표면에 에너지 30 KeV, 도즈 4.0 E 15/㎠ 로 이온주입한다. 층간 절연층(19a) 및 스페이서(20)로 덮어진 워드 라인 (17a),(17b),(17c), (17d)를 마스크로 사용하여 트랜스퍼 게이트(Transfer Gate) 트랜지스터의 소스와 드레인 영역(46)(46)을 형성한다.
도 2d를 참조하면, BPSG(Borophosporosilicate)막 등의 층간 절연층(26a)으로 반도체 기판 표면을 평탄화하며, 사진 및 식각 방법으로 비트라인(Bit Line)연결부(28)와 커패시터 노드(Capacitor Node)연결부(29)에 콘택 홀(Contact Holes)(31),(33)을 형성 한 후 도핑된 다결정 실리콘을 증착하며, 이어서 에치-백 방법으로 콘택 홀내에 다결정실리콘의 플러그(Plug)(28),(29)을 형성한다.
상기에서 플러그는 RIE방법을 이용한 에치-백(Etch-Back) 공정뿐만 아니라 CMP(Chemical Mechanical Polishing, 이하 CMP 이라 칭함)를 포함하는 다른 방법으로도 형성할 수 있다.
도 2e를 참조하면, 반도체 기판 표면 전체에 증착된 절연층(61)으로 플러그를 절연하며 사진 및 식각 방법으로 비트라인 연결부 플러그상에 콘택홀(도시 안 함)을 형성하고, 도핑된 다결정실리콘 층 또는 금속층 및 금속 실리사이드 층 등의 전도층을 반도체 기판 표면에 패터닝하여 비트 라인(Bit Line)(도시 안 함)을 형성한다.
이어서 100Å 이상의 두께를 갖는 질화막(Si3N4)등의 에치 정지막(63)이 층간 절연층(61)상에 형성되며, 이어서 5000Å이상의 두께를 갖는 실리콘 산화막(SiO2)(65a)이 질화막(63)상에 형성된다.
상기에서 비트 라인은 메모리 셀 어레이의 소자격리절연층위에 놓이며, 워드 라인과 수직인 방향으로, MOS 트랜지스터로 두 개의 트랜스퍼 게이트 트랜지스터가 놓인 메모리 셀 어레이의 액티브 영역과 평행방향으로 배열된다.
도 2f를 참조하면, 인접한 커패시터를 격리하는 커패시터 절연층(65)이 산화막(65a)을 에칭하여 형성되며, 에치 정지막인 질화막과 산화막의 식각 선택비는 상당히 높다. 그러므로 에칭공정시, 질화막은 산화막과는 다른 식각 레이트(Rate)로 식각된다.
도 2g를 참조하면, 소스 및 드레인 영역위의 커패시터 노드(Capacitor Node)연결부(29)의 플러그를 노출하는 콘택 홀(Contact Holes)(70),(70)이 사진 및 식각공정으로 형성된다.
도 2h를 참조하면, 두께 500 -1500Å의 다결정실리콘막(72)이 콘택홀의 내부 표면(70) 및 질화막의 표면(63) 및 커패시터 절연층(65)의 표면에 CVD 방법으로 증착된다. 이어서 두꺼운 두께의 레지스트(75)를 다결정실리콘막(72)의 표면상에 도포된다.
도 2i를 참조하면, 레지스트(75)을 에치-백하여 다결정실리콘막(72)의 일부를 노출시킨다.
도 2j를 참조하면, 다결정실리콘막(72)의 노출된 표면을 이방성에칭방법으로 선택적으로 제거한다. 그 결과 다결정실리콘막(72)은 커패시터의 하단 전극(80)을 형성하며 커패시터 절연층(65)으로 서로 절연된다.
도 2k를 참조하면, 레지스트(75)가 에칭방법으로 제거되며, 이어서 커패시터절연층(65)이 플라즈마 에칭방법으로 제거된다. 이어서 질화막등의 유전층(Dielectric Layer)(84)이 하단 전극(80)의 표면에 형성된다.
도 2l을 참조하면, 두께 2000-3000Å 인 다결정실리콘층의 상부전극(85)이 유전층(84)의 표면에 CVD방법으로 형성된다. 이 후에 절연층(88) 및 배선 층(90)으로 DRAM 의 메모리 셀(Memory Cell)의 제조공정을 마무리한다..
상술한 종래 기술에 따른 DRAM의 메모리 셀의 배열(Arrangement)는 워드 라인의 형성후 트랜스퍼 게이트 트랜지스터의 소스 및 드레인 영역에 커패시터 노드 연결부와 비트라인 연결부로 사용되는 플러그(Plug)의 사진 및 식각작업으로 진행되며, 또 상기 패터닝이 행 방향으로 일 직선상에 배치되어 메모리 셀의 집적도(Integration) 향상에 장애물이 되며, 또한 비트라인의 측벽과 상층부에 커패시터가 가깝게 인접한 관계로 상호간의 기생(Parasitic) 커패시턴스에 의한 소프트 에러(Soft Errors)발생이 상대적으로 높은 등의 문제점이 있었다.
따라서, 본 발명의 목적은 기판내의 트렌치에 매몰된 비트라인를 갖는 DRAM 메모리 셀의 제조방법을 제공함에 있다.
본 발명의 다른 목적은 기판내의 트렌치에 매몰된 비트라인상에 놓인 스택구조를 갖는 DRAM 메모리 셀의 구조를 제공함에 있다.
상기 목적을 달성하기 위한 본 발명에 따른 DRAM 메모리 셀의 제조방법은 반도체 기판의 액티브 영역에 형성된 실리콘산화막 및 실리콘질화막으로 구성된 스택 층을 마스크로 하여 상기 반도체 기판내에 트렌치를 형성하는 공정과, 상기 트렌치의 측면 및 저면에 제 1 절연층을 형성하는 공정과, 상기 트렌치를 포함하는 상기 반도체 기판전체에 제 1 전도층을 증착하는 공정과, 상기 전도층을 에치-백(Etch-Back)공정으로 상기 반도체 기판의 상부표면으로부터 들어가며(Recessed) 행 방향으로 상기 트렌치의 저면에 상기 제 1 전도층의 비트라인을 형성하는 공정과, 상기 트렌치내를 제 2 절연층으로 충진하는 공정과, 상기 스택 층과 상기 제 2 절연층의 일부를 제거하여 액티브 영역내의 상기 반도체 기판을 노출하며 동시에 상기 반도체 기판을 평탄화하는 공정과, 상기 반도체 기판에 게이트 절연막을 형성하는 공정과, 상기 게이트 절연막상에 제 2 전도층의 게이트(Gate)구조를 형성하는 공정과, 상기 제 2 전도층의 게이트구조의 측면에 절연막 스페이서를 형성하는 공정과, 상기 제 2 전도층의 게이트구조의 양측에 소스 및 드레인 영역을 형성하는 공정과, 상기 반도체 기판에 제 3 절연층을 형성하는 공정과, 상기 제 3 절연층 및 상기 제 2 절연층내의 콘택홀에 형성된 제 3 전도층의 플러그(Plug)로 상기 비트라인과 상기 소스 및 드레인 영역의 첫 번째를 연결하는 공정과, 상기 소스 및 드레인 영역의 두 번째에 연결된 스토리지 노드 전극을 형성하는 공정과, 상기 노드 전극상의 유전층을 개재한 플레이트 전극을 형성하는 공정을 구비한다.
상기 다른 목적을 달성하기 위한 본 발명에 따른 DRAM 메모리 셀의 구조는 1개의 트랜지스터와 1개의 커패시터로 이루어지며 반도체 기판의 주 표면에 형성된 복수개의 메모리 셀과, 트렌치내에 한 방향으로 배열된 복수개의 첫 번째 전도층패턴의 비트라인과, 상기 트렌치로 둘러싸여 있으며 두 개의 두 번째 전도층 패턴이 형성되는 적어도 1개 이상의 액티브영역과, 상기 액티브영역과 상기 두 개의 두 번째 전도층 패턴사이에 게이트 절연층을 개재하여 평행하게 상기 한 방향의 수직인 방향으로 배열된 두 개의 워드라인과, 상기 두 개의 워드라인의 측벽에 형성된 스페이서와, 상기 액티브영역내의 소스 및 드레인 영역과, 상기 소스 및 드레인 영역의 첫 번째와 상기 비트라인을 연결하는 플러그와, 상기 소스 및 드레인 영역의 두 번째에 연결된 스토리지 노드 전극과, 상기 노드 전극상의 유전층을 개재하여 형성된 플레이트 전극을 포함한다.
도 1은 종래 기술에 따른 DRAM의 메모리 셀 어레이를 보여주는 평면도이다.
도 2a 내지 도 2l은 도 1의 선 A-A'의 단면도로 DRAM 메모리 셀의 제조공정도이다.
도 3은 본 발명에 따른 DRAM 메모리 셀의 어레이를 보여주는 평면도이다.
도 4 a 내지 도 4h는 메모리 셀 어레이의 제조 공정별 싱글 플롯(Single Plot) 및 복합 플롯(Composite Plots)을 보여주는 평면도이다.
도 5a 내지 도 5h는 각각 도 4a 내지 도 4h 의 선 A-A'의 단면도로 DRAM 메모리 셀의 제조공정도이다.
도 6a 내지 도 6h는 각각 도 4a 내지 도 4h 의 선 B-B'의 단면도로 DRAM 메모리 셀의 제조공정도이다.
이하, 첨부한 도면을 참조하여 본 발명을 상세히 설명한다.
도 3은 본 발명에 따른 DRAM 메모리 셀의 어레이를 보여주는 평면도이다.
도 3을 참조하면, 반도체 기판(101)의 표면에 열(Row) 방향으로 평행하게 달리는 복수개의 워드 라인 (145a'), (145a), (145b), (145c), (145d), (145d') 과, 행(Column) 방향으로 평행하게 달리는 복수개의 비트 라인(155)과, 상기 워드 라인과 상기 비트 라인의 인접 교차점에 배열된 복수개의 메모리 셀 MC 이 형성된다. 복수개의 메모리 셀 MC는 직사각형 모양의 복수개의 액티브 영역(102)위에 형성되며, 복수개의 액티브 영역(102)은 소자격리영역인 트렌치(Trenches)로 둘러싸여 있으며, 상기 트렌치는 폭이 좁은 영역(127) 과 폭이 넓은 영역(125)으로 이루어진다.
메모리 셀은 하나의 트랜스퍼 게이트 트랜지스터 153 과 하나의 커패시터 164 으로 구성된다. 트랜스퍼 게이트 트랜지스터 153은 반도체 기판 101의 표면에 형성된 한 쌍의 소스 및 드레인 영역 146, 146 과 상기 소스 및 드레인 영역 146, 146 사이에서 게이트 절연층 115를 개재하여 형성된 게이트 전극(워드 라인) (145b)와 (145c)가 형성된다. 두꺼운 절연층을 게이트 전극위에 형성한다. 이어서 트랜스퍼 게이트 트랜지스터 153 의 소스 및 드레인 영역 146, 146을 노출하는 스토리지 노드 콘택(129),(129) 및 트렌치내에 매립된 비트라인(155)과 소스 및 드레인 영역 146,146 의 첫 번째 영역 146 을 동시에 노출시키는 콘택홀 (128)이 형성된다. 메모리 셀 어레이에서 워드라인은 일정한 폭(Width)을 갖으며, 일정한 간격(Spacing)을 두고 평행하게 배치된다.
도 3 에서 보여준 메모리 셀 어레이의 제조 공정별 싱글 플롯(Single Plot) 및 복합 플롯(Composite Plots)는 도 4 a 내지 도 4h에서 설명된다.
도 4 a 내지 도 4h는 메모리 셀 어레이의 제조 공정별 싱글 플롯(Single Plot) 및 복합 플롯(Composite Plots)을 보여주는 평면도이다.
도 5a 내지 도 5h는 각각 도 4a 내지 도 4h 의 선 A-A'의 단면도로 DRAM 메모리 셀의 제조공정도이다.
도 6a 내지 도 6h는 각각 도 4a 내지 도 4h 의 선 B-B'의 단면도로 DRAM 메모리 셀의 제조공정도이다.
도 4a ~ 6a를 참조하면, 반도체기판(101)상에 실리콘산화막(SiO2)(115a) 및 실리콘질화막 (Si3N4)(119a)을 연속적으로 증착형성하고, 딥 유브(Deep UV)의 리쏘그래피 작업으로 액티브영역(102)을 패터닝하며, 이어서 이방성 플라즈마 에칭방법으로 소자격리영역상의 실리콘질화막 (Si3N4) (119a) / 실리콘산화막 (SiO2) (115a) 의 스택층(Stack Layers)을 제거한다. 이어서 CVD 실리콘산화막(SiO2) 증착 및 선택적 이방성 RIE방법으로 액티브 스택(Active Stack)(120)의 측벽에 스페이서(Spacers)(123a)를 형성한다. 그리고 에천트(Etchant)로 Cl2등을 이용하여 반도체기판(101)내에 4000Å~6000Å의 깊이를 갖는 샐로우 트렌치 (Shallow Trenches) (125)(127)를 형성한다.
상기에서 0.12 ~ 0.18 ㎛ 정도의 포토(Photo) 휘쳐(Feature)크기를 갖는 액티브 패턴은 딥 유브(Deep UV)의 리쏘그래피기술을 이용하여 패터닝을 한다.
도 4b ~ 6b를 참조하면, 반도체기판을 열산화하여 샐로우 트렌치(Shallow Trenches)(125)(127)의 저면(Bottom)과 측면(Sides)에 얇은 두께의 실리콘산화막(SiO2)(도시 안 함)을 형성한다. 그리고 반도체기판 전체표면에 얇은 두께의 도핑된 다결정실리콘(Polycrystalline Silicon)층(131)을 증착하며, 이어서 폭(Width)이 좁은 샐로우 트렌치(127)내를 완전하게 충진될 정도의 두꺼운 두께의 전도층(135)을 증착한다.
상기에서 전도층(135)으로 사용되는 텅스텐층은 1500Å ~ 2500Å의 두께를 갖으며, WF6을 소스로 사용하는 CVD 방법으로 증착형성된다.
도 4c ~ 6c를 참조하면, Cl2을 에천트로 하는 선택적 이방성 RIE 방법으로 전도층(135)/도핑된 다결정실리콘층(131)을 식각하여 액티브 스택(Active Stack)(120)의 상부 표면(Top Surface)을 노출시키며, 에칭을 계속하여 폭(Width)이 좁은 샐로우 트렌치(127)내에서는 전도층(135)/도핑된 다결정실리콘층(131)이 반도체 기판(101)의 상부표면(Top Surface)으로부터 1000Å ~ 2000Å 정도만큼 들어간 상태로 트렌치(127)내를 완전하게 충진하고 있으며, 한편 폭(Width)이 상대적으로 넓은 샐로우 트렌치(125)내에서는 전도층(135)/도핑된 다결정실리콘층(131)이 반도체 기판(101)의 상부표면(Top Surface)으로부터 1000Å ~ 2000Å 정도만큼 들어간 상태로 트렌치(125)내의 저면(Bottom)의 일부분을 노출시키며 트렌치(125)내의 측면(Sides)에 상당한 크기의 폭(Width)을 갖는 도핑된 다결정실리콘층(131) / 전도층(135) 로 이루어진 스페이서 (Spacers) (141a)를 형성한다.
도 4d ~ 6d를 참조하면, 딥 유브(Deep UV)의 리쏘그래피 작업으로 A-A'방향(행 방향)으로 메모리 어레이 셀 사이에 배치되여, 폭이 상대적으로 넓은 샐로우 트렌치(125)의 일부를 노출시키는 패턴(202)을 형성한다. 이어서 Cl2을 에천트로 하는 선택적 이방성 RIE 방법으로 레지스트(201)이 덮어있지 않는 트렌치(125)내의 측면(Sides)에 상당한 크기의 폭(Width)을 갖는 도핑된 다결정실리콘층(131) / 전도층(135) 로 이루어진 스페이서(Spacers)(141a)를 제거한다.
도 4e ~ 6e를 참조하면, CVD 실리콘산화막(SiO2)(139)으로 샐로우 트렌치(Shallow Trenches)(125)(127)내를 채우고 (Filling), CMP(Chremical Mechanical Polishing, 이하 CMP 이라 칭함) 평탄화(Planarization) 및 열처리공정인 덴서피케이션(Densification)을 하며, 액티브 스택(Active Stack)(120)의 실리콘질화막(Si3N4)(119a)을 인산용액으로 제거한다. 이어서 실리콘산화막(SiO2)(115a) 과 스페이서(Spacers)(123a)를 묽은(Diluted) HF 에천트로 제거하여 액티브영역내의 실리콘기판을 노출시키며, 소자격리영역내의 CVD 실리콘산화막(SiO2)(139)의 일부를 동시에 제거하여 기판 전체를 평탄화한다.
상기에서 CVD 실리콘산화막(SiO2)(139)은 USG(Undoped Silicate Glass) 또는 HDP (High Density Plasma)으로 형성되며, 덴서피케이션은 공정온도 1000℃, 공정시간 30 ~40 분의 열처리 공정이다. 다결정실리콘층(131) 및 텅스텐(135)의 복합구조인 비트라인(155)은 소자격리영역내의 샐로우 트렌치(127)에 매몰되여, 트렌치(127)의 저면(Bottom)과 측면(Sides)에 형성된 열산화 실리콘산화막(SiO2)(도시 안 함) 및 CVD 실리콘산화막(SiO2)(139)으로 둘러 싸여 있다.
도 4f ~ 6f를 참조하면, 게이트 절연막(115)을 예를 들면 열산화방법으로 50 - 150Å의 두께로 형성하며, 게이트 전극이 될 다결정실리콘층은 CVD 방법으로 1000 - 2000Å의 두께로 기판전체에 증착하며, 층간절연막(147)은 CVD 방법으로 1000 - 2000Å의 두께로 기판전체에 증착형성된다. 그리고 RIE방법으로, 게이트 전극(145) 및 층간절연막(147)을 패터닝한다. 이어서 CVD 방법으로 실리콘산화막(SiO2) 또는 실리콘질화막(Si3N4) 또는 도핑되지 않은 다결정실리콘(Polysilicon)등으로 이루어진 층간절연막(147')을 기판전체에 증착하며, RIE방법으로 전면을 에칭하여 게이트 전극(145)의 측면에 층간절연막의 스페이서(Spacer)(147')를 형성한다. 이어서 불순물 이온(140) 비소(As) 또는 인(P)을 실리콘 기판(101)의 표면에 에너지 30 KeV, 도즈 4.0 E 15/㎠ 로 이온주입한다. 층간 절연층(147) 및 스페이서(147')로 덮어진 워드 라인 (145a),(145b),(145c), (145d)를 마스크로 사용하여 트랜스퍼 게이트(Transfer Gate) 트랜지스터의 소스와 드레인 영역(146)(146')을 형성한다.
상기에서 트랜스퍼 게이트(Transfer Gate) 트랜지스터의 소스와 드레인 영역(146)(146')중의 첫 번째인 (146')을 드레인으로 정해지면, 두 번째인 (146)은 소스로 정해진다. 추가로 설명하면 트랜지스터의 소스와 드레인 영역(146)(146')의 첫 번째 및 두 번째는 서로 바꿔 질수도 있다.
도 4g ~ 6g를 참조하면, 반도체 기판 전체에 증착된 BPSG(Borophosporosilicate)막 등의 층간 절연층(165a)에 소자격리영역내의 비트라인(155)과 액티브 영역의 중앙부의 N형 확산층(146)을 동시에 노출시키는 콘택 홀(Contact Holes)(128)을 RIE 방법으로 개구한다. 상기 콘택 홀(Contact Holes)(128)을 개구한 후, 도핑된 다결정 실리콘 및 전도층을 증착형성하며, 이어서 에치-백 방법으로 콘택 홀 내에 다결정실리콘 및 전도층의 복합구조로 이루어진 플러그(Plug)(180)을 형성한다.
상기에서 플러그는 RIE(Reactive Ion Etching, 이하 RIE 이라 칭함)방법을 이용한 에치-백(Etch-Back) 공정뿐만 아니라 CMP(Chemical Mechanical Polishing, 이하 CMP 이라 칭함)를 포함하는 다른 방법으로도 형성할 수 있다. 플러그(180)로 소자격리영역내의 비트라인(155)과 액티브 영역의 중앙부의 N형 확산층(146)을 전기적으로 연결한다. 전도층은 텅스텐(W)등의 전이금속 또는 텅스텐 실리사이드(WSi2)등의 전이금속의 실리사이드로 구성된다.
도 4h ~ 6h를 참조하면, 반도체 기판 전체에 증착된 층간 절연층(183) 및 (165a)에 스토리지 노드 콘택(Storage Node Contacts)(129)을 개구한다. 스토리지 노드 콘택(129)을 개구한 후, 도핑된 다결정 실리콘으로 RIE 방법으로 스토리지 노드 전극(Strorage Node Electrode)(185)을 형성한다. 이어서 실리콘질화막등의 유전층(Dielectric Layer)(187)이 스토리지 노드 전극(185)의 표면에 형성된다. 그리고 도핑된 다결정 실리콘을 유전층의 표면에 형성하여 플레이트 전극(Plate Electrode)(189)을 형성한다. 이 후에 절연층(191) 및 배선 층(195)으로 DRAM 메모리 셀(Memory Cell)의 제조공정을 마무리한다..
상기에서 스토리지 노드 전극(Strorage Node Electrode)(185)의 모양은 실린더 형의 모양을 갖고 있으며, 알려진 제조방법을 이용하여 여러 가지 모양의 하단전극을 형성 할 수 있다. 스토리지 노드 전극(Strorage Node Electrode)(185)의 표면에 형성된 유전층(Dielectric Layer)(187)은 실리콘 질화막(Si3N4) 또는 실리콘산화막 (SiO2) 또는 그것들의 복합구조층 또는 탄탈룸산화물(Ta2O5) 또는 하프니움산화물(HaO2) 등이다. 배선 층(195)는 워드라인을 스트래핑(Strapping)하는 역할을 한다.
상술한 바와 같이 본 발명에 따른 DRAM 메모리 셀의 제조 방법은 반도체 기판의 액티브 영역에 형성된 실리콘산화막 및 실리콘질화막으로 구성된 스택 층을 마스크로 하여 상기 반도체 기판내에 트렌치를 형성하며, 상기 트렌치의 측면 및 저면에 제 1 절연층을 형성하며, 상기 트렌치를 포함하는 상기 반도체 기판전체에 제 1 전도층을 증착하며, 상기 전도층을 에치-백(Etch-Back)공정으로 상기 반도체 기판의 상부표면으로부터 들어가며(Recessed) 행 방향으로 상기 트렌치의 저면에 상기 제 1 전도층의 비트라인을 형성하며, 상기 트렌치내를 제 2 절연층으로 충진하며, 상기 스택 층과 상기 제 2 절연층의 일부를 제거하여 액티브 영역내의 상기 반도체 기판을 노출하며 동시에 상기 반도체 기판을 평탄화하며, 상기 반도체 기판에 게이트 절연막을 형성하며, 상기 게이트 절연막상에 제 2 전도층의 게이트(Gate)구조를 형성하며, 상기 제 2 전도층의 게이트구조의 측면에 절연막 스페이서를 형성하며, 상기 제 2 전도층의 게이트구조의 양측에 소스 및 드레인 영역을 형성하며, 상기 반도체 기판에 제 3 절연층을 형성하며, 상기 제 3 절연층 및 상기 제 2 절연층내의 콘택홀에 형성된 제 3 전도층의 플러그(Plug)로 상기 비트라인과 상기 소스 및 드레인 영역의 첫 번째를 연결하며, 상기 소스 및 드레인 영역의 두 번째에 연결된 커패시터를 형성한다.
따라서, 본 발명은 비트라인을 기판내의 트렌치내로 매몰 배치함으로써 후속 공정에서의 공정 마진확보가 용이하며, 또한 비트 라인의 폭(Width)을 일정하게 유지할 수 있어서 그것의 저항치를 낮게 유지 할 수 있으며, 그리고 워드 라인 하단에 배치됨으로써 워드 라인위의 노드 콘택(Node Contact)의 패터닝시 단차의 여유가 크고,커패시터의 전하용량증가를 향상시킬 수 있는 잇점이 있다.
Claims (5)
- 반도체 기판의 액티브 영역에 형성된 실리콘산화막 및 실리콘질화막으로 구성된 스택 층을 마스크로 하여 상기 반도체 기판내에 트렌치를 형성하는 공정과,상기 트렌치의 측면 및 저면에 제 1 절연층을 형성하는 공정과,상기 트렌치를 포함하는 상기 반도체 기판전체에 제 1 전도층을 증착하는 공정과,상기 전도층을 에치-백(Etch-Back)공정으로 상기 반도체 기판의 상부표면으로부터 들어가며(Recessed) 행 방향으로 상기 트렌치의 저면에 상기 제 1 전도층의 비트라인을 형성하는 공정과,상기 트렌치내를 제 2 절연층으로 충진하는 공정과,상기 스택 층과 상기 제 2 절연층의 일부를 제거하여 액티브 영역내의 상기 반도체 기판을 노출하며 동시에 상기 반도체 기판을 평탄화하는 공정과,상기 반도체 기판에 게이트 절연막을 형성하는 공정과,상기 게이트 절연막상에 제 2 전도층의 게이트(Gate)구조를 형성하는 공정과,상기 제 2 전도층의 게이트구조의 측면에 절연막 스페이서를 형성하는 공정과,상기 제 2 전도층의 게이트구조의 양측에 소스 및 드레인 영역을 형성하는 공정과,상기 반도체 기판에 제 3 절연층을 형성하는 공정과,상기 제 3 절연층 및 상기 제 2 절연층내의 콘택홀에 형성된 제 3 전도층의 플러그(Plug)로 상기 비트라인과 상기 소스 및 드레인 영역의 첫 번째를 연결하는 공정과,상기 소스 및 드레인 영역의 두 번째에 연결된 스토리지 노드 전극을 형성하는 공정과,상기 노드 전극상의 유전층을 개재한 플레이트 전극을 형성하는 공정을 구비하는 DRAM 제조 방법.
- 청구항 1에 있어서, 상기 제 2 전도층은 도핑된 다결정실리콘층으로 형성하는 DRAM 제조 방법.
- 청구항 1에 있어서, 상기 스페이서는 실리콘산화막 또는 실리콘질화막 또는 도핑되지 않은 다결정실리콘층으로 형성하는 DRAM 제조 방법.
- 청구항 1에 있어서, 상기 제 3 절연층은 BPSG막으로 형성하는 DRAM 제조 방법.
- 청구항 1에 있어서, 상기 플러그는 텅스텐과 다결정실리콘의 복합구조로 형성하는 DRAM 제조 방법.
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