KR20080015948A - 반도체 구조, 메모리 어레이, 전자 시스템, 및 반도체구조를 형성하는 방법 - Google Patents

반도체 구조, 메모리 어레이, 전자 시스템, 및 반도체구조를 형성하는 방법 Download PDF

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KR20080015948A
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거테즈 에스. 샌드후
디. 마크 더캔
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마이크론 테크놀로지, 인크.
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Abstract

본 발명은 트렌치 분리 영역을 갖는 반도체 구조를 포함한다. 상기 트렌치 분리 영역의 트렌치는 좁은 바닥부과 상기 바닥부위의 넓은 상부을 포함할 수 있다. 전기적 절연 재료는 상기 좁은 바닥부에 공동을 남기면서 상기 넓은 상부을 메울 수 있다. 상기 바닥부은 실질적으로 수직인 측벽을 가질 수 있으며, 상기 측벽과 실질적으로 수직으로 연장되는 계단에서 상기 상부과 합쳐질 수 있다. 상기 트렌치 분리 영역은 메모리 어레이로 통합될 수 있고, 또는 전자 시스템에 통합될 수 있다. 본 발명은 또한, 반도체 구조를 형성하는 방법을 포함한다.
반도체, 공동, 트렌치, 트렌치 분리 영역

Description

반도체 구조, 메모리 어레이, 전자 시스템, 및 반도체 구조를 형성하는 방법{SEMICONDUCTOR CONSTRUCTIONS, MEMORY ARRAYS, ELECTRONIC SYSTEMS, AND METHODS OF FORMING SEMICONDUCTOR CONSTRUCTIONS}
본 발명은 반도체 구조, 메모리 어레이, 전자 시스템, 및 반도체 구조를 형성하는 방법에 관한 것이다.
집적 회로에서 전기적 구성 요소들을 전기적으로 상호 분리시키기는 데에는 트렌치 분리 영역(Trenched Isolation Region)(예컨대, 쉘로우(shallow) 트렌치 분리 영역 등)이 공통적으로 이용된다. 분리 영역들은 반도체 기판으로 연장되고, 기판으로 에칭된 트랜치 내에 형성되는 절연 재료(insulative material)을 포함한다.
트렌치 분리 영역을 형성하는 중에 발생할 수 있는 문제점은 절연 재료를 트렌치 내에 퇴적(deposition)시키는 중에 트렌치 내에 공동(void)이 트랩될 수 있다는 것이다. 공동은 절연 재료와는 다른 유전 특성들을 가질 것이며, 따라서, 분리 영역의 절연 특성을 변화시킬 것이다. 이러한 문제에 대응하기 위하여, 트렌치 분리 영역 내의 공동 형성을 제거하기 위한 많은 기술들이 개발되어 왔다.
집적도가 증가함에 따라 공동 형성을 제거하는 것이 점진적으로 더 어려워지 고 있다. 특히, 집적도가 증가할수록 트렌치 분리 영역들이 협소해지고 깊어지는데, 이는 절연 재료로 트렌치 분리 영역을 균등하게 채우는 것을 보다 어렵게 한다.
전술한 문제점의 관점에 비추어, 공동과 관련된 문제를 감소시키는 트렌치 분리 영역에 관한 신규의 제조 방법을 개발하는 것이 바람직하다. 본 명세서에 기술된 본 발명은 적어도 트렌치 분리 영역 내의 공동 형성과 관련된 문제를 감소시키기 위한 요구에 의해 비롯되었지만, 당업자라면, 본 명세서 및 특허청구범위를 읽었을 때에 본 발명의 양태들이 트렌치 분리 영역의 범위를 넘어서는 어플리케이션들을 가질 수 있다는 것을 이해할 것이다.
일 양태에서, 본 발명은 반도체 구조를 포함한다. 반도체 구조는 반도체 기판 및 그 기판으로 연장되는 트렌치를 포함한다. 트렌치는 좁은 바닥부(bottom portion) 및 바닥부 위에 존재하며 계단에서 바닥부와 결합하는 넓은 상부를 갖는다. 실질적으로 고체인 전기적 절연 재료가 트렌치를 실질적으로 채운다. 실질적으로 고체인 절연 재료, 및 트렌치의 바닥부 내의 적어도 거의 전체에 공동이 존재할 수 있다.
일 양태에서, 본 발명은 메모리 어레이를 포함한다. 상기 어레이는 반도체 기판 위에 복수의 트랜지스터를 포함하며, 트랜지스터는 게이트들 및 그 게이트들에 인접한 소스/드레인 영역들을 포함한다. 상기 어레이는 소스/드레인 영역들의 일부와 전기적으로 결합되는 복수의 전하 저장 장치를 더 포함한다. 또한, 상기 어레이는 기판 내에 연장되며 트랜지스터들의 적어도 일부에 대해 전기적 절연을 제공하는 복수의 분리 영역들을 포함한다. 개개의 분리 영역들의 적어도 일부는 계단에서의 넓은 상부에 연결되는 좁은 하부를 가지며, 넓은 부분 및 좁은 부분 내에 실질적으로 고체인 절연 재료를 갖는다. 또한, 분리 영역은 좁은 부분들 내에 거의 전체적으로 포함되는 공동들을 포함할 수 있다.
일 양태에서, 본 발명은 전자 시스템을 포함한다. 이 시스템은 프로세서, 및 그 프로세서와 데이터 통신하는 메모리 장치를 포함한다. 메모리 장치 및 프로세서 중 적어도 하나는, 계단에서의 넓은 상부에 연결되는 좁은 하부를 포함하고, 좁은 부분 및 넓은 부분 내에 비기체성 재료를 포함하고, 그 좁은 부분 내에 거의 전체적으로 포함된 공동들을 포함하는 하나 이상의 전기 절연 영역을 포함한다.
일 양태에서, 본 발명은 반도체 구조를 형성하는 방법을 포함한다. 반도체 기판이 제공되며, 제1 개구가 기판으로 연장되도록 형성된다. 제1 개구는 제1 폭을 갖는다. 제1 개구로부터 기판으로 하방으로 연장되도록 제2 개구가 형성된다. 제2 개구는 제1 폭보다 작은 제2 폭을 갖는다. 제1 개구 및 제2 개구 내에는 전기적 절연 재료가 형성된다. 전기적 절연 재료는 제1 개구를 거의 채우고, 제 2 개구 내에 공동을 남긴다.
이하, 첨부 도면을 참조하여 본 발명의 바람직한 실시예들을 설명한다.
도 1은 본 발명의 예시적인 양태의 예비 처리 단계에서 나타난 반도체 웨이퍼 시편(fragment)의 단면도.
도 2는 도 2의 1-1 선에 따른 도 1의 단면을 포함하는 반도체 구조의 일부에 대한 상면도.
도 3은 도 1에 후속하는 처리 단계에서 도시된 도 1의 반도체 웨이퍼 시편에대한 도면.
도 4는 도 3에 후속하는 처리 단계에서 도시된 도 1의 웨이퍼 시편에 대한 도면.
도 5는 도 4에 에 후속하는 처리 단계에서 도시된 도 1의 웨이퍼 시편에 대한 도면.
도 6은 5-5 선에 따른 도 5의 단면을 포함하는 반도체 구조의 일부에 대한 상면도.
도 7은 도 5 및 도 6의 7-7 선에 따른 반도체 웨이퍼 시편에 대한 단면도. 도 7의 5-5 선은 도 5의 단면의 위치를 설명한다.
도 8은 본 발명의 대안적인 양태를 설명하는 반도체 웨이퍼 시편에 대한 단면도.
도 9는 8-8 선에 따른 도 8의 단면을 포함하는 반도체 구조의 일부에 대한 상면도.
도 10은 도 8 및 도 9의 10-10 선에 따른 단면도. 도 10의 8-8 선은 도 8의 단면의 위치를 설명한다.
도 11은 도 1의 구조를 형성하는 데 이용될 수 있는 본 발명의 예시적인 양태의 예비 처리 단계에서 반도체 웨이퍼 시편의 단면도.
도 12는 도 11에 후속하는 처리 단계에서 도시된 도 11의 웨이퍼 시편에 대한 도면.
도 13은 도 12에 후속하는 처리 단계에서 도시된 도 11의 웨이퍼 시편에 대한 도면.
도 14는 도 13에 후속하는 처리 단계에서 도시된 도 11의 웨이퍼 시편에 대한 도면.
도 15는 도 14에 후속하는 처리 단계에서 도시된 도 11의 웨이퍼 시편에 대한 도면.
도 16은 도 15에 후속하는 처리 단계에서 도시된 도 11의 웨이퍼 시편에 대한 도면.
도 17은 도 3과 유사한 처리 단계에서의 반도체 웨이퍼 시편의 단면도이며, 본 발명의 대안적 양태를 설명한다.
도 18은 도 1과 유사한 처리 단계에서의 반도체 웨이퍼 시편의 단면도이며, 본 발명의 대안적 양태를 설명한다.
도 19는 본 발명의 예시적인 어플리케이션을 설명하는 컴퓨터의 구성을 나타내는 도면.
도 20은 도 19의 컴퓨터의 마더보드의 특징들을 나타내는 블록도.
도 21은 본 발명의 예시적인 양태에 따른 전자 시스템의 하이 레벨 블록도.
도 22는 본 발명의 일 양태에 따른 예시적인 메모리 장치를 단순화한 블록도.
본 발명은 트렌치의 특정 영역 내에 공동(voids)을 트랩하도록 구성된 트렌치 구조를 포함한다. 이에 따라, 공동은 기판에 걸친 복수의 트렌치 구조 내에 균일하고 제어가능하게 포함될 수 있다. 따라서, 본 발명은, 공동을 제거하는 것이 아니라 공동의 위치를 제어할 수 있는 구조를 개발함으로써, 공동과 관련된 종래 기술의 문제점을 완화하는 양태들을 포함한다.
도 1 내지 도 22를 참조하여, 본 발명의 예시적인 양태들을 설명한다.
도 1 및 도 2를 참조하면, 반도체 시편(fragment)(10)은 본 발명의 예시적 양태에 따라 구성된 트렌치들을 나타낸다. 시편(10)은 반도체 기판(12)을 포함한다. 일부 양태에서, 이러한 기판은, 예컨대 단결정 실리콘 웨이퍼의 벌크(bulk) 단결정 실리콘 등의 벌크 반도체 재료에 대응할 수 있다. 단결정 실리콘은, 예컨대 p형 도펀트 등의 적절한 도펀트로 저농도 백그라운드 도핑될 수 있다. 일부 양태에서, 기판(12)은 SOI(Semiconductor-on-insulator) 기판을 포함할 수 있다. 일부 양태에서, 기판(12)은 관련된 집적 회로(도시하지 않음)의 각종 레이어 결합한 반도체 재료를 포함할 수 있다.
이하의 청구범위 해석을 보조하기 위해, "반도전성 기판(semiconductive substrate)"과 "반도체 기판(semiconductor substrate)"이라는 용어들은 반도전성 웨이퍼(단독으로 또는 그 위의 다른 재료들을 포함하는 조합으로) 및 반도전성 재료 층들(단독으로 또는 다른 재료들을 포함하는 조합으로) 등의 벌크형 반도전성 재료들을 포함하는, 그러나 이에 한정되는 것은 아닌 반도전성 재료를 포함하는 임 의의 구성을 의미하도록 정의된다. "기판"이라는 용어는 전술한 반도전성 기판을 포함하되, 이에 한정되는 것은 아닌 임의의 지지 구조를 말한다.
기판으로 한 쌍의 트렌치들(20, 30)이 연장된다. 트렌치들의 각각은 계단들(트렌치(20)의 26, 및 트렌치(30)의 36)에서 넓은 상부(트렌치(20)의 24, 및 트렌치(30)의 34)에 결합되는 좁은 바닥부(트렌치(20)의 22, 및 트렌치(30)의 32)를 포함한다.
넓은 부분(24, 34)은 폭(21, 31)을 각각 포함하며, 깊이(23, 33)를 각각 포함한다. 마찬가지로, 좁은 부분(22, 32)은 폭(25, 35)을 각각 포함하며, 깊이(27, 37)를 각각 포함한다. 넓은 부분(24, 34)의 폭과 깊이는 종래의 트렌치 분리 영역의 폭과 깊이와 거의 동등하며, 따라서 그 폭은 약 10 nm 내지 약 100nm일 수 있으며, 그 깊이는 약 50nm 내지 약 500nm일 수 있다. 일부 양태에서, 넓은 부분(24, 34)은 비교적 얕은 깊이를 가질 것이며, 따라서, 그 깊이는 약 1 마이크로미터 미만이 될 것이며, 다른 양태에서 넓은 부분(24, 34)은 비교적 깊을 수 있으며, 따라서 그 깊이는 적어도 약 1 마이크로미터이 될 것이다.
좁은 부분(22, 32)은 전형적으로, 대응하는 넓은 부분의 깊이의 약 1/3 내지 약 2/3인 폭을 가질 것이며, 일반적으로 대응하는 넓은 부분의 폭의 약 1/2인 폭을 가질 것이다. 깊이(27, 37)는 임의의 적절한 깊이일 수 있는데, 전형적인 깊이는 약 50 nm 내지 약 500nm의 범위를 갖는다.
기판(12)은 트렌치들(20, 30)에 인접한 영역(14, 16, 18)을 포함하며, 영역(16)은 트렌치(20, 30) 사이에 존재한다. 기판은 또한, 영역(14, 16, 18) 위의 상면(15)을 포함한다.
다음, 도 3을 참조하면, 개구(20, 30) 내에는 실질적으로 고체인 재료(40)가 퇴적된다. 이 재료는 넓은 부분(24, 34)을 채우지만, 좁은 부분(22, 32) 내에 각각 공동(42, 44)을 남긴다. 재료(40)는 그 재료가 순수 고체(이에 한정되는 것은 아닌)일 수 있다는 것을 나타내는 "실질적으로 고체"인 재료인 것으로 언급되지만,그 대신에, 예컨대 각종 유리를 포함하는 젤라틴 재료(gelatinous material) 및 다른 반고체(semi-solid) 재료를 포함할 수도 있다. 재료(40)는 임의의 적절한 조성 또는 조성들의 조합을 포함할 수 있으며, 거의 균질(homogenous)하게 보이지만 복수의 층을 포함할 수 있다. 특정 양태에서, 재료(40)는 트렌치 분리 영역 형성에 적합한 전기적 절연 재료이다. 이와 같은 양태에서, 상기 재료는, 예컨대 이산화규소를 포함하거나, 이산화규소로 구성되거나, 또는 주로 이산화규소로 구성될 수 있다. 예를 들어, 재료(40)는 고밀도 플라즈마(HDP;High Density Plasma) 퇴적에 의해 형성된 이산화규소일 수 있다.
좁은 부분(22, 32)은 개구(20, 30) 내에 공동(42, 44)이 형성될 위치를 정의한다. 특히, 공동들은 좁은 부분 내의 적어도 거의 전부에 보유되는데, 여기서 "좁은 부분 내의 적어도 거의 전부에 보유"라는 용어는 공동의 체적의 대부분이 좁은 부분 내에 보유된다는 것을 의미한다. 구체적으로, 이러한 문구는 공동의 체적의 적어도 약 75%가 좁은 부분 내에 보유된다는 것을 의미한다. 일부 양태에서, 공동의 전체는 개구의 좁은 부분 내에 보유될 것이다. 즉, 공동의 전체는 좁은 부분이 넓은 부분과 결합하는 계단들의 높이 레벨 또는 그 높이 레벨의 아래에 보유 될 것이다(예컨대, 도 3의 계단(26, 36)).
본 발명의 설명된 양태에서, 개구의 좁은 부분은 실질적으로 수직인 측벽(좁은 부분(22)의 41, 좁은 부분(32)의 43))을 가지며, 마찬가지로 넓은 상부도 실질적으로 수직인 측벽(넓은 부분(24)의 45, 넓은 부분(34)의 47)을 갖는다. 계단(26, 36)은 실질적으로 수직인 측벽에 거의 수직으로 연장되고, 일부 양태에서는 실질적으로 수직인 측벽에 정확하게 수직으로 연장될 수 있다.
수직으로 연장되는 계단의 이용은, 개구의 넓은 부분과 개구의 좁은 부분 사이에서 분명한 도해(delineation)를 제공할 수 있으며, 이는 공동들이 강제적으로 좁은 부분 내에 거의 전체가 보유될 수 있도록 보조한다. 반면, 개구의 좁은 부분과 개구의 넓은 부분 사이에서의 급진적인 기울기(very gradual slope)를 갖는 계단의 이용은 트렌치 내의 공동들의 위치를 제어하는 데 어려움을 야기할 수 있다. 그러나, 공동이 트렌치의 특정한 영역 내에 보유되도록 제어할 수 있기 위하여 넓은 부분들에 비해 좁은 부분들의 도해하는 데에 적합한 임의의 계단들이 사용할 수 있음을 이해하여야 할 것이다. 또한, 도시된 계단은 개구의 넓은 부분과 좁은 부분 사이의 단지 하나의 계단이지만, 본 발명은 개구의 가장 넓은 부분과 개구의 가장 좁은 부분 사이에 복수의 계단이 제공되는 양태들도 포함한다는 것을 이해하여야 한다. 이러한 예에서, 개구는 여전히 개구의 넓은 부분과 개구의 좁은 부분 사이에서 "하나의" 계단을 갖는 것으로 간주될 수 있지만, 그 계단은 넓은 부분과 좁은 부분 사이의 복수의 계단 중 하나일 것이다. 개구의 넓은 부분과 개구의 좁은 부분 사이에서의 경계는 본 발명의 일부 양태들에서 도 17에 도시된 것처럼 좁은 부분(22, 32)의 측벽을 곡선화 함으로써 개선될 수도 있다.
도 4를 참조하면, 재료(40)는 기판(12)의 최상면(15) 위로부터 제거된다. 이러한 제거는 예컨대 트렌치(20, 30)를 걸쳐 재료(40)의 도시된 바와 같은 평탄화된 최상면(51, 53)을 형성하기 위한 화학-기계적 폴리싱에 의해 달성될 수 있다. 이렇게 평탄화된 최상면은 기판(12)의 최상면(15)과 동일 평면상에 있게 된다.
개구(20, 30) 내의 재료(40)가 전기적으로 절연인 경우, 그 재료는 개구(20, 30) 내에 트렌치 분리 영역을 형성할 수 있다. 이러한 양태에서, 공동(42, 44)은 트렌치 분리 영역의 일부로 간주될 수 있다. 공동이 일반적으로 매우 낮은 유전 상수를 갖는다는 점에서 공동들을 트렌치 분리 영역 내에 포함시키는 것은 바람직할 수 있으며, 이는 트렌치 분리 영역의 일부 응용예에서 바람직할 수 있다.
공동(42, 44)은 재료(40)와 상이한 임의의 재료를 포함할 수 있다. 따라서, "공동(void)"이라는 용어는 재료(40)가 없는 영역을 지칭하는 것으로 이용되지만, 반드시 다른 재료가 존재하지 않는 것은 아니다. 공동의 재료와 재료(40) 간의 차이는, 예컨대 하나 이상의 상, 밀도, 및 화학 조성의 차이가 될 수 있다. 본 발명의 일부 양태에서, 공동(42, 44)은 기체 영역일 수 있고, 재료(40)는 비가스 재료(non-gaseous material)일 수 있다. 만약 재료(40)가 재료(40)의 외부인 대기로부터 공동을 밀봉한다면, 공동 내의 특정 가스는 도 3의 처리 단계에서 재료(40)의 퇴적 중 존재하는 대기 및/또는 재료의 퇴적 중 재료(40)로부터 기체를 배출함으로써 형성된 기체일 수 있다.
도 5 내지 도 7을 참조하면, 개구(20, 30) 내에 형성된 트렌치 분리 영역은 집적 회로 구성 내에 포함될 수 있다. 도 5 내지 도 7의 응용에서, 개구(20) 내에 형성된 트렌치 분리 영역은 제1 트렌치 분리 영역(50)으로 도시되어 있고, 개구(23) 내에 형성된 트렌치 분리 영역은 제2 트렌치 분리 영역(52)으로 도시되어 있다. 분리 영역(50, 52)을 걸쳐 형성된 워드라인(60)이 도시되어 있고, 트랜지스터 소자(70)가 트랜지스터 게이트로서 워드라인의 일부를 통합하는 것이 도시되어 있다.
유전 재료(62), 도전성 재료(64), 및 절연 캡(66)을 포함하는 스택을 포함하는 워드라인(60)이 도 5에 도시되어 있다. 유전 재료(62)는 예컨대 이산화규소를 포함하는 임의의 적절한 게이트 유전체를 포함할 수 있다. 특정한 예에서, 유전 재료는 이산화규소를 포함하거나, 이산화규소로 주로 이루어지거나, 또는 이산화규소로 이루어진다. 도전성 게이트 재료(64)는 임의의 적절한 전기적 도전성 조성 또는 조성들의 조합을 포함할 수 있고, 특정한 예에서는 도전성으로 도핑된 (도전성으로 도핑된 실리사이드 등) 반도체 재료, (텅스텐 또는 티타늄 등) 금속, 및 (티타늄 실리사이드 등) 금속 화합물을 포함하거나, 실질적으로 이들로 이루어지거나 또는 이들 중 하나 이상으로 이루어질 수 있다. 전기적 절연 캡(66)은 임의의 적절한 조성 또는 조성들의 조합을 포함할 수 있고, 특정한 예에서 이산화규소, 질화규소, 및 실리콘 질화산화물을 포함하거나, 주로 이들로 이루어지거나 또는 이들 중 하나 이상으로 이루어질 수 있다.
워드라인(60)은 트렌치 분리 영역(50, 52), 및 또한, 트렌치 분리 영역들과 인접한 반도체 기판 영역(14, 16, 18)을 걸쳐 연장된다. 트랜지스터 구조(70), 아 래에서 더 자세하게 설명하며, 도 6과 도 7에서 보다 분명하게 설명된다)는 반도체 기판(12)의 영역(16)의 위 및 내부에 존재한다. 따라서, 영역(16) 내와 워드라인(60)의 바로 아래에 있는 기판(12)의 반도체 재료는 적절한 임계 전압의 주입으로 도핑될 수 있으며, 그 자체로 트랜지스터 소자의 채널 영역이 된다.
도 6을 참조하면, 이는 도 5의 절단면을 포함하는 시편(fragment)을 위에서 본 평면도를 나타내고, 재료(62, 64, 66)들이 기판(12)과 분리 영역(50, 52)에 걸쳐 연장되는 라인으로 패턴화되어 있다. 또한, 분리 영역(50, 52)들은 워드라인(60)에 실질적으로 수직으로 연장되는 트렌치들인 것을 나타낸다.
도 7을 참조하면, 이는 도 5와 도 6의 시편을 관통하고 도 5를 참조하며 설명한 단면에 직교하는 단면을 나타낸다. 도 7의 단면은 트랜지스터 소자(70)가 워드라인(60)의 대향면 상에서 반도체 기판(12)으로 연장되는 소스/드레인 영역(72, 74)을 포함하고 있음을 나타낸다. 도 7의 단면은 또한 측벽 스페이서들(76, 78)이 적층된 재료들(62, 64, 66)의 측벽을 따라 형성된 것을 나타낸다. 종래 기술에서는, 이러한 측벽 스페이서가 워드라인의 측벽에 따른 통상의 스페이서일 수 있고, 예컨대 이산화규소, 질화규소, 및 실리콘 질화산화물 중 하나 이상을 포함할 수 있다.
도 7의 소스/드레인 영역(72, 74)은 깊이(80)까지 기판(12)으로 연장되고, 도 5의 공동 영역(42, 44)은 기판(12) 내의 깊이(82)에 또는 이하에서 보유된다. 즉, 도 5의 공동 영역(42, 44)은 깊이(82)(도 5)만큼 기판(12)의 표면(15) 아래에 존재하는 최상면을 가지며, 소스/드레인 영역은 기판(12) 내의 깊이(80)에서 최저 면을 갖는다. 본 발명의 일부 양태에서, 공동들의 깊이는 공동들이 완전히 기판(12) 내의 소스/드레인 영역의 수평면 아래에 존재하도록 될 수 있다. 다른 양태들에서, 소스/드레인 영역은 기판(12) 내의 공동들과 높이 방향으로 중첩한다. 공동은 분리 영역(50, 52)의 일부인 절연 재료로 간주될 수 있다. 일부 양태들에서, 소스/드레인 영역이 공동에 대응하는 이러한 절연 재료와 중첩하는 것이 바람직할 수 있으며, 다른 예들에서는 소스/드레인 영역이 이러한 절연 재료와 높이 방향으로 중첩되지 않는 것이 바람직할 수 있다.
트랜지스터 소자(70)는 예컨대 논리 게이트와 메모리 셀을 포함하여, 많은 응용에서 이용될 수 있다. 트랜지스터 소자가 메모리 셀에 이용되는 경우, 소스/드레인 영역(72, 74) 중 하나는 전기적으로 전하 저장 소자에 연결되는 반면, 다른 하나는 비트라인에 연결된다. 도 7의 예에서, 소스/드레인 영역(74)은 전하 저장 소자(90)에 연결되는 반면, 소스/드레인 영역(72)은 비트라인(92)에 연결된다. 전하 저장 소자는, 예컨대 커패시터가 될 수 있다. 당업자라면 이해할 수 있듯이, 트랜지스터와 커패시터의 결합은 DRAM(Dynamic Random Access Memory) 셀에 대응하는 것으로 간주될 수 있다. 따라서, 트랜지스터 소자(70)는 메모리 셀에 통합될 수 있다. 본 발명의 일부 양태들에서, 이러한 복수의 메모리 셀은 반도체 기판에 걸쳐 형성되어 메모리 어레이를 형성할 수 있다.
도 5 내지 도 7의 트랜지스터 구조는 집적 회로에서 이용될 수 있는 많은 종류의 트랜지스터 구조 중 하나일 뿐이다. 다른 종류의 구조는, 예컨대 PROM(Programmable Read Only Memory)를 포함할 수 있다. PROM 소자는 도 5 내지 도 7의 게이트 재료와 유사한 도전성 게이트 재료를 이용할 수 있지만, 이러한 재료를 플로팅 게이트로서 이용할 수 있다.
일 예로서의 PROM 구조가 도 8 내지 도 10에 설명되어 있다. 도 8 내지 도 10을 참조하면, 유사한 참조 번호가 도 1 내지 도 7을 설명할 때처럼 이용될 것이다.
도 8 내지 도 10은 그 내부로 연장되는 분리 영역(104, 106)을 갖는 기판(12)을 포함하는 반도체 구조(100)를 나타낸다. 분리 영역들은 트렌치 분리 영역들이다. 이러한 트렌치 분리 영역은 넓은 상부(분리 영역(104)의 110과 분리 영역(106)의 120)와 계단(분리 영역(104)의 114와 분리 영역(106)의 124)에서 결합하는 좁은 하부 부분(분리 영역(104)의 112와 분리 영역(106)의 122)을 포함한다. 분리 영역들은 좁은 부분(112, 122) 내에서 각각 공동(130, 132)을 포함한다.
분리 영역(104, 106)은 넓은 부분(110, 120)이 넓은 부분(24, 34)에 비해 보다 좁아서 공동(130, 132)이 공동(42, 44)보다 덜 깊다는 점에서 분리 영역(50, 52)과 상이하다. 도 8 내지 도 10의 분리 영역(104, 106)은 도 5 내지 도 7의 분리 영역에 비하여 상이한 것으로 보이지만, 다른 트랜지스터 소자들에 비하여 PROM 소자들을 위하여 도 5 내지 도 8의 분리 영역이 특별히 선호되는 것은 아니며, 또는 비 PROM 소자들을 위하여 도 5 내지 도 8의 분리 영역들이 보다 선호되는 것은 아니다.
구조(100)는 기판(12)과 분리 영역(104, 106)을 걸쳐 연장되는 플로팅 게이트 스택(140)을 포함하고, 플로팅 게이트 스택 위로 연장되는 제어 게이트 스 택(150)을 포함한다. 본 발명의 도시된 예에서, 제어 게이트 스택은 플로팅 게이트 스택에 수직으로 연장된다.
플로팅 게이트 스택은 게이트 유전 재료(142), 도전성 재료(144), 및 절연 캡(146)을 포함한다. 유전 재료(142) 및 도전성 재료(144)는 워드라인 스택(60)의 재료들(62, 64)에 비해 전술한 바와 동일한 조성을 포함할 수 있다. 유전 재료(146)는 워드라인 스택(60)의 재료(66)에 대한 전술한 바와 동일한 조성을 포함하지만, 일부 응용에서는 워드라인 스택에 이용되는 재료보다 얇을 것이다. 적어도 재료(146)는, 플로팅 게이트 스택이 제어 게이트 스택(150)에 의해 직접 중첩되어 제어 게이트 스택이 플로팅 게이트 스택과 전기적으로 적절히 연결될 수 있는 영역 내에 일발적으로 다소 얇을 것이다.
제어 게이트 스택(150)은 전기적 도전성 재료(152)와 절연 캡(154)을 포함한다. 또한, 측벽 스페이서(156)는 제어 게이트 스택의 측벽을 따라 존재한다.
도 10은 도 8에 수직인 단면을 나타내고, 플로팅 게이트 스택(140)에 인접한 기판(12)으로 연장되는 소스/드레인 영역(160, 162)을 나타낸다. 단면은 또한, 측벽 스페어서(164)가 플로팅 게이트 스택의 반대편 측벽에 인접하여 제공되고, 절연 재료(166)가 플로팅 게이트 스택 측으로 제공되면서 워드라인 스택(150)을 지지하기 위하여 이용된다는 것을 나타낸다. 분리 영역들의 상대적인 위치를 그 평면도에서 볼 수 있도록 하기 위하여 재료(166)는 도 9의 평면도에서는 보이지 않지만, 절연 재료(166)은 전형적으로 제어 게이트(150)를 지나 외측으로 연장된다는 것을 이해할 것이다.
소스/드레인 영역(160, 162)은 도 7의 구성에서보다 도 10의 구성에서 보다 깊게 연장되는 것을 나타낸다. 이것은 깊이에 있어서 비 PROM 소자에 대한 PROM 소자의 소스/드레인의 선호도를 나타내는 것은 아니며, 오히려 소스/드레인 영역이 공동 영역들(특히 도 8의 공동(130, 132))과 중첩될 수 있도록 충분히 깊게 연장되는 본 발명의 예를 설명하는 것이다. 특히, 도 8의 비교적 좁은 공동 영역들과 도 10의 비교적 깊은 소스/드레인 영역들(160, 162)의 조합은 기판(12) 내에서의 소스/드레인 영역들과 공동 영역들 사이에서의 높이 방향으로의 중첩(elevational overlap)을 제공한다.
도 10의 프로그램가능한 트랜지스터 소자는 소스/드레인 영역들(160, 162) 중 하나는 전하 저장 소자(예컨대, 커패시터)에, 또한, 나머지 하나는 비트라인에 전기적으로 연결함으로써 DRAM 회로에 통합될 수 있다. 그 후, PROM 소자는 메모리 어레이(예컨대, 플래쉬 메모리 어레이) 내에 통합될 수 있다. 메모리 어레이의 메모리 소자들은 실질적으로 상호 간에 동일할 수 있다. 따라서, 만약 도 8 내지 도 10의 PROM 소자를 메모리 어레이 내에서 이용할 수 있다면, 이러한 어레이의 소자들 중 다수는 PROM 소자가 될 수 있으며, (일부 양태에서, 이러한 메모리의 소자들 중 전부는 PROM 소자들이 될 것이다). 반면, 만약 도 5 내지 도 7을 참조하면서 설명한 종류의 비 PROM 소자를 메모리 어레이에서 이용할 수 있다면, 이러한 어레이의 소자들 중 다수는 비 PROM 소자가 될 수 있으며, (일부 양태에서, 이러한 메모리의 소자들 중 전부는 비 PROM 소자들이 될 것이다).
비록 위에서 설명한 구조에서 제1 및 제2 분리 영역이 서로 동일한 모양을 하고 있는 것으로 나타나지만, 본 발명은 분리 영역들이 모양이 서로 상이한 예도 포함하고 있음을 이해하여야 한다. 예를 들어, 일부 배치에서 트렌치의 폭은 주기적으로 변할 수 있다. 이러한 차이는 예컨대, 트렌치의 다른 트렌치를 형성하는 데 사용되는 트렌치의 일부를 형성하기 위한 상이한 에칭 조건을 이용함으로써 발생할 수 있다. 일부 양태에서, 이러한 조건들은 상이한 드라이 에칭 조건을 포함할 수 있다. 도 18은 도 1의 처리 단계와 비슷한 처리 단계에서의 구조를 나타내지만, 트렌치(20)가 트렌치(30)보다 더 넓고 깊게 형성된다.
도 11 내지 도 16은 도 1의 트렌치 구조를 형성하기 위하여 이용될 수 있는 방법의 예를 설명한다. 어떠한 임의의 적절한 방법도 도 1의 트렌치를 형성하기 위하여 사용될 수 있음을 이해하여야 한다. 도 11 내지 도 16의 방법은 독자들이 이러한 구조들이 형성될 수 있는 방법을 이해할 수 있도록 도와주기 위하여 제공되는 것이지만, 이 응용을 이러한 방법이 명시적으로 청구범위에서 표현하는 정도까지 제외하도록 제한하는 것은 아니다. 도 11 내지 도 16을 설명하는 데에는 도 1 내지 도 7에서 전술하여 이용한 바와 마찬가지의 참조번호가 사용될 것이다.
도 11을 참조하면, 웨이퍼 시편(10)이 예비 처리 단계에서 설명되고 있다. 웨이퍼 시편은 반도체 기판(12) 위의 패터닝된 마스킹 구조(200)를 포함한다. 패터닝된 마스킹 구조는 하부층(202)과 상부층(204)을 포함한다. 특정한 예들에서, 하부층(202)은 패드 옥사이드(특히 이산화규소를 포함하거나, 주로 이산화규소로 이루어지거나, 또는 이산화규소로 이루어질 수 있다)를 포함하며, 상층부(204)는 질화규소를 포함하거나, 주로 질화규소로 이루어지거나, 또는 질화규소로 이루어질 수 있다.
패터닝된 구조(200)는 임의의 적절한 처리에 의하여 형성될 수 있다. 특정한 예들에서, 층들(202, 204)은 기판(12)을 완전히 걸쳐 연장되도록 형성되고, 층들 위에는 포토레지스트층(미도시)이 형성되고 포토리소그래피로 패턴닝되고, 패턴은 포토레지스트에서 기저층들(202, 204)로 전사되며, 그 후 포토레지스트는 제거되어 도 11의 구조가 된다.
패터닝된 구조(200)는 관통하여 연장되는 개구(220, 230)를 포함한다.
도 12를 참조하면, 개구(220, 230)는 기판(12) 내로 연장되어 개구(22, 30)의 넓은 부분(24, 34)을 형성한다. 도 12의 처리 단계에서의 개구(20, 30)는 기판으로 연장되는 제1 개구라 지칭할 수 있다. 이러한 개구들은 제1 폭(21, 31)을 갖는다.
도 13을 참조하면, 개구들을 부분적으로 채우기 위하여 개구(20, 30) 내에 마스킹 재료(250)가 형성된다. 재료(250)는 임의의 적절한 재료를 포함하며, 기저의 기판(12)에 비교하여 선택적으로 에칭될 수 있는 재료인 것이 바람직하다. 특정한 예들에서, 재료(250)는 이산화규소와 질화규소를 포함하거나, 주로 이산화규소와 질화규소로 이루어지거나, 또는 이산화규소와 질화규소 모두 또는 그 중 하나로 이루어질 수 있다.
도 14를 참조하면, 재료(250)는 개구(20, 30)를 좁히는 스페이서(252)를 형성하기 위하여 이방성으로 에칭된다.
도 15를 참조하면, 재료(150)가 개구(20, 30) 내에 존재하면서 기판(12)은 에칭된다. 이러한 에칭은 기판으로 연장되는 좁은 부분(22,32)을 형성한다. 좁은 부분(22, 32)은 제1 개구에서 아래 방향으로 기판 내로 연장되는 제2 개구로 지칭할 수 있다.
도 16을 참조하면, 마스킹 재료(250)는 제거되어 도 1을 참조하면서 설명한 것과 유사한 구조가 된다. 도 16의 구조는 마스킹 재료(202, 204)가 잔존하는 것으로 나타난다는 점에서 도 1의 구조와 다르다. 그럼에도 불구하고, 도 16의 구조는 도 1 내지 도 4에서 논의한 취급과 동일하게 취급될 수 있다. 도 16의 마스킹 재료(202, 204)는 도 4를 참조하면서 논의한 CMP에 의하여 제거되어, 전체 구조가 도 4에서 도시된 것과 동일한 구조가 될 수 있다.
도 19는 본 발명의 일 예에 따른 컴퓨터 시스템(400)의 실시예를 전체적으로 나타내지만, 이는 예로써 드는 것이지 제한하고자 하는 방법으로 하는 것이 아니다. 컴퓨터 시스템(400)은 모니터(401) 또는 다른 통신 출력 장치, 키보드(402) 또는 다른 통신 입력 장치, 및 마더보드(404)를 포함한다. 마더보드(404)는 마이크로프로세서(406) 또는 다른 데이터 처리 유닛, 및 적어도 하나의 메모리 장치(408)를 포함한다. 메모리 장치(408)는 위에서 설명한 본 발명의 다양한 예들을 포함할 수 있다. 메모리 장치(408)는 임의의 메모리 셀 어레이를 포함할 수 있고, 이러한 어레이는 어레이 내의 개별적인 메모리 셀을 액세스하기 위한 어드레싱 회로와 연결될 수 있다. 또한, 메모리 셀 어레이는 메모리 셀로부터 데이터를 읽어내기 위한 판독 회로에 연결될 수 있다. 어드레싱과 판독 회로는 메모리 장치(408)와 프로세서(406) 사이에서 정보를 전달하기 위하여 사용될 수 있다. 도 20의 마더보드(404)의 블록도에 이것이 설명되어 있다. 본 블록도에서, 어드레싱 회로는 참조번호 410으로 나타내었고, 판독 회로는 412로 나타내었다. 프로세서(406)를 포함하는 컴퓨터 시스템(400)의 다양한 요소들은 본 상세한 설명에서 앞서 기술한 메모리 구조의 하나 이상을 포함할 수 있다.
프로세서 장치(406)는 프로세서 모듈에 대응하고, 모듈과 함께 이용된 관련된 메모리는 본 발명의 교시를 포함할 수 있다.
메모리 장치(408)는 메모리 모듈에 대응할 수 있다. 예컨대, SIMM(Single in-line memory modules)과 DIMM(Dual in-lin memory module)은 본 발명의 교시를 이용하는 구현에서 사용될 수 있다. 메모리 장치는 장치의 메모리 셀로부터 읽어내고 기록하는 다양한 방법들을 제공하는 다양한 고안들 중 하나로 통합될 수 있다. 이러한 방법 중 하나는 페이지 모드 동작이다. DRAM에서의 페이지 모드 동작은 메모리 셀의 행을 액세스하고 어레이의 상이한 열을 랜덤하게 액세스하는 방법으로 정의된다. 행과 열 교차점에 저장된 데이터는 열이 액세스될 때 읽혀지고 출력될 수 있다.
다른 메모리 장치 형태는 EDO(Extended Data Out) 메모리로서, 이것은 어드레싱된 열이 닫힌 후에 그 메모리 어레이 어드레스에 저장된 데이터를 출력으로 이용할 수 있도록 허용한다. 이 메모리는 메모리 출력 데이터가 메모리 버스상에서 이용할 수 있는 시간을 감소시키지 않고 더 짧은 액세스 시간을 허용함으로써 통신 속도를 증가시킬 수 있다. 메모리 장치들의 또 다른 형태로는 SDRAM, DDR SDRAM, SLDRAM, VRAM, 및 Direct RDRAM을 포함하며, SRAM 또는 플래쉬 메모리 등의 다른 종류도 포함한다.
메모리 장치(408)는 본 발명의 하나 이상의 예에 부합되게 형성되는 메모리를 포함할 수 있다.
도 21은 본 발명에 의한 전자 시스템(700)의 다양한 실시예들의 하이레벨(High-level) 구성의 단순화한 블록도이다. 시스템(700)은, 예컨대 컴퓨터 시스템, 프로세서 제어 시스템, 또는 프로세서와 관련 메모리를 채택한 임의의 다른 시스템에 대응될 수 있다. 전자 시스템(700)은 프로세서 또는 산술논리 유닛(ALU;Arithmetic/Logic Unit, 702), 제어 유닛(704), 메모리 장치 유닛(706), 및 입출력 장치(708)를 포함하는 기능 요소들을 갖는다. 일반적으로, 전자 시스템(700)은 프로세서(702)가 데이터에 대하여 수행될 특정한 동작, 프로세서(702), 메모리 장치 유닛(706) 및 입출력 장치(708) 사이의 다른 상호작용들을 규정하는 명령 집합을 갖는다. 제어 유닛(704)는 프로세서(702), 메모리 장치(706), 및 입출력 장치(708)의 모든 동작들을, 명령들이 메모리 장치(706)에서 읽어와서 실행되도록 하는 동작들의 집합을 연속적으로 수행함으로써 조절한다. 다양한 실시예에서, 메모리 장치(706)는 RAM 장치, ROM 장치, 및 플로피 디스크 드라이브와 CD-ROM 드라이브 등의 주변 장치들을 포함하지만, 이에 한정되지는 않는다. 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 명세서를 읽고 이해한 후에는 전자 구성 요소들이 본 발명의 다양한 예에 부합하여 메모리 구조를 포함하도록 가공될 수 있음을 이해할 수 있을 것이다.
도 22는 전자 시스템의 일 예(800)의 다양한 실시예들의 하이레벨 구성을 나 타내는 간략화된 블록도이다. 시스템(800)은 메모리 셀 어레이(804), 어드레스 디코더(806), 행(row) 액세스 회로(808), 열(column) 액세스 회로(810), 동작들을 제어하기 위한 리드/라이트 제어 회로(812), 및 입력/출력 회로(814)를 갖는 메모리 장치(802)를 포함한다. 메모리 장치(802)는 나아가 전원 회로(816), 및 메모리 셀이 저 임계치 도전 상태 또는 고 임계치 비도전 상태에 있는지의 여부를 결정하기 위한 전류 센서 등의 센서(820)를 포함한다. 전원 회로(816)는 파워 공급 회로(880), 기준 전압을 제공하기 위한 회로(882), 제1 워드라인에 펄스를 제공하기 위한 회로(884), 제2 워드라인에 펄스를 제공하기 위한 회로(886)를 포함한다. 시스템(800)은 또한, 프로세서(822), 또는 메모리 액세스를 위한 메모리 제어기를 포함한다.
메모리 장치(802)는 프로세서(822)로부터 도선 또는 금속화된 라인상으로 제어 신호를 수신한다. 메모리 장치(802)는 I/O 라인을 통해 액세스되는 데이터를 저장하기 위하여 사용된다. 본 발명이 속하는 기술분야에서 통상의 지식을 갖는 자라면 추가적인 회로와 제어 신호가 제공될 수 있으며 메모리 장치(802)는 본 발명에 초점이 맞추어지는데 도움이 될 수 있도록 간략화되었다는 것을 이해할 것이다. 적어도 하나 이상의 프로세서(822) 또는 메모리 장치(802)가 본 명세서에서 앞서 서술한 종류의 메모리 구조를 포함할 수 있다.
본 명세서에서 다양하게 설명된 시스템들은 본 발명의 회로와 구조의 다양한 응용을 전체적으로 이해하기 위한 목적으로 제공되었으며, 본 발명의 실시 예에 부합하는 메모리 셀들을 사용하는 전자 시스템의 모든 구성요소와 특징을 완전하게 설명하기 위하여 제공할 의도는 아니다. 본 발명이 속하는 기술분야에서 통상의 지식을 가진자라면 다양한 전자 시스템이 프로세서와 메모리 장치(들)사이의 통신 시간을 줄일 목적으로 단일 패키지 처리 유닛 내에 가공될 수 있고, 또는 심지어 하나의 반도체 칩상에서 가공될 수 있음을 이해할 것이다.
메모리 셀들을 위한 응용들은 메모리 모듈, 디바이스 드라이버, 파워 모듈, 통신 모뎀, 프로세서 모듈, 및 특정 응용을 위한 모듈에서 사용기 위한 전자 시스템을 포함할 수 있으며, 다중층, 다중칩 모듈을 포함할 수도 있다. 나아가 이러한 회로는 클럭, 텔레비젼, 휴대용 전화기, PC, 자동차, 산업용 제어 시스템, 비열기 등 등의 다양한 전자 시스템의 서브구성 요소일 수 있다.

Claims (50)

  1. 반도체 구조로서,
    반도체 기판;
    상기 기판으로 연장되는 트렌치 - 상기 트렌치는 좁은 바닥부(bottom portion)와, 상기 바닥부 위에 존재하며 상기 바닥부와 계단(step)에서 연결되는 넓은 상부를 포함함 - ; 및
    상기 트렌치를 실질적으로 채우는 실질적으로 고체인 전기적 절연 재료
    를 포함하는 반도체 구조.
  2. 제1항에 있어서,
    상기 상부는 상기 바닥부보다 적어도 약 두 배 넓은 반도체 구조.
  3. 제1항에 있어서,
    상기 바닥부는 실질적으로 수직인 측벽을 가지며, 상기 계단은 상기 측벽에 실질적으로 수직으로 연장되는 반도체 구조.
  4. 제1항에 있어서,
    상기 실질적으로 고체인 전기적 절연 재료 내에 공동(void)을 더 포함하며, 상기 공동은 상기 트렌치의 바닥부 내에 적어도 거의 전부 존재하는 반도체 구조.
  5. 제4항에 있어서,
    상기 공동은 기체의 영역(gaseous region)인 반도체 구조.
  6. 제4항에 있어서,
    상기 공동은 상기 트렌치의 바닥부 내에 전부 존재하는 반도체 구조.
  7. 제1항에 있어서,
    상기 전기적 절연 재료는 이산화규소를 포함하는 반도체 구조.
  8. 제1항에 있어서,
    상기 상부는 상기 기판 내에 적어도 약 1 마이크로미터의 깊이까지 연장되는 반도체 구조.
  9. 제1항에 있어서,
    상기 상부는 상기 기판 내에 약 1 마이크로미터 미만의 깊이까지 연장되는 반도체 구조.
  10. 좁은 바닥부들과, 상기 바닥부들 위의 넓은 상부들을 갖는 복수의 트렌치 영역들을 포함하며,
    상기 트렌치 영역들은 상기 바닥부들 내에 적어도 거의 전부 보유되는 공동들을 갖는 반도체 구조.
  11. 제10항에 있어서,
    상기 트렌치 영역들은 상호간 실질적으로 동일한 형태인 반도체 구조.
  12. 제10항에 있어서,
    상기 트렌치 영역들 중 하나 이상의 영역은 상기 트렌치 영역들 중 적어도 하나의 다른 영역에 비해 형태가 상이한 반도체 구조.
  13. 제10항에 있어서,
    상기 공동들은 기체의 영역들인 반도체 구조.
  14. 제10항에 있어서,
    상기 트렌치 영역들은 트렌치 분리 영역들인 반도체 구조.
  15. 제14항에 있어서,
    상기 분리 영역들에 인접한 트랜지스터 소자들을 더 포함하는 반도체 구조.
  16. 제15항에 있어서,
    상기 트랜지스터 소자들 중 적어도 일부는 높이 방향으로(elevationally) 상기 공동들과 중첩하는 소스/드레인 영역들을 갖는 반도체 구조.
  17. 제16항에 있어서,
    상기 분리 영역들은 상기 상부와 상기 바닥부들 내에 전기적 절연 재료를 포함하는 반도체 구조.
  18. 제17항에 있어서,
    상기 전기적 절연 재료는 상기 상부와 상기 바닥부들에 걸쳐 실질적으로 균질한 조성을 갖는 반도체 구조.
  19. 제10항에 있어서,
    상기 공동들은 상기 바닥부들 내에 전부 보유되는 반도체 구조.
  20. 제10항에 있어서,
    개개의 바닥부들은 실질적으로 수직인 측벽을 가지며, 개개의 상부들은 상기 측벽과 실질적으로 수직으로 연장되는 계단을 통해 상기 개개의 바닥부들에 결합하는 반도체 구조.
  21. 제20항에 있어서,
    상기 상부들은 상기 바닥부들의 넓이보다 적어도 약 두 배 넓은 반도체 구조.
  22. 제10항에 있어서,
    개개의 바닥부들은 곡선의 측벽들을 갖는 반도체 구조.
  23. 메모리 어레이로서,
    반도체 기판 상의 복수의 트랜지스터들 - 상기 트랜지스터들은 게이트들 및 상기 게이트들에 인접한 소스/드레인 영역들을 포함함 - ;
    상기 소스/드레인 영역들 중 일부와 전기적으로 연결되는 복수의 전하 저장 소자들; 및
    상기 기판 내에 연장되고 상기 트랜지스터들 중 적어도 일부에 대해 전기적 분리를 제공하는 복수의 분리 영역들 - 적어도 일부의 개별 분리 영역들은, 계단들에서 넓은 상부들과 결합하는 좁은 하부들을 포함하고, 좁은 부분들과 넓은 부분들내에 실질적으로 고체인 절연 재료를 포함하며, 상기 좁은 부분들 내에 거의 전부 보유되는 공동들
    을 포함하는 메모리 어레이.
  24. 제23항에 있어서,
    상기 메모리 어레이의 트랜지스터 게이트들 중 적어도 대다수는 프로그램가 능한 메모리 소자들의 플로팅 게이트들인 메모리 어레이.
  25. 제23항에 있어서,
    상기 메모리 어레이의 트랜지스터 게이트들 중 적어도 대다수는 프로그램가능한 메모리 소자들의 플로팅 게이트들이 아닌 메모리 어레이.
  26. 제23항에 있어서,
    상기 넓은 상부들 중 적어도 일부는 그들이 결합되는 상기 좁은 바닥부들보다 적어도 약 두 배 넓은 메모리 어레이.
  27. 제23항에 있어서,
    상기 좁은 바닥부들 중 적어도 일부는 실질적으로 수직인 측벽들을 가지며, 상기 계단들 중 적어도 일부는 상기 측벽들에 실질적으로 수직으로 연장되는 메모리 어레이.
  28. 제23항에 있어서,
    상기 실질적으로 고체인 전기적 절연 재료는 이산화규소를 포함하는 메모리 어레이.
  29. 제23항에 있어서,
    상기 넓은 상부들 중 적어도 일부는 상기 기판 내에 적어도 약 1 마이크로미터의 깊이까지 연장되는 메모리 어레이.
  30. 제23항에 있어서,
    상기 소스/드레인 영역들 중 적어도 일부는 개개의 공동들에 인접하며 상기 개개의 공동들과 높이 방향으로 중첩되는 메모리 어레이.
  31. 제23항에 있어서,
    상기 전하 저장 소자들은 커패시터들인 메모리 어레이.
  32. 제23항에 있어서,
    상기 공동들은 기체의 영역들인 메모리 어레이.
  33. 전자 시스템으로서,
    프로세서; 및
    상기 프로세서와 데이터 통신을 하는 메모리 소자
    를 포함하며,
    상기 메모리 소자와 상기 프로세서 중 적어도 하나는, 계단들에서 넓은 상부들과 결합하는 좁은 하부들을 포함하고, 좁은 부분들과 넓은 부분들 내에 비기체성(non-gaseous) 재료를 포함하며, 상기 좁은 부분들 내에 거의 전부 보유되는 공 동들을 포함하는, 하나 이상의 전기적 분리 영역들을 포함하는 전자 시스템.
  34. 제33항에 있어서,
    상기 공동들은 기체의 영역들인 전자 시스템.
  35. 제33항에 있어서,
    상기 전기적 분리 영역들 중 적어도 일부에 인접한 트랜지스터들을 더 포함하는 전자 시스템.
  36. 제33항에 있어서,
    상기 전기적 분리 영역들 중 적어도 일부에 인접하는 프로그램가능한 메모리 소자들을 더 포함하는 전자 시스템.
  37. 제33항에 있어서,
    상기 넓은 상부들 중 적어도 일부는 그들이 결합되는 좁은 바닥부들보다 적어도 약 두 배 넓은 전자 시스템.
  38. 제33항에 있어서,
    상기 좁은 바닥부들 중 적어도 일부는 실질적으로 수직인 측벽들을 가지며, 상기 계단들 중 적어도 일부는 상기 측벽들에 실질적으로 수직으로 연장되는 전자 시스템.
  39. 제33항에 있어서,
    상기 비기체성 재료는 실질적으로 고체인 전기적 절연 재료인 전자 시스템.
  40. 제39항에 있어서,
    상기 실질적으로 고체인 전기적 절연 재료는 이산화규소를 포함하는 전자 시스템.
  41. 반도체 구조를 형성하는 방법으로서,
    반도체 기판을 제공하는 단계;
    상기 기판으로 연장되는 제1 개구를 형성하는 단계 - 상기 제1 개구는 제1 폭을 가짐 - ;
    상기 제1 개구로부터 상기 기판의 하방으로 연장되는 제2 개구를 형성하는 단계 - 상기 제2 개구는 상기 제1 폭보다 좁은 제2 폭을 가짐 - ; 및
    상기 제1 개구 및 상기 제2 개구 내에 전기적 절연 재료를 형성하는 단계 - 상기 전기적 절연 재료는 상기 제1 개구를 실질적으로 채우고, 상기 제2 개구 내에 공동을 남김 -
    를 포함하는 반도체 구조의 형성 방법.
  42. 제41항에 있어서,
    상기 제1 폭은 상기 제2 폭보다 적어도 약 두 배 넓은 반도체 구조의 형성 방법.
  43. 제41항에 있어서,
    상기 제1 개구 내에 마스킹 재료를 형성하여 상기 제2 개구에 대한 위치를 정의하는 단계를 더 포함하며, 상기 제2 개구는 상기 마스킹 재료가 상기 제1 개구 내에 존재하는 동안 형성되는 반도체 구조의 형성 방법.
  44. 제41항에 있어서,
    상기 전기적 절연 재료는 이산화규소를 포함하는 반도체 구조의 형성 방법.
  45. 제41항에 있어서,
    상기 제1 개구는 상기 기판 내에 적어도 약 1 마이크로미터의 깊이까지 형성되는 반도체 구조의 형성 방법.
  46. 반도체 구조를 형성하는 방법으로서,
    반도체 기판을 제공하는 단계;
    상기 기판으로 연장되는 한 쌍의 개구를 형성하는 단계 - 개개의 개구들은 제1 폭의 상부 및 상기 제1 폭보다 좁은 제2 폭의 하부를 가지며, 상기 제1 폭 부 분과 상기 제2 폭 부분은 계단에서 결합하고, 상기 개구들은 상기 반도체 기판의 영역에 의해 서로 이격되어 있음 - ;
    상기 개구들 내에 전기적 절연 재료를 형성하는 단계 - 상기 전기적 절연 재료는 상기 개구들의 상부들을 실질적으로 채우고 상기 개구들의 하부들 내에 공동들을 남김 - ; 및
    상기 반도체 기판의 상기 영역 위에 게이트를 갖는 트랜지스터를 형성하는 단계
    를 포함하는 반도체 구조의 형성 방법.
  47. 제46항에 있어서,
    상기 트랜지스터 게이트는 플로팅 게이트이고, 상기 플로팅 게이트 위에 제어 게이트를 형성하는 단계를 더 포함하는 반도체 구조의 형성 방법.
  48. 제46항에 있어서,
    상기 개구들의 상부들은 상기 하부들보다 적어도 약 두 배 넓은 반도체 구조의 형성 방법.
  49. 제46항에 있어서,
    상기 하부들은 실질적으로 수직인 측벽들을 가지며, 상기 계단들은 상기 측벽들에 실질적으로 수직으로 연장되는 반도체 구조의 형성 방법.
  50. 제46항에 있어서,
    상기 전기적 절연 재료는 이산화규소를 포함하는 반도체 구조의 형성 방법.
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