JP2007535132A - 集積回路メモリーセル及びその製法 - Google Patents
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Abstract
【解決手段】
チャンネル30は、組み合わされた第1電極と第1ソース/ドレーンの半導電性上方延長部を含むことができる。メモリーセルは複数のメモリーセルのアレイを含んでおり、第2電極は複数の電極の中の共通電極である。メモリーセルは、第1電極とデジット線との間に直線導電通路を提供することができ、その通路は垂直トランジスターを通過して延びている。
【選択図】 図12
Description
Claims (72)
- 集積回路メモリーセルであって、
組み合わされた第1キャパシター電極と第1トランジスターソース/ドレーンと;
第2キャパシター電極と;
前記第1と第2電極との間のキャパシター誘電体と;
第1ソース/ドレーン上方でそれを含んだ垂直トランジスターと;
を含むことを特徴とする集積回路メモリーセル。 - 垂直トランジスターは第1ソース/ドレーン上方のトランジスターチャンネル、該チャンネル周囲のゲートコンダクター及び前記チャンネル上方の第2トランジスターソース/ドレーンを含んでいることを特徴とする請求項1記載のメモリーセル。
- チャンネルのサイズは第1電極のサイズ以下であることを特徴とする請求項2記載のメモリーセル。
- 第2ソース/ドレーンはデジット線をチャンネルに接続するデジット線インナーコンダクターに含まれることを特徴とする請求項2記載のメモリーセル。
- チャンネルは組み合わされた第1電極と第1ソース/ドレーンの半導体上方延長部を含んでいることを特徴とする請求項2記載のメモリーセル。
- 誘電体と第2電極は第1電極を少なくとも横方向で囲むことを特徴とする請求項1記載のメモリーセル。
- 第2電極が複数のメモリーセルのアレイで成り、複数の電極の中で共通電極を含むことを特徴とする請求項1記載のメモリーセル。
- セルサイズは1.5Fx1.5Fであり、Fはキャパシターサイズであることを特徴とする請求項1記載のメモリーセル。
- 第1電極とデジット線の間に直線導電通路を含んでおり、該通路は垂直トランジスターを通じて延びることを特徴とする請求項1記載のメモリーセル。
- 請求項1記載のメモリーセルを含んでいることを特徴とするメモリー装置。
- メモリー装置とマイクロプロセッサを含んだコンピュータシステムであって、前記メモリー装置は請求項1記載のメモリーセルを含んでいることを特徴とするコンピュータシステム。
- 集積回路メモリーセルであって、
組み合わされた第1キャパシター電極と第1トランジスターソース/ドレーンと;
前記第1電極に近接した第2キャパシター電極と;
前記第1と第2電極との間のキャパシター誘電体と;
前記第1ソース/ドレーン真上のトランジスターチャンネルと;
前記チャンネルの真上の組み合わされたデジット線インナーコンダクターと第2トランジスターソース/ドレーンと;
を含んでいることを特徴とする集積回路メモリーセル。 - チャンネルは第2ソース/ドレーンに直接的に接触することを特徴とする請求項12記載のメモリーセル。
- チャンネルとインナーコンダクターとの間に電気的接触状態で導電性バリヤーをさらに含んでいることを特徴とする請求項12記載のメモリーセル。
- チャンネルは第1ソース/ドレーンに直接的に接触することを特徴とする請求項12記載のメモリーセル。
- チャンネルは組み合わされた第1電極と第1ソース/ドレーンの半導体上方延長部を含むことを特徴とする請求項12記載のメモリーセル。
- 誘電体と第2電極は第1電極を少なくとも横方向で囲むことを特徴とする請求項12記載のメモリーセル。
- 第2電極が複数のメモリーセルのアレイで成り、複数の電極の中で共通電極を含むことを特徴とする請求項12記載のメモリーセル。
- チャンネルのサイズは第1電極のサイズ以下であることを特徴とする請求項12記載のメモリーセル。
- セルサイズは1.5Fx1.5Fであり、Fはキャパシターサイズであることを特徴とする請求項12記載のメモリーセル。
- チャンネルを横方向に囲むゲートコンダクターをさらに含んでいることを特徴とする請求項12記載のメモリーセル。
- インナーコンダクターの上に電気的に接触したデジット線部分と、第1電極と前記デジット線との間に、第1ソース/ドレーン、チャンネル及び第2ソース/ドレーンを通過する直線導電通路とをさらに含んでいることを特徴とする請求項12記載のメモリーセル。
- 請求項12記載のメモリーセルを含んでいることを特徴とするメモリー装置。
- メモリー装置とマイクロプロセッサとを含んだコンピュータシステムであって、前記メモリー装置は請求項12記載のメモリーセルを含んでいることを特徴とするコンピュータシステム。
- 複数の集積回路メモリーセルであって、
バルク半導体基板と;
前記基板に埋め込まれた絶縁層と;
前記基板内の電界絶縁体であって、前記絶縁層上と前記基板内で複数の電気絶縁シリコンベースを囲んでいる電界絶縁体と、
前記複数のシリコンベースから上方に延びる複数のシリコン柱であって、組み合わされた第1キャパシター電極と第1トランジスターソース/ドレーンを含んでいるシリコン柱と、
個々のメモリーセルであって、
複数のメモリーセルと共通の第2キャパシター電極と、
前記第1と第2電極との間のキャパシター誘電体と、
第1ソース/ドレーン上方でそれらを含んだ垂直トランジスターと、
をさらに含んでいるメモリーセルと、
を含んでいることを特徴とする複数の集積回路メモリーセル。 - 基板はバルクシリコンウェハーを含んでいることを特徴とする請求項25記載のメモリーセル。
- 基板を通過して絶縁層に至る閉鎖ループトレンチをさらに含んでおり、前記トレンチはシリコンベースを提供し、電界絶縁体を含んでいることを特徴とする請求項25記載のメモリーセル。
- シリコン柱はエピタキシャルシリコンを含んでいることを特徴とする請求項25記載のメモリーセル。
- シリコン柱はバルク半導体基板の一部を含んでいることを特徴とする請求項25記載のメモリーセル。
- 複数の第1電極間の充填材料は主として共通第2電極を含むことを特徴とする請求項25記載のメモリーセル。
- 複数の第1電極間の充填材料は主として絶縁材料を共通第2電極の上に含むことを特徴とする請求項25記載のメモリーセル。
- 複数の垂直トランジスターの上に電気的に接触したデジット線をさらに含んでおり、個々の第1電極と前記デジット線との間に直線導電通路を含んでおり、該通路は対応する個々の垂直トランジスターを通って延びることを特徴とする請求項25記載のメモリーセル。
- セルサイズは1.5Fx1.5Fであり、Fはキャパシターサイズであることを特徴とする請求項25記載のメモリーセル。
- 個々の垂直トランジスターは、第1ソース/ドレーン上方のトランジスターチャンネル、該チャンネル周囲のゲートコンダクター、及び前記チャンネル上方の第2トランジスターソース/ドレーンを含んでいることを特徴とする請求項25記載のメモリーセル。
- チャンネルのサイズは第1電極のサイズ以下であることを特徴とする請求項34記載のメモリーセル。
- 個々のチャンネルは個々のシリコン柱の半導電性最上部を含んでいることを特徴とする請求項34記載のメモリーセル。
- 第2ソース/ドレーンはデジット線をチャンネルに接続するデジット線インナーコンダクターを含んでいることを特徴とする請求項34記載のメモリーセル。
- 請求項25記載の複数のメモリーセルを含んでいることを特徴とするメモリー装置。
- メモリー装置とマイクロプロセッサとを含んだコンピュータシステムであって、前記メモリー装置は請求項25記載の複数のメモリーセルを含んでいることを特徴とするコンピュータシステム。
- メモリーセルの製造方法であって、
組み合わされた第1キャパシター電極と第1トランジスターソース/ドレーンの形成ステップと;
第2キャパシター電極の形成ステップと;
前記第1と第2電極との間にキャパシター誘電体を形成するステップと;
前記第1ソース/ドレーン上方でそれを含んだ垂直トランジスターを形成するステップと;
を含むことを特徴とする製造方法。 - 第2電極の形成ステップは、第2電極層を基板上にデポジットするステップと、該第2電極層の一部を除去するステップと、該第2電極層を貫通する第1開口部を形成して前記基板を露出させるステップとを含んでおり、
誘電体の形成ステップは、誘電層を前記第1開口部内と該第1開口部の側壁上にデポジットするステップと、前記誘電層の一部を除去するステップと、前記誘電層を貫通する第2開口部を形成して前記基板を露出させるステップとを含んでおり、
組み合わされた第1電極と第1ソース/ドレーンは前記第1及び第2開口部内と前記誘電体上方に形成されることを特徴とする請求項40記載の方法。 - 組み合わされた第1電極と第1ソース/ドレーンの形成ステップは、露出基板からのシリコン柱をエピタキシャルに成長させるステップを含んでいることを特徴とする請求項40記載の方法。
- 組み合わされた第1電極と第1ソース/ドレーンの形成ステップは、シリコン基板の一部を除去するステップを含んでおり、該除去ステップはシリコン柱を提供し、
誘電体の形成ステップは誘電層を前記シリコン柱の側壁上にデポジットするステップを含んでおり、
第2電極の形成ステップは第2電極層を前記誘電体上方にデポジットするステップを含んでいることを特徴とする請求項40記載の方法。 - 垂直トランジスターの形成ステップは、組み合わされた第1電極と第1ソース/ドレーンの最上部を半導電性として残すステップを含んでおり、該半導電性最上部は前記垂直トランジスターのトランジスターチャンネルを提供することを特徴とする請求項40記載の方法。
- チャンネルのサイズは第1電極のサイズ以下であることを特徴とする請求項44記載の方法。
- 垂直トランジスターの形成ステップは、トランジスターチャンネルを第1ソース/ドレーンの真上に形成するステップと、デジット線インナーコンダクターを前記チャンネルの真上に形成するステップとを含んでおり、前記垂直トランジスターの第2トランジスターソース/ドレーンは前記インナーコンダクターを含むことを特徴とする請求項40記載の方法。
- 垂直トランジスターの形成ステップは、第1ソース/ドレーン上方にトランジスターチャンネルを形成するステップと、前記チャンネル周囲と第2キャパシター電極上方にゲートコンダクター層を形成するステップと、該ゲートコンダクター層を平坦化させるステップと、該ゲートコンダクター層の余剰部分を除去するステップとを含んでおり、該ゲートコンダクターの残余部分は前記チャンネルを横方向で囲むゲートコンダクターを形成することを特徴とする請求項40記載の方法。
- 誘電体及び第2電極は第1電極を少なくとも横方向で囲むことを特徴とする請求項40記載の方法。
- 複数のメモリーセルのアレイの一部としてメモリーセルを形成するステップを含んでおり、第2電極は複数の電極の中に共通電極を含んでいることを特徴とする請求項40記載の方法。
- セルサイズは1.5Fx1.5Fであり、Fはキャパシターサイズであることを特徴とする請求項40記載の方法。
- メモリーセルは第1電極とデジット線との間に直線導電通路を含んでおり、該通路は垂直トランジスターを通じて延びていることを特徴とする請求項40記載の方法。
- メモリーセルの製造方法であって、
基板上に第2キャパシター電極層を形成するステップと;
前記第2電極層を貫通する開口部を形成し、前記基板を露出させるステップと、
前記開口部の側壁上にキャパシター誘電層を形成し、該誘電層を通じて前記基板を露出させるステップと、
前記露出基板から、組み合わされた第1キャパシター電極と第1トランジスターソース/ドレーンをエピタキシャルに成長させるステップと、
前記第1ソース/ドレーンの真上にトランジスターチャンネルを形成するステップと、
前記チャンネルの真上に、組み合わされたデジット線インナーコンダクターと第2トランジスターソース/ドレーンを形成するステップと、
を含んでいることを特徴とする製造方法。 - チャンネルの形成ステップは、組み合わされた第1電極と第1ソース/ドレーンを半導電性として残すステップを含んでいることを特徴とする請求項52記載の方法。
- チャンネルのサイズは第1電極のサイズ以下であることを特徴とする請求項52記載の方法。
- チャンネル周囲と第2キャパシター電極上方にゲートコンダクター層を形成するステップと、該ゲートコンダクター層を平坦化させるステップと、該ゲートコンダクター層の余剰部を除去するステップとを含んでおり、該ゲートコンダクター層の残余部分は前記チャンネルを横方向で囲むゲートコンダクターを形成することを特徴とする請求項52記載の方法。
- 誘電体と第2電極は第1電極を少なくとも横方向で囲むことを特徴とする請求項52記載の方法。
- 複数のメモリーセルのアレイの一部としてメモリーセルを形成するステップを含んでおり、第2電極は複数の電極の中に共通電極を含んでいることを特徴とする請求項52記載の方法。
- セルサイズは1.5Fx1.5Fであり、Fはキャパシターサイズであることを特徴とする請求項52記載の方法。
- メモリーセルは第1電極とデジット線との間に直線導電通路を含んでおり、該通路は第1ソース/ドレーン、チャンネル及び第2ソース/ドレーンを通じて延びていることを特徴とする請求項52記載の方法。
- 複数のメモリーセルの製造方法であって、
イオンを埋め込んでバルク半導体基板に埋め込まれた絶縁層を形成するステップと、
前記基板に電界絶縁体を形成するステップとを含んでおり、該電界絶縁体は複数の電気的絶縁されたシリコンベースを前記絶縁層上方と前記基板内で囲んでおり
前記複数のシリコンベースから上方に延びる複数のシリコン柱を形成するステップをさらに含んでおり、個々のシリコン柱は組み合わされた第1キャパシター電極と第1トランジスターソース/ドレーンを含んでおり、
第2キャパシター電極層をデポジットするステップと、該第2電極層の余剰部分を除去するステップと、前記複数のメモリーセルと共通第2電極を形成するステップと、
前記共通第2電極と前記複数の第1電極との間にキャパシター誘電体を形成するステップと、
前記複数のメモリーセルの個々の第1ソース/ドレーン上方でそれらを含んだ個々の垂直トランジスターを形成するステップと、
をさらに含んでいることを特徴とする方法。 - 基板はバルクシリコンウェハーを含んでいることを特徴とする請求項60記載の方法。
- 基板材料を除去し、該基板を通過して絶縁層に至る閉鎖ループトレンチを形成するステップと、該トレンチ内に電界絶縁体を形成するステップをさらに含んでおり、前記トレンチはシリコンベースを提供することを特徴とする請求項60記載の方法。
- シリコン柱の形成ステップは、電界絶縁体と第2電極の形成ステップの後に、露出シリコンベースからシリコン柱をエピタキシャルに成長させるステップを含んでいることを特徴とする請求項60記載の方法。
- シリコン柱の形成ステップは基板の一部を除去するステップを含んでおり、該除去ステップはシリコン柱を提供し、その後に電界絶縁体を形成することを特徴とする請求項60記載の方法。
- 主として第2電極が複数の第1電極間の隙間を埋めるように前記第2電極の厚みを選択するステップをさらに含んでいることを特徴とする請求項60記載の方法。
- 第2電極上方で複数の第1電極間に絶縁材料をデポジットするステップと、主として前記絶縁材料が前記複数の第1電極間の隙間を埋めるように前記第2電極と前記絶縁材料の厚みを選択するステップをさらに含んでいることを特徴とする請求項60記載の方法。
- 複数の垂直トランジスター上に電気的接触状態でデジット線を形成するステップをさらに含んでおり、メモリーセルは個々の第1電極と前記デジット線との間に直線導電通路を含んでおり、該通路は対応する個々の垂直トランジスターを通じて延びていることを特徴とする請求項60記載の方法。
- セルサイズは1.5Fx1.5Fであり、Fはキャパシターサイズであることを特徴とする請求項60記載の方法。
- 個々の垂直トランジスターの形成ステップは、第1ソース/ドレーン上方にトランジスターチャンネルを形成するステップと、該チャンネル周囲にゲートコンダクターを形成するステップと、前記チャンネル上方に第2トランジスターソース/ドレーンを形成するステップとを含んでいることを特徴とする請求項60記載の方法。
- チャンネルのサイズは第1電極のサイズ以下であることを特徴とする請求項69記載の方法。
- 個々のチャンネルの形成ステップは個々のシリコン柱の最上部を導電ドープするステップを含んでいることを特徴とする請求項69記載の方法。
- 第2ソース/ドレーンの形成ステップは、チャンネルにデジット線を接続するデジット線インナーコンダクターを形成するステップを含んでおり、前記第2ソース/ドレーンは前記インナーコンダクターを含んでいることを特徴とする請求項69記載の方法。
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