JP2004158585A - 半導体装置およびその製造方法 - Google Patents
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Abstract
【課題】動作速度の向上とトランジスタ特性の向上とを同時に達成可能で、かつ微細化に適するＤＲＡＭ構成の半導体装置およびその製造方法を提供する。
【解決手段】半導体半導体基板１とその上部を覆う酸化シリコン膜２および窒化シリコン膜３からなる層間絶縁膜とに形成されたトレンチ４１内に、誘電膜４２を介して上部電極４３を埋め込んでなるトレンチ・キャパシタ４と、上端側および下端側にＳ／Ｄ（ソース／ドレイン拡散層）６１ａ，６１ｂを備え、下端側のＳ／Ｄ６１ａを上部電極４３に接続させた状態で上部電極４３上に立設された柱状の半導体層６１、および半導体層６１の高さ方向の中央部を囲む筒状にゲート絶縁膜６２を介して配置されたゲート電極６３を有する縦型のＭＯＳトランジスタ６とを備えたことを特徴とする半導体装置である。
【選択図】 図１
【解決手段】半導体半導体基板１とその上部を覆う酸化シリコン膜２および窒化シリコン膜３からなる層間絶縁膜とに形成されたトレンチ４１内に、誘電膜４２を介して上部電極４３を埋め込んでなるトレンチ・キャパシタ４と、上端側および下端側にＳ／Ｄ（ソース／ドレイン拡散層）６１ａ，６１ｂを備え、下端側のＳ／Ｄ６１ａを上部電極４３に接続させた状態で上部電極４３上に立設された柱状の半導体層６１、および半導体層６１の高さ方向の中央部を囲む筒状にゲート絶縁膜６２を介して配置されたゲート電極６３を有する縦型のＭＯＳトランジスタ６とを備えたことを特徴とする半導体装置である。
【選択図】 図１
Description
【０００１】
【発明の属する技術分野】
本発明は、半導体装置およびその製造方法に関し、特にはトレンチ・キャパシタとＭＯＳトランジスタとを備えた半導体装置およびその製造方法に関する。
【０００２】
【従来の技術】
システム機能のワンチップ化に対する要求にともない、システムのメモリとして用いられてきたＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）に対しても、ＬＯＧＩＣ等の他機能と共に１チップ化する要求が高まってきている。このような他機能と混載される、いわゆる組み込み型ＤＲＡＭ（Ｅｍｂｅｄｄｅｄ ＤＲＡＭ）には、記憶容量としてトレンチ・キャパシタ備えたトレンチ・キャパシタ型のＤＲＡＭが用いられている。
【０００３】
トレンチ・キャパシタ型のＤＲＡＭは、基板の表面層に設けられたトレンチ・キャパシタと、基板の表面側に設けられたＭＯＳトランジスタとを、基板の表面層に形成されたＢｕｒｉｅｄ Ｓｔｒａｐと呼ばれる拡散層によって接続した構成となっている。
【０００４】
【発明が解決しようとする課題】
ところが、上述した構成のＤＲＡＭには、次のような課題があった。
【０００５】
すなわち、トレンチ・キャパシタ型のＤＲＡＭでは、ＭＯＳトランジスタとトレンチ・キャパシタとの接続部分となる部分のＢｕｒｉｅｄ Ｓｔｒａｐの抵抗（いわゆるＢＳ抵抗）が高いと、ＤＲＡＭの動作速度の遅延を招くため、この部分の不純物濃度にはある程度の高さが要求される。しかし、Ｂｕｒｉｅｄ Ｓｔｒａｐの不純物濃度を高くすると、この部分の不純物がＭＯＳトランジスタにまで拡散し、トランジスタ特性の劣化を招くと言った問題が生じ、動作速度の向上とトランジスタ特性の向上とを同時に達成することが困難であった。
【０００６】
また、ＭＯＳトランジスタに対してＢｕｒｉｅｄ Ｓｔｒａｐを水平方向に設ける必要があり、セルサイズの微細化を妨げる要因となっている。また微細化に関してはこれまで装置技術（主にリソグラフィー技術）に依存していたが、特に０．１０μｍ世代以降、セルサイズ０．１μｍ２以下になるとゲートとビットコンタクトの形成が非常に難しくなってくるため、ＤＲＡＭセルデザイン的に従来技術でさらに微細化可能となるようなデザインの工夫が要求される。
【０００７】
さらに、上述したようなＥｍｂｅｄｄｅｄ ＤＲＡＭにおいては、高速、低消費電力などの個々の製品要求を満足させるデバイス設計が高付加価値の点で重要になってくる。また、ＤＲＡＭプロセスがＬＯＧＩＣの信頼性に与える影響やＣＭＯＳプロセスとの整合性も重要である。
【０００８】
高速化に関してはこれまで周辺ＬＯＧＩＣトランジスタの高速化と配線の低抵抗化で高速化を図ってきたが、今後セルサイズの縮小と共にセルトランジスタの能力も考慮する必要がある。と同時に、ＤＲＡＭの永遠の課題である電荷保持特性の維持も重要で、これまでの電荷保持特性を維持しながら高速化を図っていくことが課題で、これらトレードオフの関係にある課題を達成することは難しい。
【０００９】
そこで本発明は、動作速度の向上とトランジスタ特性の向上とを同時に達成可能で、かつ微細化に適するＤＲＡＭ構成の半導体装置およびその製造方法を提供することを目的とする。
【００１０】
【課題を解決するための手段】
このような目的を達成するための本発明の半導体装置は、トレンチ・キャパシタと縦型のＭＯＳトランジスタとを備えた半導体装置である。このうち、トレンチ・キャパシタは、半導体基板とその上部を覆う層間絶縁膜とに形成された溝内に、誘電膜を介して上部電極を埋め込んでなる。また、ＭＯＳトランジスタは、トレンチ・キャパシタの上部電極上に半導体層を立設させ、半導体層の高さ方向の中央部を囲む筒状にゲート絶縁膜を介してゲート電極を設けている。そして、半導体層の上端側および下端側に設けられたソース／ドレイン拡散層のうち、下端側のソース／ドレイン拡散層が、上部電極に接続された構成になっている。また、本発明は上述した構成の半導体装置を製造する方法でもある。
【００１１】
このような構成の半導体装置においては、トレンチ・キャパシタの溝内に埋め込まれた上部電極の直上に縦型ＭＯＳトランジスタの半導体層を接続させた状態で立設させたことにより、トレンチ・キャパシタの直上に縦型のＭＯＳトランジスタを重ねた構成となり、これらの素子で構成されるセルの面積が最小限にまで縮小される。また、トレンチ・キャパシタの上部電極とＭＯＳトランジスタのソース／ドレイン拡散層とが、拡散層などの接続部材を介することなく直接接続されているため、この接続部材の抵抗による遅延がない。しかも、半導体基板上に層間絶縁膜を介してＭＯＳトランジスタを設けた構成であり、ＭＯＳトランジスタと半導体基板とがコンタクトする部分がないため、基板リーク電流の発生も抑えられる。
【００１２】
【発明の実施の形態】
以下、本発明の半導体装置およびその製造方法の実施の形態を図面に基づいて詳細に説明する。尚、各実施形態においては、トレンチ・キャパシタとＭＯＳトランジスタとで構成されるＤＲＡＭ構成の半導体装置に本発明を適用した実施の形態を説明する。
【００１３】
（第１実施形態）
第１実施形態を、半導体装置、その製造方法の順に説明する。
【００１４】
＜半導体装置＞
図１（１）は本発明の半導体装置の一構成例を示す断面図であり、図１（２）は図１（１）に対応する平面図である。尚、図１（２）においては６個のＤＲＡＭセルを図示しており、このうちの１個分のＤＲＡＭセルａのＡ−Ａ’断面が図１（１）に対応している。
【００１５】
これらの図に示す半導体装置は、記憶容量としてトレンチ・キャパシタを備えたＤＲＡＭ構成の半導体装置であり、単結晶シリコンからなる半導体基板１上が酸化シリコン膜２とその上層の窒化シリコン膜３とからなる層間絶縁膜で覆われると共に、この半導体基板１の表面層にトレンチ・キャパシタ４が設けられ、各トレンチ・キャパシタ４の直上となる窒化シリコン膜３上にＭＯＳトランジスタ６が設けられた構成となっている。
【００１６】
このうちトレンチ・キャパシタ４は、窒化シリコン膜３、酸化シリコン膜２および半導体基板１に形成されたトレンチ（溝）４１を用いて構成されている。そして、このトレンチ４１の内壁を覆う誘電膜４２を介して、トレンチ４１内に上部電極（ストレージ電極）４３が埋め込まれ、またトレンチ４１の周囲の半導体基板１部分に拡散層からなる下部電極（プレート電極）４４が形成されて、誘電膜４２を上部電極４２と下部電極４４とで狭持した構成となっている。
【００１７】
ここで、上部電極４３は、例えば不純物を含有するポリシリコンで構成されていることとし、窒化シリコン膜３の表面側に露出する状態で設けられていることとする。また、半導体基板１の極表面層には、下部電極４４から連続する拡散層が取り出し電極４５として設けられている。
【００１８】
そして、ＭＯＳトランジスタ６は、縦型のＭＯＳトランジスタであり、トレンチ・キャパシタ４上に立設された半導体層６１、半導体層６１の外周にゲート絶縁膜６２を介して密着配置された筒状のゲート電極６３を備えており、半導体層６１の上部にはビットコンタクト７１が配置されている。
【００１９】
ここで、半導体層６１は、トレンチ・キャパシタ４の上部電極４３に接続された状態で、この上部に立設されている。この半導体層６１には、上部電極４３に接続される下方部分にはソース／ドレイン拡散層（以下、Ｓ／Ｄ）６１ａが設けられ、ビットコンタクト７１に接続される上方部分にＳ／Ｄ６１ｂが設けられており、これらのＳ／Ｄ６１ａ，６１ｂに挟まれた高さ部分が、チャネル形成領域となる。
【００２０】
このうち、下方のＳ／Ｄ６１ａは、トレンチ・キャパシタ４の上部電極４３に、ノードコンタクトを介することなく直接接続されており、例えば上部電極４３からの不純物拡散、さらにはゲート電極６３と窒化シリコン膜３との間の半導体層６１の下方部分を覆う第１絶縁膜６５からの不純物拡散によって形成されていることとする。
【００２１】
一方、Ｓ／Ｄ６１ｂは、例えばビットコンタクト７１側からの不純物拡散、さらにはゲート電極６３とビットコンタクト７１との間の半導体層６１の上方部分を覆う第２絶縁膜６６からの不純物拡散によって形成されていることとする。
【００２２】
また、ゲート電極６３は、半導体層６１のチャネル形成領域、すなわちＳ／Ｄ６１ａとＳ／Ｄ６１ｂとの間の高さ位置に、ゲート絶縁膜６２を介して半導体層６１に密着させた状態で設けられている。このゲート電極６３は、例えばポリシリコンからなり、その露出表面がシリサイド膜６７で覆われていることとする。そして、一方に隣接するセルのゲート電極６３、およびシリサイド層６７は、一連に形成されており、ワード線６８を構成している［図１（２）参照］。尚、図１（１）の断面図においては図面上奥行き方向にワード線６８が延設されていることになる。
【００２３】
そして、ビットコンタクト７１は、半導体層６１の上部に設けられた導電層６６９を介して、Ｓ／Ｄ６１ｂに接続されていることとする。尚、この導電層６９の最下層は、例えばＳ／Ｄ６１ｂを形成するための不純物を含有するポリシリコン層であることとする。
【００２４】
このような構成の半導体装置においては、トレンチ・キャパシタ４のトレンチ４１内に埋め込まれた上部電極４３の直上にＭＯＳトランジスタ６の半導体層６１を接続させた状態で立設させたことにより、トレンチ・キャパシタ４の直上に縦型のＭＯＳトランジスタ６を重ねた構成となり、これらの素子を平面視的に完全に重ね合わせることができるため、ＤＲＡＭセルの面積を最小限にまで縮小することができる。
【００２５】
また、トレンチ・キャパシタ４の上部電極４３とＭＯＳトランジスタ７のソース／ドレイン拡散層６１ａとが、従来の拡散層（Ｂｕｒｉｅｄ Ｓｔｒａｐ）などの接続部材を介することなく直接接続されているため、この接続部材の抵抗（ＢＳ抵抗）による遅延がなく、高速動作の維持が可能である。
【００２６】
しかも、半導体基板１上に酸化シリコン膜２および窒化シリコン膜３などの層間絶縁膜を介してＭＯＳトランジスタ６を設けた構成であり、ＭＯＳトランジスタ６と半導体基板１とがコンタクトする部分がない。これにより、ＭＯＳトランジスタにおけるリーク電流の発生が抑えられるため、ＤＲＡＭのリテンション特性の向上を図ることも可能である。
【００２７】
したがって、ＤＲＡＭにおけるセル面積の微細化と、素子特性の向上（動作速度の向上とトランジスタ特性の向上）とを同時に達成することが可能である。
【００２８】
また、本構成のＤＲＡＭにおいては、縦型のＭＯＳトランジスタを用いたことにより、ゲート幅が柱状の半導体層６１の周辺長となるため、セル面積と比較して実行ゲート長を大きくすることができ、セル電流を大きくすることができる。
【００２９】
＜製造方法＞
次に、図１を用いて説明した構成の半導体装置の製造方法を、図２〜図１０の断面工程図に基づいて説明する。
【００３０】
先ず、図２（１）に示すように、単結晶シリコンからなる半導体基板１の表面を酸化させて酸化シリコン膜２（膜厚１０ｎｍ）を形成し、この酸化シリコン膜２上に窒化シリコン膜３（膜厚２００ｎｍ）を形成する。そして、この窒化シリコン膜３上に、次に行われる半導体基板１に対するトレンチエッチングにおいてマスクとして用いられるＢＳＧ（ｂｏｒｏ ｓｉｌｉｃａｔｅ ｇｌａｓｓ）膜１０１（膜厚３００ｎｍ）を形成する。そして、このＢＳＧ膜１０１上に、さらにレジストパターン１０２を形成する。尚、ここで形成する酸化シリコン膜２、窒化シリコン膜３およびＢＳＧ膜１０１は、次工程のトレンチエッチングの深さに対応させた十分な厚膜で形成されることとする。
【００３１】
その後、レジストパターン１０２をマスクにしてＢＳＧ膜１０１をパターニングし、さらに窒化シリコン膜３、酸化シリコン膜２および半導体基板１の表面層をエッチングする。この際、パターニングされたＢＳＧ膜１０１をマスクに用いて、半導体基板１を十分な深さにエッチングする。
【００３２】
これにより、図２（２）に示すように、半導体基板１の表面層に深さ８μｍのトレンチ４１を形成する。その後、ＢＳＧ膜（１０１）をウェットエッチングにて除去する。
【００３３】
次いで、図２（３）に示すように、トレンチ４１の内壁を覆う状態で、窒化シリコン膜３上にＡｓＳＧ（ａｒｓｅｎｏ ｓｉｌｉｃａｔｅ ｇｌａｓｓ）膜１０３（膜厚５０ｎｍ）を形成する。このＡｓＳＧ膜１０３は、Ａｓ濃度が注入ドーズ量１Ｅ２１個／ｃｍ２以上の十分に濃い膜にする。そして、この上面に、ここでの図示を省略したＬＰ−ＴＥＯＳ膜（膜厚３０ｎｍ：図示省略）を形成する。尚、ＬＰ−ＴＥＯＳ膜とは、ＴＥＯＳ（ｔｅｔｒａｅｔｈｏｘｙ ｓｉｌａｎｅ）ガスを用いたＬＰ（ｌｏｗ ｐｒｅｓｓｕｒｅ）−ＣＶＤ（ｃｈｅｍｉｃａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ）法によって形成した酸化シリコン膜であることとする。
【００３４】
その後、図３（４）に示すように、アニール処理（１０００℃、１０分）を行うことで、ＡｓＳＧ膜（１０３）中のＡｓを半導体基板１中に固相拡散させ、隣接するトレンチ間をＡｓ拡散層４４で繋げ、このＡｓ拡散層４４をトレンチ・キャパシタの下部電極４４とする。尚、アニール処理が終了した後には、ＡｓＳＧ膜（１０３）およびこの上面のＬＰ−ＴＥＯＳ膜を除去する。
【００３５】
次いで、図３（５）に示すように、トレンチ４１の内壁を覆う状態で、窒化シリコン膜と酸化シリコン膜とからなる誘電膜４２を形成する。ここでは先ず、ＬＰ−ＣＶＤ法によって窒化シリコン膜を４ｎｍの膜厚で形成した後、パイロジェニック酸化法（８００℃）によって酸化シリコン膜を１０ｎｍの膜厚で形成し、トレンチ４１の内壁に生じる自然酸化膜を含めた、酸化シリコン膜、窒化シリコン膜、酸化シリコン膜からなるＯＮＯ膜を形成する。
【００３６】
次に、図３（６）に示すように、トレンチ４１内を、Ａｓをドープしたポリシリコンで埋め込み、これをトレンチ・キャパシタの上部電極４３とする。この際、先ず、トレンチ４１内が埋め込まれるようにＡｓをドープしたポリシリコン膜をＣＶＤ法によって成膜し、窒化シリコン膜３上のポリシリコン膜部分をＣＭＰ（ｃｈｅｍｉｃａｌ ｍｅｃｈａｎｉｃａｌ ｐｏｌｉｓｈｉｎｇ）によって除去する。このＣＭＰは、窒化シリコン膜３をストッパとして行い、窒化シリコン膜３の表面と同じ高さにポリシリコン膜が埋め込まれた状態に残す。ただし、ＣＭＰによって、窒化シリコン膜３も多少削れるため、その残膜はおよそ１００ｎｍとなる。
【００３７】
以上により、窒化シリコン膜３、酸化シリコン膜２および半導体基板１に形成されたトレンチ４１の内壁を覆う誘電膜４２を、上部電極４２と下部電極４４とで狭持してなるトレンチ・キャパシタ４を形成する。
【００３８】
そして次に、図４（７）に示すように、イオン注入によって、キャパシタの取り出し電極４５としてのＮｗｅｌｌを形成し、下部電極４４を構成する全ての拡散層をこの取り出し電極４５で導通させる。この取り出し電極４５（Ｎｗｅｌｌ）は、トレンチ４１と比較して浅く設計されることとし、例えば１μｍの深さであることとする。また、このイオン注入の際には、ＤＲＡＭの形成領域を開口するマスクを用いて行う。尚、イオン注入後の活性化は１０１５℃、１０秒程度の高温処理を行うため、これより、各窒化シリコン膜３−酸化シリコン膜２間、および誘電膜を構成する窒化シリコン膜−酸化シリコン膜間の界面準位が除去される。
【００３９】
次に、図４（８）に示すように、下層から順に、ＴＥＯＳ膜２０１（膜厚２００ｎｍ）、ＰＳＧ（ｐｈｏｓｐｈｏ ｓｉｌｉｃａｔｅ ｇｌａｓｓ）膜２０２（膜厚５０ｎｍ）、ＴＥＯＳ膜２０３（膜厚２０ｎｍ）、Ｎ＋ポリシリコン膜からなるダミーゲート層２０４（１５０ｎｍ）、ＴＥＯＳ膜２０５（膜厚２０ｎｍ）、ＰＳＧ膜２０６（膜厚５０ｎｍ）、窒化シリコン膜２０７（膜厚１００ｎｍ）を成膜した積層膜２０１〜２０７を形成する。
【００４０】
ここで、ＰＳＧ膜２０２，２０６は、後の工程でトランジスタのソース／ドレイン形成のための不純物拡散源として形成する。また、ダミーゲート層２０４は、後にゲート電極を形成する部分に形成され、上下の絶縁膜（すなわちここではＴＥＯＳ膜２０３，２０５）に対して選択的なエッチングが可能な材質で形成されることとする。さらに、ダミーゲート層２０４を挟んで設けられたＴＥＯＳ膜２０３，２０５は、後の工程で形成されるソース／ドレインとゲート電極とを分離し、またソース／ドレインスペーサを兼ねるものとして形成され、不純物を含有していないこととする。
【００４１】
そして、ダミーゲート層２０４を挟んだ下層側の３層の膜２０１〜２０３が、図１で説明した第１絶縁膜６５となる。また、ダミーゲート層２０４を挟んだ上層側の３層の膜２０５〜２０７が、図１で説明した第２絶縁膜６６となる。
【００４２】
その後、図４（９）に示すように、先の工程で形成した積層膜２０１〜２０７を、それぞれの膜質に適した条件で上層側から順次パターンエッチングし、各トレンチ・キャパシタ４の上部電極４３に達する接続孔２０８を形成する。この際、ここでの図示を省略したレジストパターンをマスクに用いたＲＩＥを行う。
【００４３】
次いで、図５（１０）に示すように、接続孔２０８内を完全に埋め込む状態で、ＣＶＤ法によりノンドープのポリシリコン膜２０９を形成し、その後、積層膜の最上層の窒化シリコン膜２０７をストッパーとしてポリシリコン膜２０９をＣＭＰ研磨し、接続孔２０８内のみにポリシリコン膜２０９を残す。
【００４４】
次に、図５（１１）に示すように、ポリシリコン膜２０９に対してＰ型不純物をイオン注入する。このイオン注入は、ＭＯＳトランジスタの閾値電圧を設定するものであり、例えばホウ素イオン（Ｂ＋）を４０ｋｅＶ、１Ｅ１３個／ｃｍ２、注入角度７°に保って回転注入する。その後、アニール処理を行うことにより、Ｂ＋をポリシリコン膜２０９中に十分に拡散させると共に、活性化させる。これにより、半導体層６１を得る。
【００４５】
その後、図６（１２）に示すように、半導体層６１および窒化膜２０７上に、下層から順にＮ＋ポリシリコン膜３０１、タングステンシリサイド膜３０２、およびＯ３ＴＥＯＳ膜３０３を成膜する。このうち、最下層のＮ＋ポリシリコン膜３０１は、後の工程でトランジスタのソース／ドレイン形成のための不純物拡散源ともなるため、十分に高い不純物濃度（例えば１Ｅ２１個／ｃｍ２以上）で形成することとする。また、タングステンシリサイド膜３０２に変えて、Ｎ＋ポリシリコン膜３０１と共に加工する場合の加工性に優れ、かつ高温熱処理に耐え得る高融点金属、またはそのシリサイドを用いても良い。そして、これらのＮ＋ポリシリコン膜３０１およびタングステンシリサイド膜３０２が、図１で説明した導電膜６９となる。尚、Ｏ３ＴＥＯＳ膜３０３は、その後の加工処理において導電膜６９を保護する保護膜として形成する。ここで、Ｏ３ＴＥＯＳ膜３０３とは、ＴＥＯＳ（ｔｅｔｒａｅｔｈｏｘｙ ｓｉｌａｎｅ）ガスとＯ３とを成膜ガスとして用いた酸化シリコン膜であることとする。
【００４６】
次いで、図６（１３）に示すように、導電層６９をビットコンタクトが接続される島状にパターニングする。この際、Ｏ３ＴＥＯＳ膜３０３上に形成したレジストパターン３０４をマスクに用い、半導体層６１が露出しないように、半導体層６１よりも一回り大きい島状に、導電層６９および第２絶縁膜６６をエッチングする。そして、ダミーゲート層２０４を露出させると共に、半導体層６９の側壁を全周にわたって第２絶縁膜６６で覆った状態とする。尚、このエッチング終了後には、レジストパターン３０４を除去する。
【００４７】
次に、図７（１４）に示すように、Ｏ３ＴＥＯＳ膜３０３、導電層６９および第２絶縁膜６６の側壁に、窒化シリコンからなるサイドウォール３０５を形成する。この際、ＣＶＤ法によって窒化シリコン膜を成膜した後、この窒化シリコン膜をエッチバックすることで、島状にパターニングされたＯ３ＴＥＯＳ膜３０３、導電層６９および第２絶縁膜６６の側壁にのみに窒化シリコン膜を残し、これをサイドウォールとする。このサイドウォールは、３０ｎｍの膜厚に形成されることとする。
【００４８】
その後、図７（１５）に示すように、等方性エッチングによって、ダミーゲートとして形成したダミーゲート層（２０４）を除去する。これにより、下層の第１絶縁膜６５を露出させ、この第１絶縁膜６５と、これよりも上層の第１絶縁膜６５との間に半導体層６１の中央部高さの側壁部分を露出させる。この等方性エッチングにおいては、第１絶縁膜６５の最上層および第２絶縁膜６６の最下層を構成するＴＥＯＳ膜２０３，２０５、サイドウォール３０５を構成する窒化シリコン、さらには半導体層６１を構成する低濃度のポリシリコンに対して、ダミーゲート層（２０４）の選択比が大きくなるエッチング条件を採用し、第１絶縁膜６５および第２絶縁膜６６の中間層のＰＳＧ膜２０２，２０６を露出させないことが重要である。
【００４９】
次に、図８（１６）に示すように、半導体層６１の側壁露出面をパイロジェニック酸化法（８００℃）によって酸化させ、酸化シリコンからなるゲート絶縁膜６２（膜厚９ｎｍ）を形成する。
【００５０】
その後さらに、１０００℃、１０秒間のアニール処理を行うことで半導体層６１内に周辺領域から不純物を固相拡散させ、これによりトレンチ・キャパシタ４の上部電極４３に接合されたＳ／Ｄ６１ａと、導電層６９に接合されたＳ／Ｄ６１ｂを形成する。
【００５１】
この場合、上部電極４３に接合された下方のＳ／Ｄ６１ａは、上部電極４３を構成するＡｓをドープしたポリシリコン、および第１絶縁膜６５の中間層を構成するＰＳＧ膜２０２からの固層拡散により形成される。一方、上方のＳ／Ｄ６１ｂは、導電層６９を構成するＮ＋ポリシリコン膜３０１、および第２絶縁膜６６を構成するＰＳＧ膜２０６からの固層拡散により形成される。またこの熱処理においては、Ｓ／Ｄ６１ａ，６１ｂ間に、チャネル形成領域として所定幅の間隔が設けられるように熱処理の時間を調整することが重要である。
【００５２】
以上の後、図８（１７）に示すように、サイドウォール３０５の下方のくびれ部分を埋め込み、ゲート絶縁膜６２を介して半導体層６１に密着させる状態で、ゲート電極６３を形成する。この際、先ず、サイドウォール３０５の下方のくびれ部分を埋め込むように、ＣＶＤ法によってＮ＋ポリシリコン膜を成膜する。このＮ＋ポリシリコン膜は、ゲートの空乏化を低減する為に十分高い不純物濃度（例えば１０２１個／ｃｍ２以上）で形成することとする。その後、このＮ＋ポリシリコン膜をエッチバックし、隣接する半導体層６１の間隔が密な部分にＮ＋ポリシリコン膜を残すと共に、疎な部分のＮ＋ポリシリコン膜を除去してゲート電極６３を形成し、複数のゲート電極６３部分を接続させて形成する。
【００５３】
例えば、図面上横方向に配列されている半導体層６１間の間隔は狭いため、このエッチバックにおいてこれらの半導体層６１間にはポリシリコン膜が残され、ゲート電極６３は一連に繋がって形成される。一方、図面上奥行き方向に配列されている半導体層６１間の間隔は、ある程度広く保たれており、このエッチバックにおいてこれらの半導体層６１間のポリシリコン膜は除去され、これによりゲート電極６３は図面上横方向に接続された形状に形成される。
【００５４】
以上の後、さらにポリシリコンをエッチバックしてなるゲート電極６３上に、コバルト（Ｃｏ）またはニッケル（Ｎｉ）からなる金属膜を形成し、熱処理によってシリコンと反応させて反応部分にシリサイド膜６７形成する。これにより、ポリシリコンからなるゲート電極６３の露出表面のみにシリサイド膜６７を自己整合的に形成する。これにより、ポリシリコンからなるゲート電極６３の表面をシリサイド膜６７で覆った層構造のワード線６８を形成する。
【００５５】
以上により、トレンチ・キャパシタ４上に立設された半導体層６１、半導体層６１の外周にゲート絶縁膜６２を介して密着配置された筒状のゲート電極６３を備えたＭＯＳトランジスタ６を形成する。
【００５６】
次いで、図９（１８）に示すように、半導体基板１の上方に形成されたＭＯＳトランジスタ６を埋め込む状態で酸化シリコンからなる層間絶縁膜４０１を形成し、この表面をＣＭＰ処理によって平坦化する。
【００５７】
その後、図９（１９）に示すように、層間絶縁膜４０１およびＯ３ＴＥＯＳ膜３０３に、島状にパターニングした導電層６９に達する接続孔４０２を形成する。この際、レジストパターン（図示省略）をマスクに用いて層間絶縁膜４０１およびＯ３ＴＥＯＳ膜３０３をエッチングするが、Ｏ３ＴＥＯＳ膜３０３側壁が窒化シリコンからなるサイドウォール３０５で覆われているため、このサイドウォール３０５の範囲内においては、マスクずれが生じてもワード線６８にエッチングが達することのないセルフアラインコンタクト構造となっている。
【００５８】
次に、この接続孔４０２内を埋め込む状態でビットコンタクト７１を形成する。
【００５９】
以上の後、図１０（２０）に示すように、層間絶縁膜４０１上に、ビットコンタクト７１に接続されたビットライン７３を金属配線にて形成し、半導体装置を完成させる。この際、層間絶縁膜４０１上に形成した金属膜を、レジストパターン（図示省略）をマスクに用いてエッチングする。
【００６０】
このような製造方法によれば、図１を用いて説明したように、平面視的に、トレンチ・キャパシタ４の直上に、縦型のＭＯＳトランジスタ６、さらにはビットコンタクト７１を完全に重ねた構成のＤＲＡＭ構成の半導体装置を得ることが可能になる。
【００６１】
そして、縦型のＭＯＳトランジスタ６を用いたことにより、ＭＯＳトランジスタ６のゲート長は、図４（８）を用いて説明した工程で形成されるダミーゲート層２０４の膜厚によって制御されることになる。したがって、精度の高いゲート長の制御が可能である。
【００６２】
また、図８（１７）を用いて説明したように、ゲート電極６３を形成する層（ここではＮ＋ポリシリコン膜）をエッチバックすることで、隣接する半導体層６１の間隔が密な部分のみにＮ＋ポリシリコン膜が残り、複数のゲート電極６３部分が接続されるため、自己整合的にワード線を形成することが可能になる。また、ゲート電極６３の表面に、自己整合的にシリサイド層を形成することも可能である。
【００６３】
しかも、図９（１９）を用いて説明したように、縦型のＭＯＳトランジスタ６の半導体層６１上に積層された導電層６９に対してビットコンタクト７１を接続させるため、ビットコンタクト７１の取り出しが浅く、接続孔４０２の形成が容易である。しかも、接続孔４０２を形成する際には、導電層６９の側壁に設けたサイドウォール３０６に対して選択的に層間絶縁膜４０１をエッチングしているため、セルフアラインコンタクトとなり、接続孔４０２の加工が容易である。
【００６４】
さらに、上記一連の製造工程においては、重ね合わせ加工のためのマスクは、▲１▼図２（１）、（２）のトレンチ４１形成、▲２▼図４（７）の取り出し電極４５形成、▲３▼図４（９）の半導体層のための接続孔２０８形成、▲４▼図６（１３）の島状のパターン形成、▲５▼図９（１９）のビットコンタクト７１のための接続孔４０２形成、および▲６▼図１０（２０）のビットライン７３形成の６つのマスク形成で良い。
【００６５】
しかも、このＤＲＡＭが、ＬＯＧＩＣ混載のＥｍｂｅｄｄｅｄ ＤＲＡＭである場合、▲１▼〜▲６▼のうち、▲２▼，▲５▼，▲６▼の３つのマスクをＬＯＧＩＣ ＭＯＳの形成と兼ねることができる。したがって、本構成のＤＲＡＭに特有のマスクは３枚のみとなり、従来のため、Ｅｍｂｅｄｄｅｄ ＤＲＡＭの製造と比較すると、マスク数を大幅に削減することが可能である。
【００６６】
また、上述した重ね合わせ各加工▲１▼〜▲６▼の際には、直下の層との合わせのみを調整すれば良く、複数の下層レイヤーとの合わせずれを考慮する必要がない。したがって、重ね合わせが容易であるだけではなく、精度の向上を図ることも可能になる。
【００６７】
尚、上述した製造方法をＬＯＧＩＣプロセスと適合させる場合には、例えば図８（１７）でシリサイド層６７を形成した後、図９（１９）でビットコンタクト７１を形成する前にＬＯＧＩＣプロセスを組み込むこととする。これにより、ＤＲＡＭプロセスにおける熱処理の影響を及ぼすことなくＬＯＧＩＣ部を形成することが可能になる。したがって、例えばＬＯＧＩＣ部のＭＯＳトランジスタのゲート絶縁膜に酸窒化シリコン膜を用いた場合に問題となるＮＢＴＩ（Ｎｅｇａｔｉｖｅ Ｂｉａｓ Ｔｅｍｐｅｒａｔｕｒｅ Ｉｎｓｔａｂｉｌｉｔｙ）を抑えることも可能になり、ＬＯＧＩＣ部におけるＭＯＳトランジスタの特性を確保することができる。
【００６８】
（第２実施形態）
次に本発明の第２実施形態を、半導体装置、その製造方法の順に説明する。
【００６９】
＜半導体装置＞
図１１は、第２実施形態の半導体装置の構成を説明するための断面図である。この図に示す第２実施形態の半導体装置と、図１を用いて説明した第１実施形態の半導体との異なる点は、半導体層の構成にあり、他の構成は同様であることとする。
【００７０】
すなわち第２実施形態の半導体装置の半導体層６１は、円柱状の半導体層６１のその中心部に、その中心軸に沿って配置された絶縁層８１を備えている。
【００７１】
このような半導体装置によれば、ＭＯＳトランジスタ６が、完全空乏型となり、基板浮遊効果を抑えることが可能になる。このためノイズに対して強いＭＯＳトランジスタ６を構成することが可能になる。
【００７２】
＜製造方法＞
図１１を用いて説明した構成の半導体装置を製造する場合、先ず、第１実施形態において図２（１）〜図４（９）を用いて説明した工程を同様に行い、半導体基板１上の積層膜２０１〜２０７に各トレンチ・キャパシタ４の上部電極４３に達する接続孔２０８を形成する。
【００７３】
その後、図１２（１０ａ）に示すように、接続孔２０８の内壁を覆うと共に、接続孔２０８の中央部に空間を残した状態で積層膜２０１〜２０７上にノンドープのポリシリコン膜２０９を形成する。そしてさらに、このポリシリコン膜２０９で覆われた接続孔２０８内を完全に埋め込む状態で、酸化シリコンからなる絶縁膜８１を形成する。
【００７４】
次いで、図１２（ｂ）に示すように、積層膜２０１〜２０７の最上層の窒化シリコン膜２０７をストッパとして、絶縁膜８１およびポリシリコン膜２０９をＣＭＰ研磨し、中央部の絶縁膜８１を囲む状態で接続孔２０８内にのみにポリシリコン膜２０９、および絶縁膜８１を残す。
【００７５】
以上の工程を行った後、第１実施形態において図５（１１）〜図１０（２０）を用いて説明した工程を同様に行うことで、図１１を用いて説明した半導体装置が得られる。
【００７６】
【発明の効果】
以上説明したように本発明の半導体装置によれば、トレンチ・キャパシタの溝内に埋め込まれた上部電極の直上に縦型ＭＯＳトランジスタの半導体層を接続させた状態で立設させたことにより、トレンチ・キャパシタの直上に縦型のＭＯＳトランジスタを完全に重ねた構成とすることが可能になる、セルの面積を最小限にまで縮小することが可能になると共に、トレンチ・キャパシタの上部電極とＭＯＳトランジスタのソース／ドレイン拡散層とを直接接続することで、接続部の抵抗による動作遅延の問題を解消することが可能になる。さらに、半導体基板上に層間絶縁膜を介してＭＯＳトランジスタを設けた構成を採用したことにより、ＭＯＳトランジスタの基板リーク電流の発生も抑えられる。この結果、ＤＲＡＭ構成の半導体装置においても、動作速度の向上とトランジスタ特性の向上とを同時に達成可能で、かつさらなるセル構造の微細化が可能となる。
【００７７】
また、本発明の半導体装置の製造方法によれば、マスク数を最小限に抑えた上記構成の半導体装置の製造が可能である。特に、この半導体装置がＬＯＧＩＣ混載のＤＲＡＭである場合、ＬＯＧＩＣ部の製造と複数のマスクを共有することで、従来と比較してマスク数を削減することが可能になる。
【図面の簡単な説明】
【図１】第１実施形態の半導体装置の構成を示す図である。
【図２】第１実施形態の半導体装置の製造方法を示す断面工程図（１）〜（３）である。
【図３】第１実施形態の半導体装置の製造方法を示す断面工程図（４）〜（６）である。
【図４】第１実施形態の半導体装置の製造方法を示す断面工程図（７）〜（９）である。
【図５】第１実施形態の半導体装置の製造方法を示す断面工程図（１０），（１１）である。
【図６】第１実施形態の半導体装置の製造方法を示す断面工程図（１２），（１３）である。
【図７】第１実施形態の半導体装置の製造方法を示す断面工程図（１４），（１５）である。
【図８】第１実施形態の半導体装置の製造方法を示す断面工程図（１６），（１７）である。
【図９】第１実施形態の半導体装置の製造方法を示す断面工程図（１８），（１９）である。
【図１０】第１実施形態の半導体装置の製造方法を示す断面工程図（２０）である。
【図１１】第２実施形態の半導体装置の構成を示す断面図である。
【図１２】第２実施形態の半導体装置の製造方法を示す断面工程図（１０ａ），（１０ｂ）である。
【符号の説明】
１…半導体基板、２…酸化シリコン膜（層間絶縁膜）、３…窒化シリコン膜（層間絶縁膜）、４…トレンチ・キャパシタ、６…ＭＯＳトランジスタ、４１…キャパシタ（溝）、４２…誘電膜、４３…上部電極、４５…取り出し電極、６１ａ，６１ｂ…Ｓ／Ｄ（ソース／ドレイン拡散層）、６１…半導体層、６２…ゲート絶縁膜、６３…ゲート電極、６５…第１絶縁膜、６６…第２絶縁膜、６９…導電層、７１…ビットコンタクト、８１…絶縁層、２０４…ダミーゲート層、２０８…接続孔、３０８…サイドウォール、４０１…層間絶縁膜、４０２…接続孔
【発明の属する技術分野】
本発明は、半導体装置およびその製造方法に関し、特にはトレンチ・キャパシタとＭＯＳトランジスタとを備えた半導体装置およびその製造方法に関する。
【０００２】
【従来の技術】
システム機能のワンチップ化に対する要求にともない、システムのメモリとして用いられてきたＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）に対しても、ＬＯＧＩＣ等の他機能と共に１チップ化する要求が高まってきている。このような他機能と混載される、いわゆる組み込み型ＤＲＡＭ（Ｅｍｂｅｄｄｅｄ ＤＲＡＭ）には、記憶容量としてトレンチ・キャパシタ備えたトレンチ・キャパシタ型のＤＲＡＭが用いられている。
【０００３】
トレンチ・キャパシタ型のＤＲＡＭは、基板の表面層に設けられたトレンチ・キャパシタと、基板の表面側に設けられたＭＯＳトランジスタとを、基板の表面層に形成されたＢｕｒｉｅｄ Ｓｔｒａｐと呼ばれる拡散層によって接続した構成となっている。
【０００４】
【発明が解決しようとする課題】
ところが、上述した構成のＤＲＡＭには、次のような課題があった。
【０００５】
すなわち、トレンチ・キャパシタ型のＤＲＡＭでは、ＭＯＳトランジスタとトレンチ・キャパシタとの接続部分となる部分のＢｕｒｉｅｄ Ｓｔｒａｐの抵抗（いわゆるＢＳ抵抗）が高いと、ＤＲＡＭの動作速度の遅延を招くため、この部分の不純物濃度にはある程度の高さが要求される。しかし、Ｂｕｒｉｅｄ Ｓｔｒａｐの不純物濃度を高くすると、この部分の不純物がＭＯＳトランジスタにまで拡散し、トランジスタ特性の劣化を招くと言った問題が生じ、動作速度の向上とトランジスタ特性の向上とを同時に達成することが困難であった。
【０００６】
また、ＭＯＳトランジスタに対してＢｕｒｉｅｄ Ｓｔｒａｐを水平方向に設ける必要があり、セルサイズの微細化を妨げる要因となっている。また微細化に関してはこれまで装置技術（主にリソグラフィー技術）に依存していたが、特に０．１０μｍ世代以降、セルサイズ０．１μｍ２以下になるとゲートとビットコンタクトの形成が非常に難しくなってくるため、ＤＲＡＭセルデザイン的に従来技術でさらに微細化可能となるようなデザインの工夫が要求される。
【０００７】
さらに、上述したようなＥｍｂｅｄｄｅｄ ＤＲＡＭにおいては、高速、低消費電力などの個々の製品要求を満足させるデバイス設計が高付加価値の点で重要になってくる。また、ＤＲＡＭプロセスがＬＯＧＩＣの信頼性に与える影響やＣＭＯＳプロセスとの整合性も重要である。
【０００８】
高速化に関してはこれまで周辺ＬＯＧＩＣトランジスタの高速化と配線の低抵抗化で高速化を図ってきたが、今後セルサイズの縮小と共にセルトランジスタの能力も考慮する必要がある。と同時に、ＤＲＡＭの永遠の課題である電荷保持特性の維持も重要で、これまでの電荷保持特性を維持しながら高速化を図っていくことが課題で、これらトレードオフの関係にある課題を達成することは難しい。
【０００９】
そこで本発明は、動作速度の向上とトランジスタ特性の向上とを同時に達成可能で、かつ微細化に適するＤＲＡＭ構成の半導体装置およびその製造方法を提供することを目的とする。
【００１０】
【課題を解決するための手段】
このような目的を達成するための本発明の半導体装置は、トレンチ・キャパシタと縦型のＭＯＳトランジスタとを備えた半導体装置である。このうち、トレンチ・キャパシタは、半導体基板とその上部を覆う層間絶縁膜とに形成された溝内に、誘電膜を介して上部電極を埋め込んでなる。また、ＭＯＳトランジスタは、トレンチ・キャパシタの上部電極上に半導体層を立設させ、半導体層の高さ方向の中央部を囲む筒状にゲート絶縁膜を介してゲート電極を設けている。そして、半導体層の上端側および下端側に設けられたソース／ドレイン拡散層のうち、下端側のソース／ドレイン拡散層が、上部電極に接続された構成になっている。また、本発明は上述した構成の半導体装置を製造する方法でもある。
【００１１】
このような構成の半導体装置においては、トレンチ・キャパシタの溝内に埋め込まれた上部電極の直上に縦型ＭＯＳトランジスタの半導体層を接続させた状態で立設させたことにより、トレンチ・キャパシタの直上に縦型のＭＯＳトランジスタを重ねた構成となり、これらの素子で構成されるセルの面積が最小限にまで縮小される。また、トレンチ・キャパシタの上部電極とＭＯＳトランジスタのソース／ドレイン拡散層とが、拡散層などの接続部材を介することなく直接接続されているため、この接続部材の抵抗による遅延がない。しかも、半導体基板上に層間絶縁膜を介してＭＯＳトランジスタを設けた構成であり、ＭＯＳトランジスタと半導体基板とがコンタクトする部分がないため、基板リーク電流の発生も抑えられる。
【００１２】
【発明の実施の形態】
以下、本発明の半導体装置およびその製造方法の実施の形態を図面に基づいて詳細に説明する。尚、各実施形態においては、トレンチ・キャパシタとＭＯＳトランジスタとで構成されるＤＲＡＭ構成の半導体装置に本発明を適用した実施の形態を説明する。
【００１３】
（第１実施形態）
第１実施形態を、半導体装置、その製造方法の順に説明する。
【００１４】
＜半導体装置＞
図１（１）は本発明の半導体装置の一構成例を示す断面図であり、図１（２）は図１（１）に対応する平面図である。尚、図１（２）においては６個のＤＲＡＭセルを図示しており、このうちの１個分のＤＲＡＭセルａのＡ−Ａ’断面が図１（１）に対応している。
【００１５】
これらの図に示す半導体装置は、記憶容量としてトレンチ・キャパシタを備えたＤＲＡＭ構成の半導体装置であり、単結晶シリコンからなる半導体基板１上が酸化シリコン膜２とその上層の窒化シリコン膜３とからなる層間絶縁膜で覆われると共に、この半導体基板１の表面層にトレンチ・キャパシタ４が設けられ、各トレンチ・キャパシタ４の直上となる窒化シリコン膜３上にＭＯＳトランジスタ６が設けられた構成となっている。
【００１６】
このうちトレンチ・キャパシタ４は、窒化シリコン膜３、酸化シリコン膜２および半導体基板１に形成されたトレンチ（溝）４１を用いて構成されている。そして、このトレンチ４１の内壁を覆う誘電膜４２を介して、トレンチ４１内に上部電極（ストレージ電極）４３が埋め込まれ、またトレンチ４１の周囲の半導体基板１部分に拡散層からなる下部電極（プレート電極）４４が形成されて、誘電膜４２を上部電極４２と下部電極４４とで狭持した構成となっている。
【００１７】
ここで、上部電極４３は、例えば不純物を含有するポリシリコンで構成されていることとし、窒化シリコン膜３の表面側に露出する状態で設けられていることとする。また、半導体基板１の極表面層には、下部電極４４から連続する拡散層が取り出し電極４５として設けられている。
【００１８】
そして、ＭＯＳトランジスタ６は、縦型のＭＯＳトランジスタであり、トレンチ・キャパシタ４上に立設された半導体層６１、半導体層６１の外周にゲート絶縁膜６２を介して密着配置された筒状のゲート電極６３を備えており、半導体層６１の上部にはビットコンタクト７１が配置されている。
【００１９】
ここで、半導体層６１は、トレンチ・キャパシタ４の上部電極４３に接続された状態で、この上部に立設されている。この半導体層６１には、上部電極４３に接続される下方部分にはソース／ドレイン拡散層（以下、Ｓ／Ｄ）６１ａが設けられ、ビットコンタクト７１に接続される上方部分にＳ／Ｄ６１ｂが設けられており、これらのＳ／Ｄ６１ａ，６１ｂに挟まれた高さ部分が、チャネル形成領域となる。
【００２０】
このうち、下方のＳ／Ｄ６１ａは、トレンチ・キャパシタ４の上部電極４３に、ノードコンタクトを介することなく直接接続されており、例えば上部電極４３からの不純物拡散、さらにはゲート電極６３と窒化シリコン膜３との間の半導体層６１の下方部分を覆う第１絶縁膜６５からの不純物拡散によって形成されていることとする。
【００２１】
一方、Ｓ／Ｄ６１ｂは、例えばビットコンタクト７１側からの不純物拡散、さらにはゲート電極６３とビットコンタクト７１との間の半導体層６１の上方部分を覆う第２絶縁膜６６からの不純物拡散によって形成されていることとする。
【００２２】
また、ゲート電極６３は、半導体層６１のチャネル形成領域、すなわちＳ／Ｄ６１ａとＳ／Ｄ６１ｂとの間の高さ位置に、ゲート絶縁膜６２を介して半導体層６１に密着させた状態で設けられている。このゲート電極６３は、例えばポリシリコンからなり、その露出表面がシリサイド膜６７で覆われていることとする。そして、一方に隣接するセルのゲート電極６３、およびシリサイド層６７は、一連に形成されており、ワード線６８を構成している［図１（２）参照］。尚、図１（１）の断面図においては図面上奥行き方向にワード線６８が延設されていることになる。
【００２３】
そして、ビットコンタクト７１は、半導体層６１の上部に設けられた導電層６６９を介して、Ｓ／Ｄ６１ｂに接続されていることとする。尚、この導電層６９の最下層は、例えばＳ／Ｄ６１ｂを形成するための不純物を含有するポリシリコン層であることとする。
【００２４】
このような構成の半導体装置においては、トレンチ・キャパシタ４のトレンチ４１内に埋め込まれた上部電極４３の直上にＭＯＳトランジスタ６の半導体層６１を接続させた状態で立設させたことにより、トレンチ・キャパシタ４の直上に縦型のＭＯＳトランジスタ６を重ねた構成となり、これらの素子を平面視的に完全に重ね合わせることができるため、ＤＲＡＭセルの面積を最小限にまで縮小することができる。
【００２５】
また、トレンチ・キャパシタ４の上部電極４３とＭＯＳトランジスタ７のソース／ドレイン拡散層６１ａとが、従来の拡散層（Ｂｕｒｉｅｄ Ｓｔｒａｐ）などの接続部材を介することなく直接接続されているため、この接続部材の抵抗（ＢＳ抵抗）による遅延がなく、高速動作の維持が可能である。
【００２６】
しかも、半導体基板１上に酸化シリコン膜２および窒化シリコン膜３などの層間絶縁膜を介してＭＯＳトランジスタ６を設けた構成であり、ＭＯＳトランジスタ６と半導体基板１とがコンタクトする部分がない。これにより、ＭＯＳトランジスタにおけるリーク電流の発生が抑えられるため、ＤＲＡＭのリテンション特性の向上を図ることも可能である。
【００２７】
したがって、ＤＲＡＭにおけるセル面積の微細化と、素子特性の向上（動作速度の向上とトランジスタ特性の向上）とを同時に達成することが可能である。
【００２８】
また、本構成のＤＲＡＭにおいては、縦型のＭＯＳトランジスタを用いたことにより、ゲート幅が柱状の半導体層６１の周辺長となるため、セル面積と比較して実行ゲート長を大きくすることができ、セル電流を大きくすることができる。
【００２９】
＜製造方法＞
次に、図１を用いて説明した構成の半導体装置の製造方法を、図２〜図１０の断面工程図に基づいて説明する。
【００３０】
先ず、図２（１）に示すように、単結晶シリコンからなる半導体基板１の表面を酸化させて酸化シリコン膜２（膜厚１０ｎｍ）を形成し、この酸化シリコン膜２上に窒化シリコン膜３（膜厚２００ｎｍ）を形成する。そして、この窒化シリコン膜３上に、次に行われる半導体基板１に対するトレンチエッチングにおいてマスクとして用いられるＢＳＧ（ｂｏｒｏ ｓｉｌｉｃａｔｅ ｇｌａｓｓ）膜１０１（膜厚３００ｎｍ）を形成する。そして、このＢＳＧ膜１０１上に、さらにレジストパターン１０２を形成する。尚、ここで形成する酸化シリコン膜２、窒化シリコン膜３およびＢＳＧ膜１０１は、次工程のトレンチエッチングの深さに対応させた十分な厚膜で形成されることとする。
【００３１】
その後、レジストパターン１０２をマスクにしてＢＳＧ膜１０１をパターニングし、さらに窒化シリコン膜３、酸化シリコン膜２および半導体基板１の表面層をエッチングする。この際、パターニングされたＢＳＧ膜１０１をマスクに用いて、半導体基板１を十分な深さにエッチングする。
【００３２】
これにより、図２（２）に示すように、半導体基板１の表面層に深さ８μｍのトレンチ４１を形成する。その後、ＢＳＧ膜（１０１）をウェットエッチングにて除去する。
【００３３】
次いで、図２（３）に示すように、トレンチ４１の内壁を覆う状態で、窒化シリコン膜３上にＡｓＳＧ（ａｒｓｅｎｏ ｓｉｌｉｃａｔｅ ｇｌａｓｓ）膜１０３（膜厚５０ｎｍ）を形成する。このＡｓＳＧ膜１０３は、Ａｓ濃度が注入ドーズ量１Ｅ２１個／ｃｍ２以上の十分に濃い膜にする。そして、この上面に、ここでの図示を省略したＬＰ−ＴＥＯＳ膜（膜厚３０ｎｍ：図示省略）を形成する。尚、ＬＰ−ＴＥＯＳ膜とは、ＴＥＯＳ（ｔｅｔｒａｅｔｈｏｘｙ ｓｉｌａｎｅ）ガスを用いたＬＰ（ｌｏｗ ｐｒｅｓｓｕｒｅ）−ＣＶＤ（ｃｈｅｍｉｃａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ）法によって形成した酸化シリコン膜であることとする。
【００３４】
その後、図３（４）に示すように、アニール処理（１０００℃、１０分）を行うことで、ＡｓＳＧ膜（１０３）中のＡｓを半導体基板１中に固相拡散させ、隣接するトレンチ間をＡｓ拡散層４４で繋げ、このＡｓ拡散層４４をトレンチ・キャパシタの下部電極４４とする。尚、アニール処理が終了した後には、ＡｓＳＧ膜（１０３）およびこの上面のＬＰ−ＴＥＯＳ膜を除去する。
【００３５】
次いで、図３（５）に示すように、トレンチ４１の内壁を覆う状態で、窒化シリコン膜と酸化シリコン膜とからなる誘電膜４２を形成する。ここでは先ず、ＬＰ−ＣＶＤ法によって窒化シリコン膜を４ｎｍの膜厚で形成した後、パイロジェニック酸化法（８００℃）によって酸化シリコン膜を１０ｎｍの膜厚で形成し、トレンチ４１の内壁に生じる自然酸化膜を含めた、酸化シリコン膜、窒化シリコン膜、酸化シリコン膜からなるＯＮＯ膜を形成する。
【００３６】
次に、図３（６）に示すように、トレンチ４１内を、Ａｓをドープしたポリシリコンで埋め込み、これをトレンチ・キャパシタの上部電極４３とする。この際、先ず、トレンチ４１内が埋め込まれるようにＡｓをドープしたポリシリコン膜をＣＶＤ法によって成膜し、窒化シリコン膜３上のポリシリコン膜部分をＣＭＰ（ｃｈｅｍｉｃａｌ ｍｅｃｈａｎｉｃａｌ ｐｏｌｉｓｈｉｎｇ）によって除去する。このＣＭＰは、窒化シリコン膜３をストッパとして行い、窒化シリコン膜３の表面と同じ高さにポリシリコン膜が埋め込まれた状態に残す。ただし、ＣＭＰによって、窒化シリコン膜３も多少削れるため、その残膜はおよそ１００ｎｍとなる。
【００３７】
以上により、窒化シリコン膜３、酸化シリコン膜２および半導体基板１に形成されたトレンチ４１の内壁を覆う誘電膜４２を、上部電極４２と下部電極４４とで狭持してなるトレンチ・キャパシタ４を形成する。
【００３８】
そして次に、図４（７）に示すように、イオン注入によって、キャパシタの取り出し電極４５としてのＮｗｅｌｌを形成し、下部電極４４を構成する全ての拡散層をこの取り出し電極４５で導通させる。この取り出し電極４５（Ｎｗｅｌｌ）は、トレンチ４１と比較して浅く設計されることとし、例えば１μｍの深さであることとする。また、このイオン注入の際には、ＤＲＡＭの形成領域を開口するマスクを用いて行う。尚、イオン注入後の活性化は１０１５℃、１０秒程度の高温処理を行うため、これより、各窒化シリコン膜３−酸化シリコン膜２間、および誘電膜を構成する窒化シリコン膜−酸化シリコン膜間の界面準位が除去される。
【００３９】
次に、図４（８）に示すように、下層から順に、ＴＥＯＳ膜２０１（膜厚２００ｎｍ）、ＰＳＧ（ｐｈｏｓｐｈｏ ｓｉｌｉｃａｔｅ ｇｌａｓｓ）膜２０２（膜厚５０ｎｍ）、ＴＥＯＳ膜２０３（膜厚２０ｎｍ）、Ｎ＋ポリシリコン膜からなるダミーゲート層２０４（１５０ｎｍ）、ＴＥＯＳ膜２０５（膜厚２０ｎｍ）、ＰＳＧ膜２０６（膜厚５０ｎｍ）、窒化シリコン膜２０７（膜厚１００ｎｍ）を成膜した積層膜２０１〜２０７を形成する。
【００４０】
ここで、ＰＳＧ膜２０２，２０６は、後の工程でトランジスタのソース／ドレイン形成のための不純物拡散源として形成する。また、ダミーゲート層２０４は、後にゲート電極を形成する部分に形成され、上下の絶縁膜（すなわちここではＴＥＯＳ膜２０３，２０５）に対して選択的なエッチングが可能な材質で形成されることとする。さらに、ダミーゲート層２０４を挟んで設けられたＴＥＯＳ膜２０３，２０５は、後の工程で形成されるソース／ドレインとゲート電極とを分離し、またソース／ドレインスペーサを兼ねるものとして形成され、不純物を含有していないこととする。
【００４１】
そして、ダミーゲート層２０４を挟んだ下層側の３層の膜２０１〜２０３が、図１で説明した第１絶縁膜６５となる。また、ダミーゲート層２０４を挟んだ上層側の３層の膜２０５〜２０７が、図１で説明した第２絶縁膜６６となる。
【００４２】
その後、図４（９）に示すように、先の工程で形成した積層膜２０１〜２０７を、それぞれの膜質に適した条件で上層側から順次パターンエッチングし、各トレンチ・キャパシタ４の上部電極４３に達する接続孔２０８を形成する。この際、ここでの図示を省略したレジストパターンをマスクに用いたＲＩＥを行う。
【００４３】
次いで、図５（１０）に示すように、接続孔２０８内を完全に埋め込む状態で、ＣＶＤ法によりノンドープのポリシリコン膜２０９を形成し、その後、積層膜の最上層の窒化シリコン膜２０７をストッパーとしてポリシリコン膜２０９をＣＭＰ研磨し、接続孔２０８内のみにポリシリコン膜２０９を残す。
【００４４】
次に、図５（１１）に示すように、ポリシリコン膜２０９に対してＰ型不純物をイオン注入する。このイオン注入は、ＭＯＳトランジスタの閾値電圧を設定するものであり、例えばホウ素イオン（Ｂ＋）を４０ｋｅＶ、１Ｅ１３個／ｃｍ２、注入角度７°に保って回転注入する。その後、アニール処理を行うことにより、Ｂ＋をポリシリコン膜２０９中に十分に拡散させると共に、活性化させる。これにより、半導体層６１を得る。
【００４５】
その後、図６（１２）に示すように、半導体層６１および窒化膜２０７上に、下層から順にＮ＋ポリシリコン膜３０１、タングステンシリサイド膜３０２、およびＯ３ＴＥＯＳ膜３０３を成膜する。このうち、最下層のＮ＋ポリシリコン膜３０１は、後の工程でトランジスタのソース／ドレイン形成のための不純物拡散源ともなるため、十分に高い不純物濃度（例えば１Ｅ２１個／ｃｍ２以上）で形成することとする。また、タングステンシリサイド膜３０２に変えて、Ｎ＋ポリシリコン膜３０１と共に加工する場合の加工性に優れ、かつ高温熱処理に耐え得る高融点金属、またはそのシリサイドを用いても良い。そして、これらのＮ＋ポリシリコン膜３０１およびタングステンシリサイド膜３０２が、図１で説明した導電膜６９となる。尚、Ｏ３ＴＥＯＳ膜３０３は、その後の加工処理において導電膜６９を保護する保護膜として形成する。ここで、Ｏ３ＴＥＯＳ膜３０３とは、ＴＥＯＳ（ｔｅｔｒａｅｔｈｏｘｙ ｓｉｌａｎｅ）ガスとＯ３とを成膜ガスとして用いた酸化シリコン膜であることとする。
【００４６】
次いで、図６（１３）に示すように、導電層６９をビットコンタクトが接続される島状にパターニングする。この際、Ｏ３ＴＥＯＳ膜３０３上に形成したレジストパターン３０４をマスクに用い、半導体層６１が露出しないように、半導体層６１よりも一回り大きい島状に、導電層６９および第２絶縁膜６６をエッチングする。そして、ダミーゲート層２０４を露出させると共に、半導体層６９の側壁を全周にわたって第２絶縁膜６６で覆った状態とする。尚、このエッチング終了後には、レジストパターン３０４を除去する。
【００４７】
次に、図７（１４）に示すように、Ｏ３ＴＥＯＳ膜３０３、導電層６９および第２絶縁膜６６の側壁に、窒化シリコンからなるサイドウォール３０５を形成する。この際、ＣＶＤ法によって窒化シリコン膜を成膜した後、この窒化シリコン膜をエッチバックすることで、島状にパターニングされたＯ３ＴＥＯＳ膜３０３、導電層６９および第２絶縁膜６６の側壁にのみに窒化シリコン膜を残し、これをサイドウォールとする。このサイドウォールは、３０ｎｍの膜厚に形成されることとする。
【００４８】
その後、図７（１５）に示すように、等方性エッチングによって、ダミーゲートとして形成したダミーゲート層（２０４）を除去する。これにより、下層の第１絶縁膜６５を露出させ、この第１絶縁膜６５と、これよりも上層の第１絶縁膜６５との間に半導体層６１の中央部高さの側壁部分を露出させる。この等方性エッチングにおいては、第１絶縁膜６５の最上層および第２絶縁膜６６の最下層を構成するＴＥＯＳ膜２０３，２０５、サイドウォール３０５を構成する窒化シリコン、さらには半導体層６１を構成する低濃度のポリシリコンに対して、ダミーゲート層（２０４）の選択比が大きくなるエッチング条件を採用し、第１絶縁膜６５および第２絶縁膜６６の中間層のＰＳＧ膜２０２，２０６を露出させないことが重要である。
【００４９】
次に、図８（１６）に示すように、半導体層６１の側壁露出面をパイロジェニック酸化法（８００℃）によって酸化させ、酸化シリコンからなるゲート絶縁膜６２（膜厚９ｎｍ）を形成する。
【００５０】
その後さらに、１０００℃、１０秒間のアニール処理を行うことで半導体層６１内に周辺領域から不純物を固相拡散させ、これによりトレンチ・キャパシタ４の上部電極４３に接合されたＳ／Ｄ６１ａと、導電層６９に接合されたＳ／Ｄ６１ｂを形成する。
【００５１】
この場合、上部電極４３に接合された下方のＳ／Ｄ６１ａは、上部電極４３を構成するＡｓをドープしたポリシリコン、および第１絶縁膜６５の中間層を構成するＰＳＧ膜２０２からの固層拡散により形成される。一方、上方のＳ／Ｄ６１ｂは、導電層６９を構成するＮ＋ポリシリコン膜３０１、および第２絶縁膜６６を構成するＰＳＧ膜２０６からの固層拡散により形成される。またこの熱処理においては、Ｓ／Ｄ６１ａ，６１ｂ間に、チャネル形成領域として所定幅の間隔が設けられるように熱処理の時間を調整することが重要である。
【００５２】
以上の後、図８（１７）に示すように、サイドウォール３０５の下方のくびれ部分を埋め込み、ゲート絶縁膜６２を介して半導体層６１に密着させる状態で、ゲート電極６３を形成する。この際、先ず、サイドウォール３０５の下方のくびれ部分を埋め込むように、ＣＶＤ法によってＮ＋ポリシリコン膜を成膜する。このＮ＋ポリシリコン膜は、ゲートの空乏化を低減する為に十分高い不純物濃度（例えば１０２１個／ｃｍ２以上）で形成することとする。その後、このＮ＋ポリシリコン膜をエッチバックし、隣接する半導体層６１の間隔が密な部分にＮ＋ポリシリコン膜を残すと共に、疎な部分のＮ＋ポリシリコン膜を除去してゲート電極６３を形成し、複数のゲート電極６３部分を接続させて形成する。
【００５３】
例えば、図面上横方向に配列されている半導体層６１間の間隔は狭いため、このエッチバックにおいてこれらの半導体層６１間にはポリシリコン膜が残され、ゲート電極６３は一連に繋がって形成される。一方、図面上奥行き方向に配列されている半導体層６１間の間隔は、ある程度広く保たれており、このエッチバックにおいてこれらの半導体層６１間のポリシリコン膜は除去され、これによりゲート電極６３は図面上横方向に接続された形状に形成される。
【００５４】
以上の後、さらにポリシリコンをエッチバックしてなるゲート電極６３上に、コバルト（Ｃｏ）またはニッケル（Ｎｉ）からなる金属膜を形成し、熱処理によってシリコンと反応させて反応部分にシリサイド膜６７形成する。これにより、ポリシリコンからなるゲート電極６３の露出表面のみにシリサイド膜６７を自己整合的に形成する。これにより、ポリシリコンからなるゲート電極６３の表面をシリサイド膜６７で覆った層構造のワード線６８を形成する。
【００５５】
以上により、トレンチ・キャパシタ４上に立設された半導体層６１、半導体層６１の外周にゲート絶縁膜６２を介して密着配置された筒状のゲート電極６３を備えたＭＯＳトランジスタ６を形成する。
【００５６】
次いで、図９（１８）に示すように、半導体基板１の上方に形成されたＭＯＳトランジスタ６を埋め込む状態で酸化シリコンからなる層間絶縁膜４０１を形成し、この表面をＣＭＰ処理によって平坦化する。
【００５７】
その後、図９（１９）に示すように、層間絶縁膜４０１およびＯ３ＴＥＯＳ膜３０３に、島状にパターニングした導電層６９に達する接続孔４０２を形成する。この際、レジストパターン（図示省略）をマスクに用いて層間絶縁膜４０１およびＯ３ＴＥＯＳ膜３０３をエッチングするが、Ｏ３ＴＥＯＳ膜３０３側壁が窒化シリコンからなるサイドウォール３０５で覆われているため、このサイドウォール３０５の範囲内においては、マスクずれが生じてもワード線６８にエッチングが達することのないセルフアラインコンタクト構造となっている。
【００５８】
次に、この接続孔４０２内を埋め込む状態でビットコンタクト７１を形成する。
【００５９】
以上の後、図１０（２０）に示すように、層間絶縁膜４０１上に、ビットコンタクト７１に接続されたビットライン７３を金属配線にて形成し、半導体装置を完成させる。この際、層間絶縁膜４０１上に形成した金属膜を、レジストパターン（図示省略）をマスクに用いてエッチングする。
【００６０】
このような製造方法によれば、図１を用いて説明したように、平面視的に、トレンチ・キャパシタ４の直上に、縦型のＭＯＳトランジスタ６、さらにはビットコンタクト７１を完全に重ねた構成のＤＲＡＭ構成の半導体装置を得ることが可能になる。
【００６１】
そして、縦型のＭＯＳトランジスタ６を用いたことにより、ＭＯＳトランジスタ６のゲート長は、図４（８）を用いて説明した工程で形成されるダミーゲート層２０４の膜厚によって制御されることになる。したがって、精度の高いゲート長の制御が可能である。
【００６２】
また、図８（１７）を用いて説明したように、ゲート電極６３を形成する層（ここではＮ＋ポリシリコン膜）をエッチバックすることで、隣接する半導体層６１の間隔が密な部分のみにＮ＋ポリシリコン膜が残り、複数のゲート電極６３部分が接続されるため、自己整合的にワード線を形成することが可能になる。また、ゲート電極６３の表面に、自己整合的にシリサイド層を形成することも可能である。
【００６３】
しかも、図９（１９）を用いて説明したように、縦型のＭＯＳトランジスタ６の半導体層６１上に積層された導電層６９に対してビットコンタクト７１を接続させるため、ビットコンタクト７１の取り出しが浅く、接続孔４０２の形成が容易である。しかも、接続孔４０２を形成する際には、導電層６９の側壁に設けたサイドウォール３０６に対して選択的に層間絶縁膜４０１をエッチングしているため、セルフアラインコンタクトとなり、接続孔４０２の加工が容易である。
【００６４】
さらに、上記一連の製造工程においては、重ね合わせ加工のためのマスクは、▲１▼図２（１）、（２）のトレンチ４１形成、▲２▼図４（７）の取り出し電極４５形成、▲３▼図４（９）の半導体層のための接続孔２０８形成、▲４▼図６（１３）の島状のパターン形成、▲５▼図９（１９）のビットコンタクト７１のための接続孔４０２形成、および▲６▼図１０（２０）のビットライン７３形成の６つのマスク形成で良い。
【００６５】
しかも、このＤＲＡＭが、ＬＯＧＩＣ混載のＥｍｂｅｄｄｅｄ ＤＲＡＭである場合、▲１▼〜▲６▼のうち、▲２▼，▲５▼，▲６▼の３つのマスクをＬＯＧＩＣ ＭＯＳの形成と兼ねることができる。したがって、本構成のＤＲＡＭに特有のマスクは３枚のみとなり、従来のため、Ｅｍｂｅｄｄｅｄ ＤＲＡＭの製造と比較すると、マスク数を大幅に削減することが可能である。
【００６６】
また、上述した重ね合わせ各加工▲１▼〜▲６▼の際には、直下の層との合わせのみを調整すれば良く、複数の下層レイヤーとの合わせずれを考慮する必要がない。したがって、重ね合わせが容易であるだけではなく、精度の向上を図ることも可能になる。
【００６７】
尚、上述した製造方法をＬＯＧＩＣプロセスと適合させる場合には、例えば図８（１７）でシリサイド層６７を形成した後、図９（１９）でビットコンタクト７１を形成する前にＬＯＧＩＣプロセスを組み込むこととする。これにより、ＤＲＡＭプロセスにおける熱処理の影響を及ぼすことなくＬＯＧＩＣ部を形成することが可能になる。したがって、例えばＬＯＧＩＣ部のＭＯＳトランジスタのゲート絶縁膜に酸窒化シリコン膜を用いた場合に問題となるＮＢＴＩ（Ｎｅｇａｔｉｖｅ Ｂｉａｓ Ｔｅｍｐｅｒａｔｕｒｅ Ｉｎｓｔａｂｉｌｉｔｙ）を抑えることも可能になり、ＬＯＧＩＣ部におけるＭＯＳトランジスタの特性を確保することができる。
【００６８】
（第２実施形態）
次に本発明の第２実施形態を、半導体装置、その製造方法の順に説明する。
【００６９】
＜半導体装置＞
図１１は、第２実施形態の半導体装置の構成を説明するための断面図である。この図に示す第２実施形態の半導体装置と、図１を用いて説明した第１実施形態の半導体との異なる点は、半導体層の構成にあり、他の構成は同様であることとする。
【００７０】
すなわち第２実施形態の半導体装置の半導体層６１は、円柱状の半導体層６１のその中心部に、その中心軸に沿って配置された絶縁層８１を備えている。
【００７１】
このような半導体装置によれば、ＭＯＳトランジスタ６が、完全空乏型となり、基板浮遊効果を抑えることが可能になる。このためノイズに対して強いＭＯＳトランジスタ６を構成することが可能になる。
【００７２】
＜製造方法＞
図１１を用いて説明した構成の半導体装置を製造する場合、先ず、第１実施形態において図２（１）〜図４（９）を用いて説明した工程を同様に行い、半導体基板１上の積層膜２０１〜２０７に各トレンチ・キャパシタ４の上部電極４３に達する接続孔２０８を形成する。
【００７３】
その後、図１２（１０ａ）に示すように、接続孔２０８の内壁を覆うと共に、接続孔２０８の中央部に空間を残した状態で積層膜２０１〜２０７上にノンドープのポリシリコン膜２０９を形成する。そしてさらに、このポリシリコン膜２０９で覆われた接続孔２０８内を完全に埋め込む状態で、酸化シリコンからなる絶縁膜８１を形成する。
【００７４】
次いで、図１２（ｂ）に示すように、積層膜２０１〜２０７の最上層の窒化シリコン膜２０７をストッパとして、絶縁膜８１およびポリシリコン膜２０９をＣＭＰ研磨し、中央部の絶縁膜８１を囲む状態で接続孔２０８内にのみにポリシリコン膜２０９、および絶縁膜８１を残す。
【００７５】
以上の工程を行った後、第１実施形態において図５（１１）〜図１０（２０）を用いて説明した工程を同様に行うことで、図１１を用いて説明した半導体装置が得られる。
【００７６】
【発明の効果】
以上説明したように本発明の半導体装置によれば、トレンチ・キャパシタの溝内に埋め込まれた上部電極の直上に縦型ＭＯＳトランジスタの半導体層を接続させた状態で立設させたことにより、トレンチ・キャパシタの直上に縦型のＭＯＳトランジスタを完全に重ねた構成とすることが可能になる、セルの面積を最小限にまで縮小することが可能になると共に、トレンチ・キャパシタの上部電極とＭＯＳトランジスタのソース／ドレイン拡散層とを直接接続することで、接続部の抵抗による動作遅延の問題を解消することが可能になる。さらに、半導体基板上に層間絶縁膜を介してＭＯＳトランジスタを設けた構成を採用したことにより、ＭＯＳトランジスタの基板リーク電流の発生も抑えられる。この結果、ＤＲＡＭ構成の半導体装置においても、動作速度の向上とトランジスタ特性の向上とを同時に達成可能で、かつさらなるセル構造の微細化が可能となる。
【００７７】
また、本発明の半導体装置の製造方法によれば、マスク数を最小限に抑えた上記構成の半導体装置の製造が可能である。特に、この半導体装置がＬＯＧＩＣ混載のＤＲＡＭである場合、ＬＯＧＩＣ部の製造と複数のマスクを共有することで、従来と比較してマスク数を削減することが可能になる。
【図面の簡単な説明】
【図１】第１実施形態の半導体装置の構成を示す図である。
【図２】第１実施形態の半導体装置の製造方法を示す断面工程図（１）〜（３）である。
【図３】第１実施形態の半導体装置の製造方法を示す断面工程図（４）〜（６）である。
【図４】第１実施形態の半導体装置の製造方法を示す断面工程図（７）〜（９）である。
【図５】第１実施形態の半導体装置の製造方法を示す断面工程図（１０），（１１）である。
【図６】第１実施形態の半導体装置の製造方法を示す断面工程図（１２），（１３）である。
【図７】第１実施形態の半導体装置の製造方法を示す断面工程図（１４），（１５）である。
【図８】第１実施形態の半導体装置の製造方法を示す断面工程図（１６），（１７）である。
【図９】第１実施形態の半導体装置の製造方法を示す断面工程図（１８），（１９）である。
【図１０】第１実施形態の半導体装置の製造方法を示す断面工程図（２０）である。
【図１１】第２実施形態の半導体装置の構成を示す断面図である。
【図１２】第２実施形態の半導体装置の製造方法を示す断面工程図（１０ａ），（１０ｂ）である。
【符号の説明】
１…半導体基板、２…酸化シリコン膜（層間絶縁膜）、３…窒化シリコン膜（層間絶縁膜）、４…トレンチ・キャパシタ、６…ＭＯＳトランジスタ、４１…キャパシタ（溝）、４２…誘電膜、４３…上部電極、４５…取り出し電極、６１ａ，６１ｂ…Ｓ／Ｄ（ソース／ドレイン拡散層）、６１…半導体層、６２…ゲート絶縁膜、６３…ゲート電極、６５…第１絶縁膜、６６…第２絶縁膜、６９…導電層、７１…ビットコンタクト、８１…絶縁層、２０４…ダミーゲート層、２０８…接続孔、３０８…サイドウォール、４０１…層間絶縁膜、４０２…接続孔
Claims (12)
- 半導体基板とその上部を覆う層間絶縁膜とに形成された溝内に、誘電膜を介して上部電極を埋め込んでなるトレンチ・キャパシタと、
上端側および下端側にソース／ドレイン拡散層を備え当該下端側のソース／ドレイン拡散層を前記上部電極に接続させた状態で当該上部電極上に立設された柱状の半導体層、および当該半導体層の高さ方向の中央部を囲む筒状にゲート絶縁膜を介して配置されたゲート電極を有する縦型のＭＯＳトランジスタとを備えた
ことを特徴とする半導体装置。 - 請求項１記載の半導体装置において、
前記上端側のソース／ドレイン拡散層上には、コンタクトが立設されている
ことを特徴とする半導体装置。 - 請求項１記載の半導体装置において、
前記半導体基板の表面層には、複数の前記トレンチ・キャパシタの下部電極を構成する拡散層と一体に形成された取り出し電極が形成されている
ことを特徴とする半導体装置。 - 請求項１記載の半導体装置において、
前記半導体層の中央部には、上端側から下端側に掛けて絶縁層が配置されている
ことを特徴とする半導体装置。 - 請求項１記載の半導体装置において、
前記半導体層の上部には、前記上端側のソース／ドレイン拡散層を形成するための不純物の拡散源となる導電層が設けられ、
前記トレンチ・キャパシタの上部電極には、前記下端側のソース／ドレイン拡散層を形成するための不純物が含有されている
ことを特徴とする半導体装置。 - 請求項１記載の半導体装置において、
前記層間絶縁膜と前記ゲート電極との間および前記ゲート電極の上部における前記半導体層の周囲には、当該半導体層内にソース／ドレイン拡散層を形成するための不純物の拡散源となる層を備えた絶縁膜が設けられている
ことを特徴とする半導体装置。 - 半導体基板とその上部を覆う層間絶縁膜に形成された溝内に、誘電膜を介して上部電極を埋め込んでなるトレンチ・キャパシタを形成する第１工程と、
前記層間絶縁膜上に、第１絶縁膜、ダミーゲート層および第２絶縁膜をこの順で積層し、この積層膜にトレンチ・キャパシタの上部電極に達する接続孔を形成する第２工程と、
前記接続孔内を埋め込む状態で柱状の半導体層を形成する第３工程と、
前記第２絶縁膜および前記半導体層上に導電層を形成する第４工程と、
前記導電層および前記第２絶縁膜を、前記半導体層の周囲を囲む島状にパターニングし、次いで前記ダミーゲート層を選択的に除去して当該半導体層の高さ方向中央部の側壁を露出させる第５工程と、
前記半導体層の露出面にゲート絶縁膜を形成する第６工程と、
前記トレンチ・キャパシタの上部電極および前記導電層から前記半導体層内に不純物を固層拡散させることで、当該半導体層の上端側と下端側にソース／ドレイン拡散層を形成する第７工程と、
前記第１絶縁膜上に、前記ゲート絶縁膜を介して前記半導体層の中央部を囲む筒状のゲート電極を形成する第８工程とを行う
ことを特徴とする半導体装置の製造方法。 - 請求項７記載の半導体装置の製造方法において、
前記第２工程では、不純物を含有する絶縁層を不純物を含有しない絶縁層で狭持してなる第１絶縁膜および第２絶縁膜を形成し、
前記第７工程では、前記トレンチ・キャパシタの上部電極および前記導電層と共に、前記第１絶縁膜および第２絶縁膜から前記半導体層内に不純物を固層拡散させる
ことを特徴とする半導体装置の製造方法。 - 請求項７記載の半導体装置の製造方法において、
前記第８工程では、前記島状にパターニングされた前記導電層および前記第２絶縁膜を覆う状態で前記第１絶縁膜上にゲート電極形成層を成膜し、当該ゲート電極形成層をエッチバックすることで、近接して配置された複数の前記半導体層間において接続されたゲート電極を形成する
ことを特徴とする半導体装置の製造方法。 - 請求項７記載の半導体装置の製造方法において、
前記第８工程の後、
前記半導体基板上方を層間絶縁膜で覆い、当該層間絶縁膜に前記導電層に達する接続孔を形成する第９工程と、
前記接続孔内に当該導電層に接続されたコンタクトを形成する第１０工程とを行う
ことを特徴とする半導体装置の製造方法。 - 請求項１０記載の半導体装置の製造方法において、
前記第５工程では、前記導電層および前記第２絶縁膜を島状にパターニングした後、前記ダミーゲート層の選択的な除去を行う前に、当該島状のパターン側壁にサイドウォールを形成し、
前記第９工程では、前記サイドウォールに対して前記層間絶縁膜を選択的にパターンエッチングする
ことを特徴とする半導体装置の製造方法。 - 請求項７記載の半導体装置の製造方法において、
前記第３工程では、前記接続孔の内壁を覆う状態で半導体層を成膜した後、当該接続孔の内部を埋め込む状態で絶縁層を形成し、次いで前記第２絶縁膜上における前記半導体層および絶縁膜層を除去することで、中央部に絶縁層が立設された柱状の半導体層を当該接続孔内に形成する
ことを特徴とする半導体装置の製造方法。
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Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7453112B2 (en) | 2003-12-19 | 2008-11-18 | Micron Technology, Inc. | Integrated circuit memory cells and methods of forming |
| JP2008300623A (ja) * | 2007-05-31 | 2008-12-11 | Elpida Memory Inc | 半導体装置及びその製造方法、並びに、データ処理システム |
| US8536642B2 (en) | 2009-11-24 | 2013-09-17 | Elpida Memory, Inc. | Semiconductor device and method for manufacturing the same |
| JP2014220543A (ja) * | 2008-02-15 | 2014-11-20 | ユニサンティス エレクトロニクス シンガポール プライベート リミテッドＵｎｉｓａｎｔｉｓ Ｅｌｅｃｔｒｏｎｉｃｓ Ｓｉｎｇａｐｏｒｅ Ｐｔｅ Ｌｔｄ． | 半導体装置及びその製造方法 |
| JP2016042603A (ja) * | 2008-02-15 | 2016-03-31 | ユニサンティス エレクトロニクス シンガポール プライベート リミテッドＵｎｉｓａｎｔｉｓ Ｅｌｅｃｔｒｏｎｉｃｓ Ｓｉｎｇａｐｏｒｅ Ｐｔｅ Ｌｔｄ． | 半導体装置の製造方法 |
| CN109003980A (zh) * | 2018-08-17 | 2018-12-14 | 刘文剑 | 一种具有soi结构的漏电过程自控的动态随机存储器单元 |
-
2002
- 2002-11-06 JP JP2002322006A patent/JP2004158585A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7453112B2 (en) | 2003-12-19 | 2008-11-18 | Micron Technology, Inc. | Integrated circuit memory cells and methods of forming |
| US7473596B2 (en) | 2003-12-19 | 2009-01-06 | Micron Technology, Inc. | Methods of forming memory cells |
| JP2008300623A (ja) * | 2007-05-31 | 2008-12-11 | Elpida Memory Inc | 半導体装置及びその製造方法、並びに、データ処理システム |
| JP2014220543A (ja) * | 2008-02-15 | 2014-11-20 | ユニサンティス エレクトロニクス シンガポール プライベート リミテッドＵｎｉｓａｎｔｉｓ Ｅｌｅｃｔｒｏｎｉｃｓ Ｓｉｎｇａｐｏｒｅ Ｐｔｅ Ｌｔｄ． | 半導体装置及びその製造方法 |
| JP2016042603A (ja) * | 2008-02-15 | 2016-03-31 | ユニサンティス エレクトロニクス シンガポール プライベート リミテッドＵｎｉｓａｎｔｉｓ Ｅｌｅｃｔｒｏｎｉｃｓ Ｓｉｎｇａｐｏｒｅ Ｐｔｅ Ｌｔｄ． | 半導体装置の製造方法 |
| US8536642B2 (en) | 2009-11-24 | 2013-09-17 | Elpida Memory, Inc. | Semiconductor device and method for manufacturing the same |
| CN109003980A (zh) * | 2018-08-17 | 2018-12-14 | 刘文剑 | 一种具有soi结构的漏电过程自控的动态随机存储器单元 |
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