JPS61234066A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS61234066A JPS61234066A JP60074222A JP7422285A JPS61234066A JP S61234066 A JPS61234066 A JP S61234066A JP 60074222 A JP60074222 A JP 60074222A JP 7422285 A JP7422285 A JP 7422285A JP S61234066 A JPS61234066 A JP S61234066A
- Authority
- JP
- Japan
- Prior art keywords
- film
- type
- doped
- oxide film
- silicon
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
- H10B12/038—Making the capacitor or connections thereto the capacitor being in a trench in the substrate
- H10B12/0383—Making the capacitor or connections thereto the capacitor being in a trench in the substrate wherein the transistor is vertical
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は半導体装置に係り、特に高集積化が可能なダイ
ナミックメモリセルに好適な半導体装置゛に関する。
ナミックメモリセルに好適な半導体装置゛に関する。
従来の半導体装置は、たとえば特開昭５２−１５４３９
０号に記゛載されているように、同一平面上に電界効果
トランジスタと平面型もしくは溝型キャパシタを組み合
わせて、ダイナミックメモリセル二醸化シリコン膜、１
４．１５はｎ型ドープ層、１６．１７．１８は電極、１
９は多結晶シリコンをそれぞれ示す、しかし、上記従来
のダイナミックメモリセルでは、平面寸法が、上記トラ
ンジスタとキャパシタの平面寸法によって決定されるの
で、メモリセル面積の低減が難しく、上記メモリセルを
比例縮小によって飛躍的な高集積化を達成するのは難し
い、という問題があった。
０号に記゛載されているように、同一平面上に電界効果
トランジスタと平面型もしくは溝型キャパシタを組み合
わせて、ダイナミックメモリセル二醸化シリコン膜、１
４．１５はｎ型ドープ層、１６．１７．１８は電極、１
９は多結晶シリコンをそれぞれ示す、しかし、上記従来
のダイナミックメモリセルでは、平面寸法が、上記トラ
ンジスタとキャパシタの平面寸法によって決定されるの
で、メモリセル面積の低減が難しく、上記メモリセルを
比例縮小によって飛躍的な高集積化を達成するのは難し
い、という問題があった。
本発明の目的は、上記従来技術の有する問題を解決し、
さらに高集積化可能なダイナミックメモリセルを提供す
ることである。
さらに高集積化可能なダイナミックメモリセルを提供す
ることである。
上記目的を達成するために、本発明は、縦型トランジス
タの直下に電荷を蓄積することにより、所要面積を著し
く減少させるものである。すなわち、第１図に示したよ
うに、二酸化シリコン７中に埋込んだ多結晶シリコン５
をプレート電極として用いて、ｎ型エピタキシャル層２
の側壁に電荷を保持する。これにより縦型トランジスタ
の直下に記憶容量部を形成することが可能になる。
タの直下に電荷を蓄積することにより、所要面積を著し
く減少させるものである。すなわち、第１図に示したよ
うに、二酸化シリコン７中に埋込んだ多結晶シリコン５
をプレート電極として用いて、ｎ型エピタキシャル層２
の側壁に電荷を保持する。これにより縦型トランジスタ
の直下に記憶容量部を形成することが可能になる。
以下、本発明の一実施例を第１図、第４図〜第７図を用
いて説明する。
いて説明する。
まず、第４図に示したように、ｐ型Ｓｉ基板１を用意し
１周知の気相成長法を用いてｎ型エビタした後、周知の
ホトエツチング技術およびドライエツチング技術を用い
て、不要部分を選択的に除去し、一部が突き出した構造
を形成する。つぎに、第５図に示すように、凹部内に多
結晶シリコン５を堆積した後、上記多結晶シリコン５の
表面を酸化して、二酸化シリコン膜７を形成する。さら
に、多結晶シリコン６を凹部内に堆積して平担化を行な
い、イオン注入技術を用いて多結晶シリコン膜６内にホ
ウ素をドープする。この後、熱処理を行なうと、上記多
結晶シリコン膜６内にドープされたホウ素が側面からｎ
型エピタキシャル層２内に拡散してｐ型拡散層３が形成
される０次に、上記多結晶シリコン膜６の所望部分を選
択的に酸化し。
１周知の気相成長法を用いてｎ型エビタした後、周知の
ホトエツチング技術およびドライエツチング技術を用い
て、不要部分を選択的に除去し、一部が突き出した構造
を形成する。つぎに、第５図に示すように、凹部内に多
結晶シリコン５を堆積した後、上記多結晶シリコン５の
表面を酸化して、二酸化シリコン膜７を形成する。さら
に、多結晶シリコン６を凹部内に堆積して平担化を行な
い、イオン注入技術を用いて多結晶シリコン膜６内にホ
ウ素をドープする。この後、熱処理を行なうと、上記多
結晶シリコン膜６内にドープされたホウ素が側面からｎ
型エピタキシャル層２内に拡散してｐ型拡散層３が形成
される０次に、上記多結晶シリコン膜６の所望部分を選
択的に酸化し。
第６図に示すように二酸化シリコン膜７，８を形成する
。この後、イオン注入技術を用いて、トランジスタのソ
ース領域を形成すべき領域にヒ素をドープして、ｎ型ド
ープ領域４を設ける。さらに、上記二酸化シリコン膜８
にコンタクト穴を形成し、Ａ１電極９，１０，１１，１
２を設けることにより、第１図に示すようなメモリセル
を形成した。
。この後、イオン注入技術を用いて、トランジスタのソ
ース領域を形成すべき領域にヒ素をドープして、ｎ型ド
ープ領域４を設ける。さらに、上記二酸化シリコン膜８
にコンタクト穴を形成し、Ａ１電極９，１０，１１，１
２を設けることにより、第１図に示すようなメモリセル
を形成した。
第１図に示したメモリセルの電極１０，１２をソース電
極、電極９，１１をゲート電極、多結晶シリコン５をプ
レート電極として用いることにより。
極、電極９，１１をゲート電極、多結晶シリコン５をプ
レート電極として用いることにより。
メモリセルの書き込み、読み出し動作を確認できた。
また、メモリセル面積は従来の約２０μｍ３にまた、第
７図に示すように、ｎ型エピタキシャル層２と多結晶シ
リコン６の間に二酸化シリコン層２２を設け、さらにｐ
型ドープ層２３とｎ型ドープ層４を重ねて形成すること
により、第１図に示したメモリセルとは動作原理の異な
るトランジスタを形成しても上記第１図に示した実施例
と同様に、従来のメモリセルよりも所要面積がはるかに
小さいメモリセルが形成される。
７図に示すように、ｎ型エピタキシャル層２と多結晶シ
リコン６の間に二酸化シリコン層２２を設け、さらにｐ
型ドープ層２３とｎ型ドープ層４を重ねて形成すること
により、第１図に示したメモリセルとは動作原理の異な
るトランジスタを形成しても上記第１図に示した実施例
と同様に、従来のメモリセルよりも所要面積がはるかに
小さいメモリセルが形成される。
また、上記の実施例において、すべての導電型を逆転し
ても、本発明が支障なく適用できることは言うまでもな
い。
ても、本発明が支障なく適用できることは言うまでもな
い。
上記説明から明らかなように、本発明によれば、従来の
メモリセルに比較して、所要メモリセルの面積を約１／
１０に縮小することが可能であり、半導体装置の集積密
度の向上に極めて有用である。
メモリセルに比較して、所要メモリセルの面積を約１／
１０に縮小することが可能であり、半導体装置の集積密
度の向上に極めて有用である。
第１図および第７図は、それぞれ本発明の異なる実施例
を示す断面図、第２図および第３図は従来のメモリセル
の構造を示す断面図、第４図及至第６図は本発明のメモ
リセルの製造方法の一例を示す工程図である。 １・・・ｐ型基板、２・・・ｎ型エピタキシャル層、３
゜２３・・・ｐ型ドープ層、４，１４，１５・・・ｎ型
ドープ層、５，６．１９・・・多結晶シリコン、７，８
゜１３．２０．２２・・・二酸化シリコン、２１・・・
窒化シリコン、９，１０，１１，１２，１６，１７゜１
８・・・電極。 第 １ 図 葛２図 築 ３ 図 ｚ６図
を示す断面図、第２図および第３図は従来のメモリセル
の構造を示す断面図、第４図及至第６図は本発明のメモ
リセルの製造方法の一例を示す工程図である。 １・・・ｐ型基板、２・・・ｎ型エピタキシャル層、３
゜２３・・・ｐ型ドープ層、４，１４，１５・・・ｎ型
ドープ層、５，６．１９・・・多結晶シリコン、７，８
゜１３．２０．２２・・・二酸化シリコン、２１・・・
窒化シリコン、９，１０，１１，１２，１６，１７゜１
８・・・電極。 第 １ 図 葛２図 築 ３ 図 ｚ６図
Claims (1)
- 【特許請求の範囲】 １、第１導電型半導体基板の表面に、単結晶凸型形状を
有する第２導電型基体を有し、該基体の側壁下部に酸化
膜、側壁上部に多結晶側を有し、該基体の内部において
、該多結晶層に接する第１導電型第１領域を有し、該基
体表面と第１領域に接する第２導電型第２領域を有する
半導体装置において、該基体の側壁下部に接する酸化膜
の内部に、酸化膜を介して多結晶層を有することを特徴
とする半導体装置。 ２、第１導電型Ｓｉ基板の表面に、単結晶凸型形状を有
する第２導電型基体を有し、該基体の側壁下部に酸化膜
、側壁上部に酸化膜を介して多結晶層を有し、該基体の
内部において、第１導電型第１領域を有する半導体装置
において、該基体の側壁下部に接する酸化膜の内部に、
酸化膜を介して多結晶層を有することを特徴とする半導
体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60074222A JPS61234066A (ja) | 1985-04-10 | 1985-04-10 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60074222A JPS61234066A (ja) | 1985-04-10 | 1985-04-10 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61234066A true JPS61234066A (ja) | 1986-10-18 |
Family
ID=13540941
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60074222A Pending JPS61234066A (ja) | 1985-04-10 | 1985-04-10 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61234066A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63296282A (ja) * | 1987-05-27 | 1988-12-02 | Sony Corp | 半導体装置 |
| JPH04229662A (ja) * | 1990-06-13 | 1992-08-19 | Toshiba Corp | 縦型ｍｏｓトランジスタとその製造方法 |
| JP2007535132A (ja) * | 2003-12-19 | 2007-11-29 | マイクロン テクノロジー， インク． | 集積回路メモリーセル及びその製法 |
-
1985
- 1985-04-10 JP JP60074222A patent/JPS61234066A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63296282A (ja) * | 1987-05-27 | 1988-12-02 | Sony Corp | 半導体装置 |
| JPH04229662A (ja) * | 1990-06-13 | 1992-08-19 | Toshiba Corp | 縦型ｍｏｓトランジスタとその製造方法 |
| JP2007535132A (ja) * | 2003-12-19 | 2007-11-29 | マイクロン テクノロジー， インク． | 集積回路メモリーセル及びその製法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP0135942B1 (en) | Semiconductor memory and method of producing the same | |
| US4833516A (en) | High density memory cell structure having a vertical trench transistor self-aligned with a vertical trench capacitor and fabrication methods therefor | |
| JPH04233271A (ja) | メモリセル製造方法 | |
| US20160233218A1 (en) | Semiconductor device | |
| JPH03190162A (ja) | 半導体装置及びその製造方法 | |
| JP2608054B2 (ja) | 半導体記憶装置の製造方法 | |
| JPS61234066A (ja) | 半導体装置 | |
| JPH04287366A (ja) | 半導体集積回路装置及びその製造方法 | |
| JPS6317553A (ja) | 半導体記憶装置およびその製造方法 | |
| JPH0575059A (ja) | 半導体記憶装置及びその製造方法 | |
| JPS61107768A (ja) | 半導体記憶装置 | |
| JPH07112047B2 (ja) | 半導体記憶装置及びその製造方法 | |
| JPH0685426B2 (ja) | ダイナミツクランダムアクセスメモリ | |
| JPS63227036A (ja) | 半導体装置の製造方法 | |
| JPH04107858A (ja) | ダイナミック型半導体記憶装置及びその製造方法 | |
| JP3039475B2 (ja) | 半導体装置およびその製造方法 | |
| JP2900717B2 (ja) | 半導体装置 | |
| JPH0680804B2 (ja) | 半導体装置の製造方法 | |
| JPH06342887A (ja) | Ｍｉｓｔ型ダイナミックランダムアクセスメモリセル及びその製造方法 | |
| JPH022672A (ja) | 半導体メモリセルとその製造方法 | |
| KR0136919B1 (ko) | 다이나믹 램 셀 및 그의 제조방법 | |
| JPH02128430A (ja) | Ｍｏｓトランジスタの製造方法 | |
| JPS63253660A (ja) | トレンチキヤパシタの製造方法 | |
| TW520555B (en) | Double data rate synchronous dynamic random access memory and its manufacturing method | |
| JPS62219661A (ja) | 半導体集積回路装置 |