JP4569845B2 - 半導体構造の形成方法 - Google Patents

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Description

本発明は、半導体構造及び半導体構造の形成方法に関する。特定の態様においては、本発明は、１つ又は複数の埋込みビット線及び１つ又は複数の縦型サラウンド・ゲート・トランジスタ（ＳＧＴ）構造を備える半導体構造、並びにそのような構造を形成する方法に関する。
背景技術
半導体デバイス応用の継続的目標は、デバイス集積度を上げること、換言すれば、支持基板にわたってデバイス密度を上げることである。密度を上げる方法は、個々のデバイスのサイズを減少させること、及び／又はデバイスの実装密度を増加する（つまり隣接デバイス間の間隔を狭める）ことを含み得る。高集積度化を進展させるためには、半導体用途で利用可能である新しいデバイス構成を開発し、半導体デバイス構成を作製する新しい方法を開発することが望まれる。
比較的一般的な半導体デバイスはメモリ・デバイスであり、ダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）セルがメモリ・デバイスの一例である。ＤＲＡＭセルは、トランジスタ及びメモリ蓄積デバイスを備え、典型的なメモリ蓄積デバイスはキャパシタである。半導体デバイスに対する近年の応用は、膨大な数のＤＲＡＭ単位セルを利用することができる。したがって、ＤＲＡＭ構造中で利用するのが妥当な新しい半導体デバイス構成を開発することが望ましく、ＤＲＡＭ構造を作製する新しい方法を開発することも望ましい。
発明の概要
一つの態様においては、本発明は半導体構造を形成する方法を含む。半導体基板が提供され、外半導体基板は第１のドープされた半導体領域と第１のドープされた領域の上の第２のドープされた半導体領域とを有する。第１及び第２のドープされた半導体領域のうちの一方はｐ型領域で、他方はｎ型領域である。トレンチが第２のドープされた半導体領域を貫通し、第１のドープされた半導体の中に延在して形成される。トレンチは、第１及び第２のドープされた半導体領域を含む側壁を有する。ケイ化物がトレンチ側壁から形成される。ケイ化物は第２のドープされた半導体領域内にあり、第１のドープされた半導体領域内にはない。電気絶縁材料がケイ化物を覆うようにトレンチ内に形成される。ケイ化物は最終的にはＤＲＡＭアレイ内のビット線として利用され、こうしたアレイのトランジスタ・デバイスはケイ化物を覆う電気絶縁材料の上に形成される。
一つの態様においては、本発明は半導体メモリ・デバイスの形成方法を含む。半導体材料の上面を有する半導体基板が提供される。トレンチが上面を貫通し、かつ基板の中に延在して形成される。ケイ化物ビット線がトレンチの側壁に沿って形成される。第１電気絶縁材料がトレンチ内に堆積されてビット線を覆う。パターン形成された第２電気絶縁材料が、ビット線の上と第１電気絶縁材料の上に形成される。パターン形成された第２電気絶縁材料は、そこを貫通する開口を有し、半導体材料の上面の一部を露出する。導電性にドープされた半導体材料の縦方向に延びるピラーが開口内に形成される。ピラーは、第２の型のチャネル領域の上下の対向側面上に一対の第１の型のソース／ドレイン領域を備えるようにドープされる。第１及び第２の型のうちの一方はｐ型であり、他方はｎ型である。一対のソース／ドレイン領域は、第１ソース／ドレイン及び第２ソース／ドレイン領域であり、ビット線と電気接続されている第１ソース／ドレイン領域を有する。ゲート誘電体がピラーの周りに形成される。第２電気絶縁材料の少なくとも一部が導電性ワード線材料に置き換えられる。導電性ワード線材料は、側面でピラーを取り囲み、ピラーとゲート誘電体材料によって分離される。電荷蓄積デバイスが第２ソース／ドレイン領域に電気接続して形成され、例示的な電荷蓄積デバイスはキャパシタである。キャパシタ、ソース／ドレイン領域及びチャネル領域はＤＲＡＭ単位セル内に組み込まれる。
一つの態様においては、本発明は半導体構成を含む。構成は第１のドープされた半導体領域と、第１のドープされた半導体領域の上の第２のドープされた半導体領域とを含む。第１及び第２のドープされた半導体領域のうちの一方はｐ型領域であり、他方はｎ型領域である。分離領域が、第２のドープされた半導体領域を完全に貫通し、かつ第１のドープされた半導体領域の中に部分的に延在する。分離領域は、一対の対向する側壁を有する線である。側壁の１つが第１側壁で、他方が第２側壁である。第１ケイ化物線が、第１側壁に沿い、直接対向して延在し、第１ケイ化物線は第２のドープされた半導体領域と直接物理的に接触するが、第１のドープされた半導体領域とは直接物理的には接触しない。第２ケイ化物線が、第２側壁に沿い、直接対向して延在する。第２ケイ化物線は、第１ケイ化物線のように、第２のドープされた半導体領域と直接物理的に接触するが、第１のドープされた半導体領域とは直接物理的には接触しない。特定の態様では、第１及び第２ケイ化物線は、メモリ・アレイ内のビット線として利用される。
一つの態様においては、本発明は、半導体基板、基板内に延在する分離領域、及び、分離領域と基板との間の、ケイ化物を含むビット線を有する半導体構成を含む。一対の離間されたワード線がビット線と分離領域の上にあり、ワード線の１つは第１ワード線であり、他方は第２ワード線である。電気絶縁線が離間されたワード線の間にある。導電性にドープされた半導体材料の縦方向に延びる第１ピラーが、基板の上面から上方に延在する。縦方向に延びる第１ピラーは、第１ワード線を貫通して延在し、第２の型のチャネル領域の上下の対向する側面上に一対の第１ソース／ドレイン領域を含む。第１及び第２の型のうちの一方はｐ型であり、他方はｎ型である。一対のソース／ドレイン領域は、第１ソース／ドレイン領域及び第２ソース／ドレイン領域であり、第１ソース／ドレイン領域はビット線に電気接続している。導電性にドープされた半導体材料の縦方向に延びる第２ピラーは、基板の上面から上方に、かつ第２ワード線を貫通して延在する。縦方向に延びる第２ピラーは、第２の型のチャネル領域の上下の対向側面上に一対の第１ソース／ドレイン領域を含む。縦方向に延びる第２ピラーの一対のソース／ドレイン領域は、第３ソース／ドレイン領域及び第４ソース／ドレイン領域と呼ばれ、第３ソース／ドレイン領域はビット線に電気接続している。第１ゲート誘電体が縦方向に延びる第１ピラーの周りにあり、第２ゲート誘電体が縦方向に延びる第２ピラーの周りにある。第１及び第２ゲート誘電体は、それぞれ縦方向に延びる第１及び第２ピラーを、それぞれ第１及び第２ワード線と分離する。第１電荷蓄積デバイスが第２ソース／ドレイン領域に電気接続し、第２電荷蓄積デバイスが第４ソース／ドレイン領域に電気接続している。特定の態様では、第１及び第２電荷蓄積デバイスはキャパシタである。
本発明の好ましい実施の形態を、以下の添付の図面を参照して以下説明する。
発明を実施するための最良の形態
特定の態様では、本発明は、埋込みビット線及び埋込みビット線の上側に延在する縦型サラウンド・ゲート・トランジスタ（ＳＧＴ）を備えるダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）アレイを包む。例示的な構成１０を図１を参照して説明する。
構成１０は、第１のドープされた半導体領域１４及びこの第１のドープされた半導体領域の上の第２のドープされた半導体領域１６を含むベース１２を備える。領域１４及び１６は、適切にドープされた単結晶シリコンを含み、又は本質的にそれから成り、或いはそれから成る。本発明の示された態様では、領域１６はｎ型のドープされた半導体材料を含み、領域１４はｐ型のドープされた半導体材料を含むが、本発明は、領域１４及び１６のドーパント型が逆にされた他の態様（図示せず）も包含する。
領域１４及び１６の一方又は両方は以下の説明で半導体基板と呼ばれる。代りに、用語「基板」は、例えば、領域１４と領域１６との組合せ及び／又は構成１０の他の構造と領域１４、１６の一方又は両方との組合せなど、構造の組合せを呼ぶのに利用され得る。添付の特許請求の範囲の理解に役立てるために、用語「半導体性基板」及び「半導体基板」は、半導体性ウェハ（単独か、それともその上に他の材料を含む組合せで）及び半導体性材料層（単独か、それとも他の材料を含む組合せで）など、バルク半導体性材料を含めて、半導体性材料を包含する任意の構成をも意味すると定義されるが、これに限定されない。用語「基板」は、前述された半導体性基板を含めて任意の支持構造をも指すが、これに限定されない。
一対の分離領域１８、２０が、第２のドープされた半導体領域１６を貫通し、かつ第１のドープされた半導体領域１４の中に延在して示されている。分離領域１８、２０は１つ又は複数の適切な電気絶縁材料を含み、特定の態様では、二酸化ケイ素を含み、基本的に二酸化ケイ素から成り、或いは二酸化ケイ素から成る。分離領域は半導体材料１４、１６内にトレンチに沿って延在するので、トレンチ分離領域とも呼ばれる。分離領域は、単一の同質組成１９（図示されているように）を含み、又は、異なる絶縁材料の２つ以上の層を含むことができる。
分離領域１８、２０は、典型的には、互いに実質的に同一であるが、用語「実質的に同一である」は分離領域がその領域形成に利用された半導体製造プロセスの許容誤差内で同一であることを示す。分離領域２０は一対の側壁２２、２４を備える。分離領域１８も同様の側壁を備えるが、これには符号を付していない。側壁２２、２４は、以下の説明の中で、それぞれ第１側壁及び第２側壁と呼ばれる。第１側壁及び第２側壁は、それぞれ第１のドープされた領域１４に沿った部分と第２のドープされた領域１６に沿った別の部分を有する。
複数のビット線２６、２８、３０、３２が第２のドープされた領域１６内に且つ分離領域の側壁に沿って延在する。例えば、ビット線３０、３２は、第１側壁２２及び第２側壁２４にそれぞれ沿って延在していることが示されている。ビット線３０、３２は、以下の説明で、それぞれ第１ビット線及び第２ビット線と呼ばれる。
特定の態様では、ビット線２６、２８、３０、３２は金属ケイ化物（金属シリサイド）を含み、基本的に金属ケイ化物から成り、或いは金属ケイ化物から成る。したがって、ビット線はケイ化物含有ビット線と呼ばれる。ビット線の金属ケイ化物は、例えば、コバルト・ケイ化物、ニッケル・ケイ化物、タンタル・ケイ化物、タングステン・ケイ化物、チタン・ケイ化物、及びそれらの混合物から成る群から選択され得る。
ビット線２６、２８、３０、３２は分離領域の側壁に沿い且つ直接対向して延在しているが、第２のドープされた半導体領域１６とも直接且つ物理的に接触している。用語「直接対向する」及び「直接且つ物理的に接触する」とは、構成要素が互いに接触していることを示すのに利用される。ビット線２６、２８、３０、３２は、第１のドープされた半導体領域１４と直接且つ物理的には接触していない。
電気絶縁材料３６は、分離領域１８、２０の上及びビット線２６、２８、３０、３２の上に延在する。層３６の例示的な上下方向厚さは約５００Åである。電気絶縁材料３６は任意の適切な材料を含むことができるが、特定の態様では、二酸化ケイ素を含み、基本的に二酸化ケイ素から成り、或いは二酸化ケイ素から成る。したがって、絶縁材料３６と分離領域１８、２０内の絶縁材料１９は、互いに同じ組成を有することができる。態様によっては、分離領域１８、２０は半導体領１４、１６内のトレンチに埋めた絶縁材料１９だけを含むと考えることができ、別の態様では、分離領域は材料１９、３６の組合せを含むと考えることができる。分離領域が材料１９、３６の組合せを含むと考えられる場合には、ビット線２６、２８、３０、３２は、本発明の図示された態様における分離領域と第２のドープされた半導体領域１６との間に完全に含まれると考えられる。
間隔を空けて並ぶ一対のワード線４０、４２が絶縁材料３６の上側にある。ワード線４０、４２の例示的な上下方向厚さは約１０００Å〜約４０００Åである。ワード線は、ビット線２６、２８、３０、３２及び分離領域１８、２０の上方に延在する。ワード線４０、４２は、それぞれ第１ワード線及び第２ワード線と呼ばれる。ワード線は導電性にドープされたシリコンを含み、本質的に導電性にドープされたシリコンから成り、或いは導電性にドープされたシリコンから成るが、特定の態様では、導電性にドープされた多結晶シリコン及び／又はアモルファス・シリコンを含み、本質的に導電性にドープされた多結晶シリコン及び／又はアモルファス・シリコンから成り、或いは導電性にドープされた多結晶シリコン及び／又はアモルファス・シリコンから成る。しかし、理解されるように、ワード線は任意の適切な導電材料を含むことができる。態様によっては、ワード線は金属及び／又は金属化合物のどちらか一方だけを、或いは導電性にドープされたシリコンと組合せて含むこともある。ワード線が導電性にドープされたシリコンを含む場合、そのシリコンは、本発明の特定の用途に対する適性に従って選択される導電型を有するｐ型又はｎ型であってよい。
ワード線は絶縁材料３６に直接対向して形成されるものとして図示されている。したがって、本発明の図示された態様では、トレンチされた絶縁材料１９をワ―ド線４０、４２から分離する唯一の材料は誘電体材料３６である。電気絶縁線路４４はワード線４０、４２の間に延び、電気的にワード線を互いに分離する。線４４は分離領域とビット線の上側に延在する。
線４４は薄い下部層４６と厚い上部層４８を含む。層４６に対する例示的な上下方向厚さは約１００Åで、層４８に対する例示的な上下方向厚さは約１０００Å〜約４０００Åであり、典型的には約２５００Åである。本発明の特定の態様では、下部層４６は高ｋ誘電体材料である。用語「高ｋ」は、誘電率が二酸化ケイ素のそれより大きい誘電率を有する材料を呼ぶのに用いられる。層４６に対して適している例示的な高ｋ材料は、酸化アルミニウム及び酸化ハフニウムの一方又は両方を含む材料である。線４４は両方の材料４６、４８を含むものとして説明され得る。別の態様では、線は材料４８から成り、材料４６を含まないとみなされる。線が材料４６を含まないと見なされる態様では、線は分離領域及び誘電体材料３６、４６から分離されていると見なされ得る。
材料４８は材料４６に比べて選択的にエッチング可能な材料であってよいが、例示的な材料は、材料４６が酸化アルミニウムと酸化ハフニウムの一方又は両方から本質的に成る、或いは酸化アルミニウムと酸化ハフニウムの一方又は両方から成る態様では、ドープされた又はドープされない二酸化ケイ素である。材料４８は、例えば、二酸化ケイ素又はホウリンケイ酸塩ガラス（ＢＰＳＧ）を含み、本質的に二酸化ケイ素又はホウリンケイ酸塩ガラス（ＢＰＳＧ）から成り、或いは二酸化ケイ素又はホウリンケイ酸塩ガラス（ＢＰＳＧ）から成る。材料４６に比べて選択的にエッチング可能な材料４８を有する利点は、構成１０の作製期間に生じるが、そのような利点は、以下の図２〜図３１を参照して本発明の手法の態様を論じる際に更に詳しく説明される。
本発明の態様によっては、材料３６が電気的にワード線４０、４２をビット線２６、２８、３０、３２から分離するので、材料３６は低ｋ材料であることが有利なこともある（「低ｋ」は二酸化ケイ素の誘電率より小さいか等しい誘電率を有する材料を指すのに用いられる用語である）。特に、高ｋ誘電体材料が材料３６に利用される場合に、ワード線とビット線との間に寄生容量の問題が存在する。したがって、態様によっては、高ｋ材料４６が低ｋ誘電体材料（特に、誘電体材料３６）に直接対向していることになる。
縦方向に延びるピラー５０、５２、５４、５６は、第１ワード線及び第２ワード線を貫通して上向きに延びている。特に、ピラー５０、５２は第１ワード線４０を貫通して上向きに延び、ピラー５４、５６は第２ワード線４２を貫通して上向きに延びる。ピラーは導電性にドープされた半導体材料を含む。例えば、ピラー５２は、上下に一対のｎ型にドープされた領域の間に挟まれる、ｐ型にドープされた中央領域を含むことが示されている。ｐ型にドープされた領域はトランジスタ・デバイスのチャネル領域に相当し、ｎ型にドープされた領域はデバイスのソース／ドレイン領域に相当する。ピラー５２の中間チャネル領域は５８で指示され、ソース／ドレイン領域は６２、６０で指示されている。ソース／ドレイン領域６０、６２は、第１ソース／ドレイン領域及び第２ソース／ドレイン領域とそれぞれ呼ばれる。チャネル領域及びソース／ドレイン領域の図示されたドーパントの種類はそれぞれｐ型及びｎ型であるが、理解されるように、本発明の他の態様（図示せず）では、ドーパントの種類が逆にされてよい。
態様によっては、ベース１２は第１のドープされた領域１６の表面に一致する上面を有する半導体基板であると見なされてよい。そのような態様では、縦方向に延びるピラー５０、５２、５４、５６は、半導体基板の上面から上方向に延びると見なされる。
後の説明のために、ピラー５２は、第１ワード線４０と関連する第１の縦方向に延びるピラーと呼ばれ、ピラー５６は、ワード線４２と関連する第２の縦方向に延びるピラーと呼ばれる。ピラー５６のドーパント構成は図１には見えないが、縦方向に延びるピラー５６はピラー５２に対して図示されたのと同じドーパント構成を含む。
縦方向に延びるピラー５２の半導体材料は任意の適切な材料を含むことができ、特定の態様では単結晶シリコンである。特定の態様では、第１のドープされた領域１６は単結晶シリコンを含み、縦方向に延びるピラーは第１のドープされた領域１６からエピタキシャル成長によって形成される。そのような態様では、縦方向に延びるピラーは、第１のドープされた領域１６の単結晶半導体材料の単結晶延長部分を含むと見なされる。
ゲート誘電体材料６４は、縦方向に延びるピラーのまわりに延在し、縦方向に延びるピラーをワード線から電気的に分離する。ゲート誘電体６４は任意の適切な材料又は材料の組合せを含むことができる。特定の態様では、ゲート誘電体６４は二酸化ケイ素を含み、又は本質的に二酸化ケイ素から成り、或いは二酸化ケイ素から成る。
線４８、縦方向に延びるピラー５０、５２、５４、５６及びワード線４０、４２の相対的高さが、図１にほぼ正確に示されている。特に、縦方向に延びるピラーは線４４とほぼ同じ高さに形成され、ワード線４０、４２は、第２ソース／ドレイン領域６２の下方の領域を横断して延在するが、縦方向に延びるピラーの頂部を越えない。典型的には、ワード線（例えばワード線４０など）は、上部ソース／ドレイン領域（ソース／ドレイン領域６２など）と約２００Å〜３００Å重なり、したがって、ワード線の最上面は、縦方向に延びるピラーの最上面より２００Å〜５００Å下にあることになる。
縦方向に延びるピラーの下部ソース／ドレイン領域のそれぞれ（例えば、ソース／ドレイン領域６０など）は、電気的に一対のビット線（例えば、ピラー５０の下部ソース／ドレイン領域に接続されるビット線２８、３０。ソース／ドレイン領域６０に接続される第２ビット線は図１には示されていない）に接続される。上部ソース／ドレイン領域（例えば、領域６２などの）は、ＤＲＡＭ構成を形成する適切な電荷蓄積デバイスに接続される。図示された実施の形態では、上部ソース／ドレイン領域はキャパシタ構造７０、７２、７４、７６に接続される。キャパシタ構造は概略的に示されているが、任意の適切な構成を備えることができる。
図１の概略図には示されていないが、ワード線４０、４２の上側及び縦方向に延びるピラーの最上面の上側に、典型的には１つ又は複数の絶縁材料が存在する。したがって、キャパシタを形成するために開口が絶縁材料を介して形成され、更なる絶縁層が電気的分離のために追加される。ワード線４０、４２の上側及び縦方向に延びるピラーの露出面の上側に形成される適切な電気絶縁構造は、テトラエチルオルトシリケート（ＴＥＯＳ）から形成される二酸化ケイ素の第１層と、例えばＢＰＳＧを含む厚い第２層である。ＴＥＯＳから形成される二酸化ケイ素層は、ソース／ドレイン領域と二酸化ケイ素上に形成された他の材料との間のドーパントの移動を防止することができる。
ワード線４０、４２は、縦方向に延びるピラーのソース／ドレイン領域をチャネル領域を介してゲート接続させるトランジスタ・ゲート構造を含むと見なされる。例えば、ワード線４０は、ソース／ドレイン領域６０、６２を互いにチャネル領域５８を介してゲート接続させるゲートを含むと見なされる。特定の態様では、トランジスタ・ゲート構造、キャパシタ構造、ソース／ドレイン領域及びチャネル領域がＤＲＡＭの単位セルを構成すると見なされる。例えば、拡散領域５８、６０、６２、キャパシタ７２、及びワード線４０によって構成されるトランジスタ・ゲートは、ＤＲＡＭ単位セルを形成すると見なすことができる。ＤＲＡＭ単位セルはＤＲＡＭアレイに組み込まれるが、そのようなアレイが電子デバイスに組み込まれる。
本発明の態様においては、ＤＲＡＭ単位セルは４Ｆ２構造に対応することができる。本発明の特定の態様では、ワード線（例えば、ワード線４０など）からのトランジスタ・ゲートを含むＤＲＡＭ単位セルの少なくとも一部分と、ワード線によって取り囲まれる縦方向に延びるピラーのソース／ドレイン領域及びチャネル領域が、４Ｆ２構造に対応する。言い換えると、キャパシタを除くＤＲＡＭ単位セルの少なくとも一部分が４Ｆ２構造に対応することになる。キャパシタは４Ｆ２構造に包含されてもよいが、他の態様ではキャパシタは４Ｆ２構造に適合しないような構成を含み得る。
本発明をＤＲＡＭ構成を参照して図１で説明しているが、理解されるように、本発明は、例えば、表示用途、微小電気機械システム（ＭＥＭＳ）、マトリックス用途などに関連する構成を含む他の構成にも応用され得る。
図２〜図３１を参照して、図１の構成を形成する例示的な手法を説明する。適宜、図１の説明で用いられたものと同様の番号を用いて図２〜図３１を説明することにする。
最初に、図２〜図４を参照すると、これらの図は上面図（図２）及び一対の断面図（図３、図４）において半導体構造２００を図示している。構造２００は、図１を参照して前述された第１のドープされた半導体領域１４及び第２のドープされた半導体領域１６を含む。第２のドープされた半導体領域１６は最上面１７を有する。一対のパターン形成されたマスク材料２０２、２０４が最上面１７の上側に形成される。例えば、材料２０２は二酸化ケイ素を含み、材料２０４は窒化ケイ素を含むことができる。
パターン形成された材料２０２、２０４は、そこを貫通して延在する一対の開口２０６、２０８を有する。図示の構造２００は、開口２０６、２０８が第２のドープされた半導体領域１６を完全に貫いて第１のドープされた半導体領域１４に部分的に入り込む適切な処理を行った後のものとして図示されている。
開口２０６、２０８はトレンチに対応する。トレンチ２０６、２０８はそれぞれ側壁２１０、２１２を有するが、これらの側壁は第１のドープされた半導体領域１４の一部分と第２の半導体領域１６の一部分とを含む。
電気絶縁材料２１４がトレンチ２０６、２０８の底部に形成される。電気絶縁材料２１４は、材料を層２０４の上側及びトレンチ内に延びるように堆積させ、該材料をエッチングバックして図示のように残存材料２１４を残すことにより、図の構成に形成することができる。絶縁材料２１４は任意の適切な材料又は材料の組合せを含むことができる。特定の態様では、材料２１４は二酸化ケイ素を含み、又は本質的に二酸化ケイ素から成り、或いは二酸化ケイ素から成る。電気絶縁材料２１４は第１電気絶縁材料と呼ばれ、その中に材料２１４を有するトレンチは、部分的に満たされたトレンチと呼ばれる。本発明の図示された態様では、材料２１４は、第１のドープされた半導体領域１４の最上層の高さ水準より上まで部分的に満たされたトレンチ内にある。
次に図５〜図７を参照すると、金属含有層２１６が層２０４の上及びトレンチ２０６、２０８内に形成される。トレンチ２０６、２０８は図５の中に破線で示され、これらのトレンチが金属含有層２１６の下方にあることを表している。金属含有層は任意の適切な金属を含むことができ、特定の態様では、コバルト、ニッケル、タンタル、タングステン及びチタンのうちの１つ又は複数を含み、又は本質的にそれらの１つ又は複数から成り、或いはそれらの１つ又は複数から成る。金属含有材料２１６は側壁２１０、２１２に沿って形成され、特に、これら側壁の第２のドープされた半導体材料１６に直接対向して形成される。
次に図８〜図１０を参照すると、第２のドープされた半導体領域１６に隣接する金属含有層２１６（図５〜図７）の部分がケイ化物の線２６、２８、３０、３２に変換され、残りの金属含有層が除去される。ケイ化物の線は、図を簡略化するために図８の上面図には示されていない。
金属含有層の金属は、適切な条件の下で金属を領域１６からの半導体材料と反応させることによって、ケイ化物の線に変換することができる。例えば、金属含有層がコバルトを含む場合、コバルトは約８００℃又はそれより低い温度で領域１６からのシリコンと反応することができ、金属含有層がニッケルを含む場合、ニッケルは約７００℃又はそれより低い温度で領域１６からのシリコンと反応できる。ケイ化物を形成するのにコバルト又はニッケルを利用することは有利である。これは、ケイ化物の形成が、ウェハを支持する領域１４、１６と関連する他の回路（図示せず）に与える好ましくない影響を回避できる、比較的低い温度で起こり得るからである。
相対的に低い温度でケイ化物を形成することができる金属を使用することが有利であるとしても、理解されるように、他の金属をケイ化物の形成に利用してもよい。例えば、ケイ化物をタンタル又はタングステンから形成することができる。本発明の態様によっては、ケイ化物の線が、例えばシリコンのエピタキシャル成長に利用される温度のような、その後の処理段階で利用される高い温度に耐えるケイ化物を含むと有利である。そのような態様では、ケイ化物は、例えば、タングステン・ケイ化物及びタンタル・ケイ化物の一方又は両方を含み、又は本質的にそれらの１つ又は両方から成り、或いはそれらの１つ又は両方から成る場合に有利である。
ケイ化物の線２６、２８、３０、３２は、線がトレンチ２０６、２０８の側壁に対して整列している点で、サリサイド（自己整列ケイ化物）線と呼ぶことができる。
次に図１１〜図１３を参照すると、第２絶縁材料２３０がトレンチ２０６、２０８内に形成される。第２絶縁材料２３０は、第１絶縁材料２１４及びケイ化物の線２６、２８、３０、３２を覆う。第１絶縁材料２１４及び第２絶縁材料２３０は組成が互いに同じであっても、異なっていてもよい。本発明の特定の態様では、両方の材料２１４、２３０は互いに同じであって、本質的に二酸化ケイ素から成り、又は二酸化ケイ素から成る。
材料２１４、２３０は、共に、図１を参照して前に説明したトレンチ型の絶縁材料１９を形成すると考えうる。したがって、領域２１４、２３０は、合わせて図１のトレンチ分離領域１８、２０に対応する。図１２のトレンチ分離領域１８、２０は、図１とは異なる断面形状を有する。特に、図１のトレンチ分離領域の側壁は、図１２の側壁ほど縦に延びていない。図１と図１２の分離領域の形状の差は、本発明の様々な態様において起こり得る小さな変化を示している。理解されるように、分離領域は、最終的に分離領域が構成されるトレンチを形成するのに利用される処理によって依存して、図１２の形状、図１の形状又は異なる形状を含む任意の好適な形状を有することができる。
次に図１４〜図１６を参照すると、層２０２、２０４（図２〜図１３）が除去され、その後、層３６、４６が第２のドープされた半導体材料１６の上面１７の上及びトレンチ領域２０６、２０８の上に形成される。前に説明したように、材料３６は例えば二酸化ケイ素などの低ｋ材料を含むことができ、特定の態様では、材料３６は、二酸化ケイ素を含み、又は本質的に二酸化ケイ素から成り、或いは二酸化ケイ素から成る。
また、前に説明したように、層４６は高ｋ材料を含むことができ、特定の態様においては、酸化アルミニウム及び酸化ハフニウムのうちの一方又は両方を含み、又は本質本的にそれらの一方又は両方から成り、或いはそれらの一方又は両方から成る。態様によっては、材料４６の誘電率が材料のエッチング特性よりも適正でないことがある。特に、材料４６は、材料３６に対して選択的にエッチングされ得る材料であることが好ましく、また、絶縁線４４（図１）を覆う材料４８（図１）が選択的にエッチングされ得る材料であることが好ましい。
本発明の態様によっては、材料４６はエッチ・ストップと呼ばれる。用語「エッチ・ストップ」は、材料４６の上で実施されるエッチングが材料４６に到達すると実質的に停止することを示すために使われるが、エッチングが材料４６に到達すると完全に停止する態様や、エッチングが材料４６に到達すると完全には停止することなく遅くなる態様をも含み得る。図示された構成では、材料４６は材料３６に直接対向している。
次に図１７〜図１９を参照すると、電気絶縁材料４８が層４６の上に形成され、電気絶縁材料４８を通って延びる複数の開口２４０、２４２、２４４、２４６、２４８、２５０を有するようにパターン形成される。絶縁材料４８は、後の説明では、パターン形成された絶縁材料と呼ばれる。絶縁材料４８は、二酸化ケイ素又はドープされた二酸化ケイ素を含み、又は本質的に二酸化ケイ素又はドープされた二酸化ケイ素から成り、或いは二酸化ケイ素又はドープされた二酸化ケイ素から成る。材料４８は、最初に層４６の上に層４８の連続層を形成し、材料４８の層を平坦化し、次いで、例えばフォトレジスト・マスクで所望のパターンを材料４８に転写するフォトリソグラフィ処理をすることによって、図示されたパターンに形成される。フォトレジスト・マスクは、パターン形成された材料４８が層４６の上に残るように、後で除去され得る。
パターン形成された材料４８の形成後、スペーサ２５２が開口２４０、２４２、２４４、２４６、２４８、２５０内に形成される。スペーサ２５２は任意の適切な材料を含むことができる。例示的なプロセスでは、スペーサ２５２は窒化ケイ素を含み、又は本質的に窒化ケイ素から成り、或いは窒化ケイ素から成る。スペーサ２５２は、窒化シリコン層をパターン形成された材料４８の上及びパターン形成された材料を貫通して延びる開口内に均一に形成し、その後に層を異方性エッチングすることによって形成される。スペーサ２５２は開口２４０、２４２、２４４、２４６、２４８、２５０を狭める。層４６の領域が、狭められた開口内に露出される。
次に図２０〜図２２を参照すると、狭められた開口２４０、２４２、２４４、２４６、２４８、２５０は、第２のドープされた半導体領域１６の上面１７を露出させるように材料層３６、４６を貫通して延びる。材料４６を通るエッチングは、例えば、選択的ウェット・エッチング又はスパッタ・エッチング（パンチ）を含むことができる。
次に、図２３〜図２５を参照すると、導電性にドープされた半導体材料が、開口２４０、２４２、２４４、２４６、２４８、２５０内に形成され、縦方向に延びるピラー５０、５２、５４、５６、２６０、２６２を形成する。それぞれの縦方向に延びるピラーは、前述のチャネル領域５８及びソース／ドレイン領域６０、６２を含む。
縦方向に延びるピラーの半導体材料は単結晶シリコンを含み、又は本質的に単結晶シリコンから成り、或いは単結晶シリコンから成る。単結晶シリコンは、領域１６が単結晶シリコン材料を含む応用においては、第２のドープされた半導体領域１６の上面１７からシリコンをエピタキシャル成長させることによって形成され得る。別法として、縦方向に延びるペデスタルの単結晶材料は、開口２４０、２４２、２４４、２４６、２４８、２６２内に最初にアモルファス・シリコンを堆積させ、次いで開口内に単結晶材料を形成するようアモルファス・シリコンを結晶化することによって形成され得る。アモルファス・シリコンの堆積とその後の単結晶材料形成のための結晶化を、縦方向に延びるペデスタルの単結晶材料の形成期間は比較的低温を維持することが望まれる応用例において利用するのが好ましい。ペデスタル内の材料は単結晶であることが好ましいが、理解されるように、本発明はペデスタル内の材料が単結晶でない半導体材料を含む他の態様も包む。
ドープされた領域５８、６０、６２の形成は、開口内の半導体材料の形成の間に材料の現場（in situ）ドーピングによって行われることが好ましい。言い換えると、材料の最下部はソース／ドレイン領域６０となるように適切にドープされ、次いで、中間部分がチャネル領域５８となるように適切なドーピングで形成され、最後に上部がソース／ドレイン領域６２となるように適切なドーピングで形成される。理解されるように、ペデスタルの半導体材料内のドーパントの現場提供に加えて或いは別法として、他の方法が、縦方向に延びるペデスタル内にドーパントを提供するために利用され得る。
本発明の図示された好ましい態様においては、ペデスタルはビット線領域２６、２８、３０、３２から横のオフセットされ、ビット線領域はペデスタルの成長の期間に露出されることはない。これにより、ケイ化物からペデスタルの半導体材料への金属の移動を回避することができる。
前に図１を参照して説明したように、チャネル領域５８はソース／ドレイン領域６０、６２と異なるドーパント種類を含む。例えば、チャネル領域５８はｐ型ドーパントを含み、ソース／ドレイン領域６０、６２はｎ型ドーパントを含むことができる。代りに、チャネル領域がｎ型ドーパントを含み、ソース／ドレイン領域がｐ型ドーパントを含むことができる。
縦方向に延びるピラーは、絶縁材料４８及びスペーサ２５２の最上面と同一の広がりを持つ最上面を持つように図示されている。これは例えば化学機械研磨などの適切な平坦化によって達成可能である。
次に図２６〜図２８を参照すると、スペーサ２５２（図２３〜図２５）が、スペーサの下の層４６の部分と共に除去される。このような除去によって、縦方向に延びるペデスタル５０、５２、５４、５６、２６０、２６２の周りに開口２７０が残される。開口２７０を形成するための材料４６の部分の除去は、利用される処理条件に依存して、材料４８の縁部に空洞を形成するよう、材料４８の下の残留する材料４６に窪みを作る。空洞は図２７及び図２８の概略図には示されない。そのような空洞は、形成される限りにおいては、典型的には極めて小さいからである。
ゲート誘電体６４が開口内に形成され、特に、縦方向に延びるペデスタルの露出面に沿って形成される。ゲート誘電体６４は任意の適切な材料を含むことができ、特定の用途では、二酸化ケイ素を含み、又は二酸化ケイ素から成り、或いは二酸化ケイ素から成る。ゲート誘電体は、二酸化ケイ素である場合、縦方向に延びるピラーの表面を酸化状態にさらすことによって形成される。別法として、二酸化ケイ素は、例えば、化学蒸着又は原子層蒸着を利用して、縦方向に延びるピラーの露出面に沿うシリコンの堆積によって形成され得る。二酸化ケイ素が堆積によって形成される場合には、二酸化ケイ素層は、縦方向に延びるピラーの露出面上に及び層３６、４６、４８の露出面上に広がる。材料３６、４６、４８の表面上の二酸化ケイ素は、適宜のマスクでピラーの周りの二酸化ケイ素を保護し、次いで二酸化ケイ素を除去する適切なエッチングを用いることによって除去され得る。代わりに、二酸化ケイ素を材料３６、４６、４８の表面に残してもよい。
次に図２９〜図３１を参照すると、材料４８の部分（及び、オプションとして、図示の下側の材料４６）が、構造２００を横断して延在する材料４８の帯状部を残して除去される。材料４８の帯状部は、図２９の上面図に水平に延びるように図示されている。材料４８（及びオプションとして材料４６）の除去は帯状部間に開口を残し、こうした開口はペデスタル５０、５２、５４、５６、２６０、２６２の周りに延びる。導電材料が開口内に形成され、離間されたワード線４０、４２を形成する。前に説明したように、導電材料は導電性にドープされたシリコンを含み、又は導電性にドープされたシリコンから本質的に成り、或いは導電性にドープされたシリコンから成り、特定の態様では、アモルファス・シリコン及び／又は多結晶シリコンを含む。絶縁材料４８（及びオプションとして材料４６）の帯状部の除去と、その帯状部のワード線４０、４２の導電材料による置換は、絶縁線４４によって分離され離間されたワード線４０、４２を含む図１の構造を形成する。その後の処理においては、絶縁材料がワード線４０、４２の上に形成され、キャパシタ構造が導電性ペデスタルに電気接続して形成されて、図１に示す型式のＤＲＡＭアレイが形成される。ケイ化物の線２６、２８、３０、３２は、ＤＲＡＭアレイへと延びるビット線を形成する。態様によっては、アレイ内のビット線は本質的にケイ化物から成り又はケイ化物から成り、アレイ内のビット線のみがビット線２６、２８、３０、３２に対応する種類であってよい。ビット線のアレイ外の部分は、ケイ化物に加えて又はケイ化物に代えて他の材料を含むことができる。
導電性ペデスタル５０、５２、５４、２６０、２６２がＤＲＡＭ単位セルとしてＤＲＡＭアレイに組み込まれる場合、ＤＲＡＭ単位セルは、それらのセルが互いに同時に且つ同じプロセスと条件を利用して形成された点で、実質的に互いに同じである。したがって、それらのセルは、セルを形成するのに利用した半導体プロセスの許容誤差内で互いに同じである。用語「実質的に同じである」は、セルが絶対的な数学的意味において同じであるというのではなく、半導体製造プロセスの許容誤差内で互いに同じであることを示すのに用いられる。
図２９〜図３１の構成は或る意味で理想化された構造であり、それぞれの縦方向に延びるペデスタルはワード線材料によって４側面すべてを取り囲まれ、ワード線は、そこを貫通して延びるペデスタルに関して対称であり、図３１において等量のワード線材料が導電性ペデスタルの各対向する側面に存在する。しかし、理解されるように、マスクの整列誤りが生じて図３１のペデスタルの対向する側面が同一量の導電材料を含まないことがあり、また、導電材料をペデスタルの４側面の周り全てに十分には（或いは、もっと一般的に、ペデスタルの周囲に十分には）広がらさせない用途や、ペデスタルの一側面とその対向する側面において導電材料の量を非対称にすることが望ましい用途が存在する。
図３２は、一般的に且つ例示として、本発明の態様によるコンピュータ・システム４００の一つの実施の形態を示すが、これに限定されるものではない。コンピュータ４００は、モニター４０１又は他の通信出力装置、キーボード４０２又は他の通信入力装置、及びマザーボード４０４を備える。マザーボード４０４は、マイクロプロセッサ４０６又は他のデータ処理装置及び少なくとも１つのメモリ・デバイス４０８を担持する。メモリ・デバイス４０８は前述の本発明の様々な態様を含むことができる。メモリ・デバイス４０８はメモリセルのアレイを含むことができ、そのようなアレイは、アレイ内で個々のメモリセルをアクセスするアドレス回路に接続される。また、メモリセルのアレイはメモリセルからデータを読み取る読取り回路に接続される。アドレス指定・読取り回路が、メモリ・デバイス４０８とプロセッサ４０６との間の情報伝達に用いられる。これは、図３３に図示されたマザーボード４０４のブロック図に示されている。このようなブロック図では、アドレス指定回路は４１０として示され、読取り回路は４１２として示されている。プロセッサ４０６を含むコンピュータ・システム４００の様々な構成要素は、本開示の中で既に説明した１つ又は複数のメモリ構成を含むことができる。
プロセッサデ・バイス４０６はプロセッサ・モジュールに対応することができ、そのモジュールと共に利用される関連メモリは本発明の教示を含むことができる。
メモリ・デバイス４０８はメモリ・モジュールに対応することができる。例えば、本発明の教示を利用するシングル・インライン・メモリ・モジュール（ＳＩＭＭ）及びデュアル・インライン・メモリ・モジュール（ＤＩＭＭ）を実施に用い得る。メモリ・デバイスは、デバイスのメモリセルからの読出しとそこへの書込みに異なる方法を提供する任意の多様な設計に組み込み可能である。そのような方法の１つはページ・モード動作である。ＤＲＡＭのページ・モード動作は、メモリセル・アレイの行へのアクセスとアレイの異なる列へのランダムなアクセスによって定義される。行と列の交点に記憶されたデータが読み取られ、その列がアクセスされている間に出力される。
代りの種類のデバイスは、メモリ・アレイ・アドレスに記憶されたデータを、アドレス指定された列が閉じられた後に出力として利用できる拡張データ出力（ＥＤＯ）メモリである。このメモリは、メモリ出力データがメモリ・バス上で利用できる時間を減らすことなく短いアクセス信号を可能にすることによって、通信速度を多少増加できる。他の代りのデバイスの種類には、ＳＤＲＡＭ、ＤＤＲ ＳＤＲＡＭ、ＳＬＤＲＡＭ、ＶＲＡＭ及びダイレクトＲＤＲＡＭばかりでなく、ＳＲＡＭ又はフラッシュメモリなどの他のデバイスを含む。メモリ・デバイス４０８は、本発明の１つ又は複数の態様に従って形成されたメモリを含むことができる。
図３４は、本発明の例示的な電子システム７００の様々な実施の形態のハイレベル編成の簡略化したブロック図を示す。システム７００は、例えば、コンピュータ・システム、プロセス・コントロール・システム、又はプロセッサ及び付属のメモリを使用する任意の他のシステムに対応する。電子システム７００は、プロセッサ又は演算／論理ユニット（ＡＬＵ）７０２、制御ユニット７０４、メモリ・デバイス・ユニット７０６及び入出力ユニット（Ｉ／Ｏ）装置７０８を含む機能要素を備える。一般に、電子システム７００は、プロセッサ７０２によってデータに対して実行されるべき演算や、プロセッサ７０２、メモリ・デバイス・ユニット７０６及びＩ／Ｏ装置７０８の間の他の相互作用を特定する固有の命令セットを有する。制御ユニット７０４は、命令がメモリ・デバイス７０６から取り出されて実行されるよう、一連の動作を介して継続的な繰返しによって、プロセッサ７０２、メモリ・デバイス７０６及びＩ／Ｏ装置７０８の全ての動作を調整する。様々な実施の形態においては、メモリ・デバイス７０６は、ランダム・アクセス・メモリ（ＲＡＭ）デバイス、読出し専用メモリ（ＲＯＭ）デバイス、及びフロッピーディスク・ドライブやコンパクト・ディスクＣＤ−ＲＯＭドライブなどの周辺装置を含む。当業者は理解するように、この開示を読み理解することで、本発明の様々な態様に従って、メモリ構成を含む任意の図示された電気構成要素を作ることができる。
図３５は、例示的な電子システム８００の様々な実施の形態のハイレベルな編成の簡略化したブロック図を示す。システム８００は、メモリセルのアレイ８０４を有するメモリ・バイス８０２、アドレス・デコーダ８０６、行アクセス回路８０８、列アクセス回路８１０、動作を制御するための読取り書込み制御回路８１２及び入出力回路８１４を含む。メモリ・デバイス８０２は、電力回路８１６及びメモリセルが、低い閾値で導通状態であるか、高い閾値で非導通状態であるかを決める電流センサなどのセンサ８２０を更に含む。図示された電力回路８１６は、電源回路８８０、基準電圧供給回路８８２、第１ワード線にパルス供給する回路８８４、第２ワード線にパルス供給する回路８８６、及び、ビット線にパルス供給する回路８８８を含む。システム８００は、プロセッサ８２２又はメモリ・アクセスのためのメモリ制御装置をも含む。
メモリ・デバイス８０２は、制御信号８２４を配線又は金属化線を経てプロセッサ８２２から受け取る。メモリ・デバイス８０２は、Ｉ／Ｏ線を介してアクセスされるデータ記憶のために用いられる。当業者には明らかであるが、追加の回路及び制御信号を設けることができ、メモリ・デバイス８０２は本発明に主眼を置くのに役立つように単純化されている。少なくとも１つのプロセッサ８２２又はメモリ・デバイス８０２は本開示の中で既に説明した種類のメモリ構成を含むことができる。
本開示の図示された種々のシステムは、本発明の回路及び構造に対する様々な用途の全般的な理解を提供するためのものであり、本発明の態様によるメモリセルを使用する電子システムの要素及び特徴の全てについての完全な記述に供することは意図してはいない。当業者には理解されるように、プロセッサとメモリ・デバイスとの間の通信時間を低減するために、種々の電子システムを単一パッケージの処理ユニットの形で作ることができ、単一の半導体チップ上にさえ作ることができる。
メモリセルの応用は、メモリ・モジュール、デバイス・ドライバ、電力モジュール、通信モデム、プロセッサ・モジュール、及び、特定用途のモジュール内で使用される電子システムを含むことができ、更に、マルチレイヤー・マルチチップ・モジュールを含むことができる。そのような回路は、時計、テレビジョン、携帯電話、パーソナル・コンピュータ、自動車、産業用制御装置、航空機及びその他機器などの様々な電子システムのサブコンポーネントであり得る。
本発明の例示的な態様による、複数のビット線の上に形成された複数の縦型サラウンド・ゲート・トランジスタ構造を示す半導体ウェハ構成の断片の概略３次元図である。 本発明の例示的な態様の準備処理段階にある半導体構成の断片の上面図である。 本発明の例示的な態様の準備処理段階にある半導体構成の断片の断面図であって、図２の線３−３に沿った断面図であり、図４の線３−３に沿う側面図である。 本発明の例示的態様の準備処理段階にある半導体構成の断片の断面図であって、図２の線４−４に沿った断面図であり、図３の線４−４に沿う側面図である。 図２〜図４に引き続く処理段階において示される、図２〜図４のウェハ断片の上面図である。 図２〜図４に引き続く処理段階において示される、図２〜図４のウェハ断片の上面図であって、図５の線６−６に沿った断面図であり、図７の線６−６に沿う図である。 図２〜図４に引き続く処理段階において示される、図２〜図４のウェハ断片の上面図であって、図５の線７−７に沿った断面図であり、図６の線７−７に沿う図である。 図５〜図７に引き続く処理段階において示される、図２〜図４の断片の上面図である。 図５〜図７に引き続く処理段階において示される図２〜図４の断片の上面図であって、図８の線９−９に沿った断面図であり、図１０の線９−９に沿う図である。 図５〜図７に引き続く処理段階において示される図２〜図４の断片の上面図であって、図８の線１０−１０に沿った断面図であり、図９の線１０−１０に沿う図である。 図８〜図１０に引き続く処理段階において示される、図２〜図４の断片の上面図である。 図８〜図１０に引き続く処理段階において示される、図２〜図４の断片の上面図であって、図１１の線１２−１２に沿った断面図であり、図１３の線１２−１２に沿う図である。 図８〜図１０に引き続く処理段階において示される、図２〜図４の断片の上面図であって、図１１の線１３−１３に沿った断面図であり、図１２の線１３−１３に沿う図である。 図１０〜図１２に引き続く処理段階において示される、図２〜図４の断片の上面図である。 図１０〜図１２に引き続く処理段階において示される、図２〜図４の断片の上面図であって、図１４の線１５−１５に沿った断面図であり、図１６の線１５−１５に沿う図である。 図１０〜図１２に引き続く処理段階において示される、図２〜図４の断片の上面図であって、図１４の線１６−１６に沿った断面図であり、図１５の線１６−１６に沿う図である。 図１４〜図１６に引き続く処理段階において示される、図２〜図４の断片の上面図である。 図１４〜図１６に引き続く処理段階において示される、図２〜図４の断片の上面図であって、図１７の線１８−１８に沿った断面図であり、図１９の線１８−１８に沿う図である。 図１４〜図１６に引き続く処理段階において示される、図２〜図４の断片の上面図であって、図１７の線１９−１９に沿った断面図であり、図１８の線１９−１９に沿う図である。 図１７〜図１９に引き続く処理段階において示される、図２〜図４の断片の上面図である。 図１７〜図１９に引き続く処理段階において示される、図２〜図４の断片の上面図であって、図２０の線２１−２１に沿った断面図であり、図２２の線２１−２１に沿う図である。 図１７〜図１９に引き続く処理段階において示される、図２〜図４の断片の上面図であって、図２０の線２２−２２に沿った断面図であり、図２１の線２２−２２に沿う図である。 図２０〜図２２に引き続く処理段階において示される、図２〜図４の断片の上面図である。 図２０〜図２２に引き続く処理段階において示される、図２〜図４の断片の上面図であって、図２３の線２４−２４に沿った断面図であり、図２５の線２４−２４に沿う図である。 図２０〜図２２に引き続く処理段階において示される、図２〜図４の断片の上面図であって、図２３の線２５−２５に沿った断面図であり、図２４の線２５−２５に沿う図である。 図２３〜図２５に引き続く処理段階において示される、図２〜図４の断片の上面図である。 図２３〜図２５に引き続く処理段階において示される、図２〜図４の断片の上面図であって、図２６の線２７−２７に沿った断面図であり、図２８の線２７−２７に沿う図である。 図２３〜図２５に引き続く処理段階において示される、図２〜図４の断片の上面図であって、図２６の線２８−２８に沿った断面図であり、図２７の線２８−２８に沿う図である。 図２６〜図２８に引き続く処理段階において示される、図２〜図４の断片の上面図である。 図２６〜図２８に引き続く処理段階において示される、図２〜図４の断片の上面図であって、図２９の線３０−３０に沿った断面図であり、図３１の線３０−３０に沿う図である。 図２６〜図２８に引き続く処理段階において示される、図２〜図４の断片の上面図であって、図２９の線３１−３１に沿った断面図であり、図３０の線３１−３１に沿う図である。 本発明の例示的な応用を示すコンピュータの概略図である。 図３２のコンピュータのマザーボードの特定の特徴を示すブロック図である。 本発明の例示的な態様による電子システムのハイレベルなブロック図である。 本発明の態様による例示的なメモリ装置の簡略化されたブロック図である。

Claims (5)

  1. 半導体構造を形成する方法であって、
    第１のドープされた半導体領域と、前記第１のドープされた半導体領域の上の第２のドープされた半導体領域とを有する半導体基板を設けるステップであって、前記第１のドープされた半導体領域と前記第２のドープされた半導体領域とのうちの一方がｐ型領域であり、他方がｎ型領域であり、前記半導体基板は前記第２のドープされた半導体領域の表面に相当する上面を有する、ステップと、
    前記上面を覆うマスキング材料を形成するステップであって、該マスキング材料は該マスキング材料を貫通する開口を有する、ステップと、
    前記開口を前記半導体基板中へ延長することで、前記第２のドープされた半導体領域を貫通して前記第１のドープされた半導体領域内に延びるトレンチを形成するステップであって、前記トレンチが前記第１のドープされた半導体領域と前記第２のドープされた半導体領域を含む側壁を有する、ステップと、
    前記トレンチ内に、前記トレンチを部分的に満たすように第１電気絶縁材料を形成するステップであって、前記の部分的に満たされたトレンチが、前記側壁に沿って前記第１のドープされた半導体領域の最上部分の高さレベルよりも上方まで満たされる、ステップと、
    前記マスキング材料で前記上面を覆ったままで、前記の部分的に満たされたトレンチ内に、前記側壁の前記第２のドープされた半導体領域に沿って金属含有層を形成するステップと、
    前記マスキング材料で前記上面を覆ったままで、前記金属含有層からの少なくとも一部の金属と前記側壁の前記第２のドープされた半導体領域とを反応させて、前記トレンチの側壁から、前記第２のドープされた半導体領域と共にビット線となるシリサイドを形成するステップであって、前記シリサイドが、前記第２のドープされた半導体領域内にはあるが、前記第１のドープされた半導体領域内にはなく、かつ、前記半導体基板の前記上面上にも延在しない、ステップと、
    前記トレンチ内に前記シリサイドを覆うように第２電気絶縁材料を形成して、トレンチ分離領域を完成させるステップと、
    前記トレンチ分離領域を有する前記半導体基板上に、絶縁層を介して、前記シリサイドとは交差する方向に延びるワード線となる導電材料を形成するステップと、
    前記トレンチ分離領域を有する前記半導体基板上の、前記ワード線となる前記導電材料に近接した位置であって、前記シリサイドの真上でなく、かつ、前記トレンチ分離領域の真上でない位置に、一対のソース／ドレイン領域となる第１の型の半導体領域と、該一対のソース／ドレイン領域となる前記第１の型の半導体領域によって縦方向に挟まれたチャネル領域となる第２の型の半導体領域とを含む、縦方向に延びるピラーを形成するステップであって、前記ワード線となる前記導電材料が、前記チャネル領域を介して前記ソース／ドレイン領域を互いにゲート制御可能に接続するトランジスタ・ゲートとなる領域を含み、前記一対のソース／ドレイン領域となる前記第１の型の半導体領域の一方が、前記第２のドープされた半導体領域を介して前記シリサイドに電気的に接続される、ステップと、
    を含む方法。
  2. 半導体構造を形成する方法であって、
    上面を有する半導体材料を設けるステップと、
    前記上面を覆うマスキング材料を形成するステップであって、該マスキング材料は該マスキング材料を貫通する開口を有する、ステップと、
    前記開口を前記半導体材料中へ延長して、前記半導体材料中にトレンチを形成するステップと、
    前記トレンチを部分的に満たすよう前記トレンチの底部に第１電気絶縁材料を形成するステップであって、前記の部分的に満たされたトレンチが、前記半導体材料を含む側壁を有する、ステップと、
    前記マスキング材料で前記半導体材料の前記上面を覆ったままで、前記半導体材料のうち前記トレンチによって分離された領域と共にビット線となるシリサイドを前記側壁の前記半導体材料中に取り入れるステップであって、前記シリサイドは、前記トレンチの前記側壁に沿って延在する線であるが、前記半導体材料の前記上面上には延在しない、ステップと、
    前記シリサイドを覆うよう前記トレンチを第２絶縁材料で満たして、トレンチ分離領域を完成させるステップと、
    前記トレンチ分離領域を有する前記半導体材料上に、絶縁層を介して、前記シリサイドとは交差する方向に延びるワード線となる導電材料を形成するステップと、
    前記トレンチ分離領域を有する前記半導体材料上の、前記ワード線となる前記導電材料に近接した位置であって、前記シリサイドの真上でなく、かつ、前記トレンチ分離領域の真上でない位置に、一対のソース／ドレイン領域となる第１の型の半導体領域と、該一対のソース／ドレイン領域となる前記第１の型の半導体領域によって縦方向に挟まれたチャネル領域となる第２の型の半導体領域とを含む、縦方向に延びるピラーを形成するステップであって、前記ワード線となる前記導電材料が、前記チャネル領域を介して前記ソース／ドレイン領域を互いにゲート制御可能に接続するトランジスタ・ゲートとなる領域を含み、前記一対のソース／ドレイン領域となる前記第１の型の半導体領域の一方が、前記半導体材料のうち前記トレンチによって分離された前記領域を介して前記シリサイドに電気的に接続される、ステップと、
    を含む半導体構造の形成方法。
  3. 前記半導体材料の上、前記部分的に満たされたトレンチ内、及び前記側壁に沿って、金属含有層を形成するステップと、
    前記金属含有層からの金属を前記側壁の前記半導体材料と反応させることによって、前記金属含有層の金属から前記シリサイドを形成するステップと、
    を更に含む、請求項２に記載の方法。
  4. 前記半導体材料の上、前記部分的に満たされたトレンチ内、及び前記側壁沿って、金属含有層を形成するステップと、
    前記金属含有層からの金属のうちの一部を前記側壁の前記半導体材料と反応させることによって、前記金属含有層の金属から前記シリサイドを形成するステップであって、前記金属含有層の金属の一部は前記シリサイドを形成するようには反応しないステップと、
    前記金属含有層の未反応の金属を除去するステップと、
    を含む、請求項２に記載の方法。
  5. 前記半導体材料が、第１のドープされた領域と、前記第１のドープされた領域の上の第２のドープされた領域とを含み、
    前記第１のドープされた領域及び前記第２のドープされた領域のうちの一方がｐ型領域であり、他方がｎ型領域であり、
    前記トレンチが前記第２のドープされた領域を完全に貫通し、且つ前記第１のドープされた領域内に延在する部分を有し、
    前記第１電気絶縁材料が、前記第１のドープされた領域内にある前記トレンチの部分を完全に満たし、
    前記半導体材料のうち前記トレンチによって分離された前記領域が前記第２のドープされた領域である、
    請求項２に記載の方法。
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