KR100879184B1 - 매립된 비트라인을 갖는 반도체 구조물 및 상기 반도체구조물을 형성하기 위한 방법 - Google Patents

매립된 비트라인을 갖는 반도체 구조물 및 상기 반도체구조물을 형성하기 위한 방법 Download PDF

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Abstract

본 발명에는 매립된 실리사이드 함유 비트라인을 갖는 반도체 구조물이 포함된다. 수직 포위 게이트 트랜지스터 구조물이 상기 비트라인 위에서 형성될 수 있다. 상기 포위 게이트 트랜지스터 구조물은 메모리 장치, 가령 DRAM 장치로 통합될 수 있다. 본 발명은 4F2 DRAM 장치를 형성하기 위해 이용될 수 있다.

Description

매립된 비트라인을 갖는 반도체 구조물 및 상기 반도체 구조물을 형성하기 위한 방법{SEMICONDUCTOR CONSTRUCTIONS HAVING A BURIES BIT LINE, AND METHODS OF FORMING SAME}
본 발명은 반도체 구조 및 반도체 구조를 형성하는 방법에 관한 것이다. 특정 태양에서, 본 발명은 하나 이상의 매립된 비트라인(bitline)과 하나 이상의 수직 포위 게이트 트랜지스터(SGT: surround gate transistor) 구조물을 포함하는 반도체 구조에 관한 것이며, 이러한 구조물을 형성하기 위한 방법에 관한 것이다.
반도체 장치 애플리케이션의 목표는 소자 집적도 레벨을 높이는 것, 즉, 지지 기판을 가로지르는 소자의 밀도를 증가시키는 것이다. 밀도를 증가시키기 위한 방법에는, 개별 소자의 크기를 감소시키는 것, 또는 소자의 패키징 밀도를 증가시키는 것(즉, 인접 소자 사이의 공간을 감소시키는 것)이 포함될 수 있다. 집적도의 레벨을 더 높이기 위해, 반도체 애플리케이션에서 사용될 수 있는 새로운 소자 구조물을 개발하는 것이 요망되며, 반도체 소자 구조물을 조립하는 새로운 방법도 요망된다.
비교적 일반적인 반도체 소자는 메모리 소자이며, DRAM(dynamic random access memory) 셀이 그 예이다. DRAM 셀은 트랜지스터와 메모리 저장 소자를 포함 하며, 이때 통상적인 메모리 저장 소자는 커패시터이다. 반도체 소자에 대한 최신 애플리케이션은 방대한 양의 DRAM 유닛 셀을 사용할 수 있다. 따라서 DRAM 구조물에서 사용될 수 있는 새로운 반도체 소자 구조를 개발하는 것이 바람직하며, DRAM 구조를 조립하기 위한 새로운 방법을 개발하는 것이 또한 바람직하다.
하나의 태양에서, 본 발명은 반도체 구조물을 형성하기 위한 방법을 포함한다. 반도체 기판이 제공되며, 이때 상기 기판은 제 1 도핑된 반도체 영역과, 상기 제 1 도핑된 영역 위에 위치하는 제 2 도핑된 반도체 영역을 갖는다. 상기 제 1 및 제 2 도핑된 반도체 영역 중 하나는 p-타입 영역이고, 나머지 하나는 n-타입 영역이다. 상기 제 2 도핑된 반도체 영역을 통과하여 상기 제 1 도핑된 반도체 영역으로 뻗어 있는 트렌치가 형성된다. 상기 트렌치는 제 1 및 제 2 도핑된 반도체 여역을 포함한다. 실리사이드가 상기 트렌티 측벽으로부터 형성된다. 상기 실리사이드는 상기 제 2 도핑된 반도체 영역 내부에 존재하며, 제 1 도핑된 반도체 영역 내부에 존재하지 않는다. 전기 절연 물질은 상기 트렌치 내부에 형성되어 상기 실리사이드를 덮을 수 있다. 상기 실리사이드는 최종적으로 DRAM 어레이에서 비트라인으로서 사용될 수 있으며, 이때 이러한 어레이의 트랜지스터 장치가 상기 실리사이드를 덮는 전기 절연 물질 위로 형성된다.
하나의 태양에서, 본 발명은 반도체 메모리 장치를 형성하는 방법을 포함한다. 반도체 기판이 제공되며, 이러한 기판은 반도성 물질 상부 표면을 갖는다. 상기 상부 표면을 통과해, 기판으로 뻗어 가도록 트렌치는 형성된다. 실리사이드 비트라인이 상기 트렌치의 측벽을 따라 형성된다. 제 1 전기 절연 물질이 상기 트렌치 내부에 형성되어 상기 비트라인을 덮을 수 있다. 패턴처리된 제 2 전기 절연 물질이 상기 비트라인 위와 상기 제 1 전기 절연 물질 위에 형성된다. 반도체 물질 상부 표면의 부분을 노출시키도록 상기 패턴처리된 제 2 전기 절연 물질은 상기 물질을 완전히 통과하는 구멍을 갖는다. 전도성 도핑된 반도체 물질의 수직으로 뻗어 있는 필라가 상기 구멍 내부에 형성된다. 상기 필라는 도핑되어 제 2 타입의 채널 영역의 수직으로 마주보는 측부 상에 위치하는 제 1 타입의 한 쌍의 소스/드레인 영역을 포함할 수 있다. 상기 제 1 및 제 2 타입 중 하나는 p-타입이고, 나머지 하나가 n-타입이다. 한 쌍의 소스/드레인 영역은 제 1 소스/드레인 영역과 제 2 소스/드레인 영역이며, 이때 상기 제 1 소스/드레인 영역은 비트라인에 전기적으로 연결되어 있다. 게이트 유전체가 상기 필라 주위에 형성되어 있다. 제 2 전기 절연 물질이 전도성 워드라인 물질에 대체된다. 전도성 워드라인 물질이 상기 필라를 측방으로 감싸고 있고, 게이트 유전체에 의하여, 상기 필라로부터 분리된다. 상기 제 2 소스/드레인 영역과 전기적으로 연결되어 있는 전하 저장 장치가 형성되며, 이때 바람직한 전하 저장 장치는 커패시터이다. 상기 커패시터와, 소스/드레인 영역과, 채널 영역이 DRAM 유닛 셀 내부로 함께 통합장착될 수 있다.
하나의 태양에서, 본 발명은 반도체 구조물을 포함한다. 상기 구조물은 제 1 도핑된 반도체 영역과, 상기 제 1 도핑된 반도체 영역 위에 위치하는 제 2 도핑된 반도체 영역을 포함한다. 제 1 및 제 2 도핑된 반도체 영역 중 하나는 p-타입 영역이고, 나머지 하나가 n-타입 영역이다. 고립 영역이 상기 제 2 도핑된 반도체 영역을 완전히 통과하여, 상기 제 1 도핑된 반도체 영역으로 뻗어 있다. 상기 고립 영역은 한 쌍의 마주보는 측벽을 갖는 라인이다. 상기 측벽들 중 하나는 제 1 측벽이고, 나머지는 제 2 측벽이다. 제 1 실리사이드 라인이 상기 제 1 측벽을 따라 직접 맞닿아 뻗어있고, 이때, 상기 제 1 실리사이드 라인이 상기 제 2 도핑된 반도체 영역과 직접적인 물리적 접촉 관계에 있으나, 상기 제 도핑된 반도체 영역과는 물리적 접촉 관계에 있지 않다. 제 2 실리사이드 라인이 상기 제 2 측벽을 따라 직접 맞닿아 뻗어 있다. 상기 제 2 실리사이드 라인도 상기 제 1 실리사이드 라인과 유사하게, 제 2 도핑된 반도체 영역과 물리적으로 직접 접촉하고 있으나, 상기 제 1 반도체 영역과는 직접적인 물리적 접촉을 하고 있지 않다. 특정 태양에서, 제 1 및 제 2 실리사이드 라인이 메모리 어레이에서 비트라인으로서 사용될 수 있다.
하나의 태양에서, 본 발명은 반도체 기판과, 상기 기판으로 뻗어 있는 고립 영역과, 상기 고립 영역과 상기 기판 사이에 위치하는 실리사이드-함유 비트라인을 갖는 반도체 구조물을 포함한다. 한 쌍의 이격된 워드라인이 비트라인과 상기 고립 영역 위에 위치하며, 이때 상기 워드라인 중 하나는 제 1 워드라인이고, 나머지 하나는 제 2 워드라인이다. 전기 절연 라인이 상기 이격된 워드라인들 사이에 위치한다. 전도성 도핑된 반도체 물질의 제 1 수직으로 뻗어 있는 필라가 상기 기판의 상부 표면으로부터 위쪽으로 뻗어 있다. 제 1 수직으로 뻗어 있는 필라가 상기 제 1 워드라인을 통과하여 뻗어 있고, 제 2 타입의 채널 영역의 수직으로 마주보는 측부 상에 위치하는 한 쌍의 소스/드레인 영역을 포함한다. 상기 한 쌍의 소스/드레인 영역은 제 1 소스/드레인 영역과, 제 2 소스/드레인 영역이며, 이때 상기 제 1 소스/드레인 영역은 비트라인에 전기적으로 연결되어 있다. 전도성 도핑된 반도체 물질의 제 2 수직으로 뻗어 있는 필라는 상기 기판의 상부 표면으로부터, 상기 제 2 워드라인을 통과하여 위쪽으로 뻗어 있다. 제 2 수직으로 뻗어 있는 필라는 제 2 타입의 채널 영역의 수직으로 마주보는 측부 상에 위치하는 한 쌍의 소스/드레인 영역을 포함한다. 제 2 수직으로 뻗어 있는 필라의 한 쌍의 소스/드레인 영역은 제 3 소스/드레인 영역과, 제 4 소스/드레인 영역이라고 일컬어지며, 이때 상기 제 3 소스/드레인 영역은 비트라인과 전기적으로 접촉하여 있다. 제 1 게이트 유전체가 상기 제 1 수직으로 뻗어 있는 필라 주위에서 존재하며, 제 2 게이트 유전체는 상기 제 2 수직으로 뻗어 있는 필라 주위에서 존재한다. 상기 제 1 및 제 2 게이트 유전체는 상기 제 1 및 제 2 수직으로 뻗어 있는 필라를 제 1 및 제 2 워드라인으로부터 각각 분리시킨다. 제 1 전하 저장 장치가 제 2 소스/드레인 영역과 전기적으로 연결되어 있고, 제 2 전하 저장 장치는 제 4 소스/드레인 영역과 전기적으로 연결되어 있다. 특정 태양에서, 상기 제 1 및 제 2 전하 저장 장치는 커패시터일 수 있다.
도 1은 본 발명의 바람직한 태양에 따르는 반도체 웨이퍼 구조물 조각의 3차원 도면이며, 다수의 비트라인 위에 형성된 다수의 수직 포위 게이트 트랜지스터 구조물을 도식하고 있다.
도 2 ~ 4는 본 발명의 바람직한 태양의 사전 공정 단계에서의 한 쌍의 반도체 구조물을 도식한 단면도이다. 도 3 및 4의 단면도는 도 2의 라인 3-3 과 라인 4-4를 각각 따르며, 도 4의 측면도는 도 3의 라인 4-4를 타르고, 도 3의 측면도는 도 4의 라인 3-3을 따른다.
도 5 ~ 7은 도 2 ~ 4의 다음 공정 단계를 도식한다. 도 6 및 7은 도 5의 라인 6-6 및 7-7을 따른다. 도 6은 도 7의 라인 6-6을 따르며, 도 7은 도 6의 라인 7-7을 따른다.
도 8 ~ 10은 도 5 ~ 7의 다음 공정 단계를 도식한다. 도 9 및 10은 도 8의 라인 9-9과 라인 10-10을 각각 따른다. 도 9는 도 10의 라인 9-9를 따르며, 도 10은 도 9의 라인 10-10을 따른다.
도 11 ~ 13은 도 8 ~ 10의 다음 공정 단계를 도식한다. 도 12 및 13은 도 11의 라인 12-12와 도 12의 라인 13-13을 각각 따른다. 도 12는 도 13의 라인 12-12를 따르며, 도 13은 도 12의 라인 13-13을 따른다.
도 14 ~ 16은 도 10 ~ 12의 다음 공정 단계를 도식한다. 도 15 및 16은 도 14의 라인 15-15와 라인 16-16을 각각 따른다. 도 15는 도 16의 라인 15-15를 따르며, 도 16은 도 15의 라인 16-16을 따른다.
도 17 ~ 19는 도 14 ~ 16의 다음 공정 단계를 도식한다. 도 18 및 19는 도 17의 라인 18-18과 라인 19-19를 각각 따른다. 도 18은 도 19의 라인 18-18을 따르며, 도 19는 도 18의 라인 19-19를 따른다.
도 20 ~ 22는 도 17 ~ 19의 다음 공정 단계를 도식한다. 도 21 및 22는 도 20의 라인 21-21과 라인 22-22를 각각 따른다. 도 21은 도 22의 라인 21-21을 따르며, 도 22는 도 21의 라인 22-22를 따른다.
도 23 ~ 25는 도 20 ~ 22의 다음 공정 단계를 도식한다. 도 24 및 25는 도 23의 라인 24-24와 라인 25-25를 각각 따른다. 도 24는 도 25의 라인 24-24를 따르며, 도 25는 도 24의 라인 25-25를 따른다.
도 26 ~ 28은 도 23 ~ 25의 다음 공정 단계를 도식한다. 도 27 및 28은 도 26의 라인 27-27과 라인 28-28을 각각 따른다. 도 27은 도 28의 라인 27-27을 따르며, 도 28은 도 27의 라인 28-28을 따른다.
도 29 ~ 31은 도 26 ~ 28의 다음 공정 단계를 도식한다. 도 30 및 31은 도 29의 라인 30-30과 라인 31-31을 각각 따른다. 도 30은 도 31의 라인 30-30을 따르며, 도 31은 도 30의 라인 31-31을 따른다.
도 32는 본 발명의 바람직한 응용을 나타내는 컴퓨터를 도식한 도면이다.
도 33은 도 32의 컴퓨터의 마더보드의 특정 특징부들을 도식한 도면이다.
도 34는 본 발명의 바람직한 실시예에 따르는 전자 시tm템의 하이-레벨 블록 다이어그램이다.
도 35는 본 발명의 태양에 따르는 바람직한 메모리 장치의 간략화된 블록 다이어그램이다
특정 태양에서, 본 발명은 매립된 비트라인(bitline) 및 상기 매립된 비트라 인(bitline) 위로 뻗어 있는 수직 포위 게이트 트랜지스터(SGT: surround gate transistor)를 포함하는 DRAM(dynamic random access memory) 어레이에 관한 것이다. 바람직한 구조물(10)이 도 1을 참조하여 서술된다.
구조물(10)은 제 1 도핑된 반도체 영역(14)과 상기 제 1 도핑된 반도체 영역 위에 위치하는 제 2 도핑된 반도체 영역(16)을 포함하는 베이스를 포함한다. 영역(14, 16)은 모노크리스탈린 실리콘(monocrystalline silicon)을 포함할 수 있다. 본 발명의 나타낸 태양에서, 영역(16)은 n-타입 도핑된 반도체 물질을 포함하며, 영역(1)은 p-타입 도핑된 반도체 물질을 포함한다. 그러나 본 발명은 사용되는 영역(14, 16)의 도펀트의 종류에 대하여 다른 태양도 포함할 수 있다.
본원에서 영역(14, 16) 중 하나 이상은 반도체 기판이라고 일컬어진다. 또는 용어 "기판(substrate)"은 구조물의 조합, 가령 영역(14)과 영역(16)의 조합, 또는 영역(14, 16)의 하나 이상을 이용하는 구조물(10)의 또 다른 구조와의 조합을 나타내기 위해 사용될 수 있다. 청구범위의 해석을 돕기 위하여, 용어“반도성을 띄는 기판(semiconductive substrate)”과 “반도체 기판(semiconductor substrate)"은, 벌크 반도성 물질(가령 반도성 웨이퍼)을 포함하는 반도성 물질(그러나 제한받지는 않음)과, 반도성 물질 층을 의미하도록 정의된다. 용어 "기판(substrate)"은 임의의 지지 구조를 일컬으며, 반도체 기판이 이에 포함된다(그러나 제한받지는 않음).
한 쌍의 고립 영역(isolation region)(18, 20)이 제 2 도핑된 반도체 영역(16)을 통과하여, 상기 제 1 도핑된 반도체 영역(14)으로 뻗어 있다. 상기 고립 영역(18, 20)은 하나 이상의 적정한 전기 절연 물질을 포함하며, 특정 태양에서는 실리콘 다이옥사이드(silicon dioxide)를 포함할 것이다. 상기 고립 영역은 단일 균질 합성물(19)을 포함하거나, 또는 둘 이상의 서로 다른 절연 물질을 포함할 수 있다.
고립 영역(18, 20)은 서로 충분히 동일한 것이 일반적이며, 용어 “충분히 동일한(substantially identical)”은, 상기 고립 영역이 반도체 조립 공정의 오차 범위 내에서 동일하다는 것을 나타낸다. 고립 영역(20)은 한 쌍의 측벽(22, 24)을 포함한다. 고립 영역(18)은 이와 유사한 측벽들을 포함하나, 참조 번호가 부여되지는 않는다. 측벽(22, 24)은 각각 제 1 측벽과 제 2 측벽이라고 일컬어질 수 있다. 상기 제 1 측벽과 상기 제 2 측벽은 제 1 도핑된 영역(14)을 따르는 부분과, 제 2 도핑된 영역(16)을 따르는 또 다른 부분을 갖는다.
다수의 비트라인(bitline)(26, 28, 30, 32)은 제 2 도핑된 영역(16) 내에서, 그리고 상기 고립 영역의 측벽을 따라 뻗어 있다. 예를 들어, 비트라인(30, 32)은 제 1 측벽(22)과 제 2 측벽(24)을 따라 각각 뻗어 있다. 비트라인(30, 32)은 제 1 비트라인과 제 2 비트라인이라고 각각 일컬어진다.
특정 태양에서, 비트라인(26, 28, 30, 32)은 금속 실리사이드(metal silicide)를 포함할 수 있다. 따라서 상기 비트라인은 실리사이드 함유 비트라인이라고 일컬어질 수 있다. 상기 비트라인의 금속 실리사이드는 코발트 실리사이드, 니켈 실리사이드, 탄탈륨 실리사이드, 텅스턴 실리사이드, 티타늄 실리사이드 및 이들로 구성된 혼합물로부터 선택되어질 수 있다.
상기 비트라인(26, 28, 30, 32)은 고립 영역의 측벽에 직접 맞닿으면서, 상 기 측벽을 따라, 뻗어 있고, 제 2 도핑된 반도체 영역(16)과 물리적으로 직접 접촉하고 있다. 용어“직접 맞닿으면서(directly against)”와 용어“물리적인 직접 접촉(direct physical contact)”은 특징부들이 서로 서로 닿아 있다는 것을 의미한다. 비트라인(26, 28, 30, 32)은 제 1 도핑된 반도체 영역(14)과는 직접적으로 물리적 접촉하고 있지 않다.
전기 절연 물질(36)이 고립 영역(18, 20) 위로 뻗어 있고, 비트라인(26, 28, 30, 32) 위로 뻗어 있다. 층(36)에 대한 바람직한 적층 두께(elevational thickness)는 약 500옹스트롬이다. 전기 절연 물질(36)은 임의의 적합한 물질을 포함할 수 있고, 특정 태양에서는, 실리콘 다이옥사이드를 포함할 수 있다. 따라서 절연 물질(36)과 고립 영역(18, 20) 내의 절연 물질(19)은 서로 동일한 합성물을 가질 수 있다. 일부 태양에서, 고립 영역(18, 20)은 반도체 영역(14, 16) 내에서 트렌치 처리되는 절연 물질(19)만 포함할 수 있으며, 또 다른 태양에서, 상기 고립 영역은 물질(19, 36)의 조합을 포함할 수 있다. 고립 영역이 물질(19, 36)의 조합을 포함할 경우, 상기 비트라인(26, 28, 30, 32)은 고립 영역과 제 2 도핑된 반도체 영역(16) 사이에 전체적으로 포함될 수 있다.
공간을 두고 있는 한 쌍의 워드라인(wordline)(40, 42)이 절연 물질(36) 위에 존재한다. 워드라인(wordline)(40, 42)의 바람직한 적층 두께는 약 1000옹스트롬 내지 약 4000옹스트롬이다. 상기 워드라인(wordline)은 비트라인(26, 28, 30, 32) 위에서 뻗어 있고, 상기 고립 영역(18, 20) 위에서도 뻗어 있다. 워드 라인(40, 42)은 제 1 워드라인과 제 2 워드라인이라고 각각 일컬어진다. 상기 워드라 인은 전도성 도핑된 실리콘을 포함할 수 있고, 특정 태양에서는 전도성 도핑된 폴리크리스탈린(polycrystalline)과 비정질 실리콘을 포함할 수 있다. 그러나 상기 워드라인은 임의의 적합한 전도성 물질을 포함할 수 있다. 일부 태양에서, 상기 워드라인은 전도성 도핑된 실리콘과 조합되는, 또는 홀로 사용되는 금속, 또는 금속 화합물을 포함할 것이다. 워드라인이 전도성 도핑되는 실리콘을 포함할 경우, 상기 실리콘은 p-타입, 또는 n-타입일 수 있으며, 상기 전도성 타입들은 본 발명의 특정 응용에 대하여 적합하게 선택된다.
상기 워드라인은 절연 물질(36)에 대하여 직접 형성된다. 따라서 본 발명의 보여지는 태양에서, 워드라인(40, 42)으로부터 분리되는 트렌치 처리되는 물질(19)은 유전 물질(36)이다.
전기 절연 라인(44)이 워드라인(40, 42) 사이로 뻗어 있고, 워드라인들을 서로 전기 절연시킨다. 상기 라인(44)은 고립 영역과 비트라인 위에서 뻗어 있다.
라인(44)은 얇은 하부 부분(46)과 두꺼운 상부 부분(48)을 포함한다. 층(46)에 대한 바람직한 적층 두께는 100옹스트롬이며, 층 (48)에 대한 바람직한 적층 두께는 약 1000옹스트롬 내지 약 4000옹스트롬이며, 이때 약 2500옹스트롬이 일반적이다. 본 발명의 특정 태양에서, 하부 부분(46)은 하이-k 유전 물질(high-k dielectric material)일 수 있다. 용어“하이-k"는 유전 상수가 실리콘 다이옥사이드보다 높은 물질에 대하여 사용된다. 부분(46)에 대해 적합한 바람직한 하이-k 물질은, 알루미늄 옥사이드와 하프늄 옥사이드 중 하나 이상을 포함하는 물질이다. 라인(44)은 물질(46, 48) 중 하나 이상을 포함한다고 서술될 수 있다. 또 다른 태 양에서, 라인은 물질(48)을 포함하며, 물질(46)은 포함하지 않는다. 라인이 물질(46)을 포함하지 않는 태양에서, 유전 물질(36, 46)을 이용하여, 라인은 고립 영역으로부터 분리될 수 있다.
물질(48)은 물질(46)에 대해 선택적으로 에칭될 수 있는 물질일 수 있으며, 이때 물질(46)이 알루미늄 옥사이드와 하프늄 옥사이드 중 하나 이상으로 구성된 경우에서, 바람직한 물질은 도핑된, 또는 도핑되지 않은 실리콘 옥사이드이다. 예를 들어 물질(48)은 실리콘 다이옥사이드, 또는 BPSG(borophosphosilicate glass)로 구성될 수 있다. 물질(46)에 대하여 선택적으로 에칭될 수 있는 물질(48)을 갖는 것에 따르는 장점은, 구조물(10)의 조립 광정에서 나타나며, 이러한 장점은 도 2 ~ 31을 참조하여 더욱 상세하게 서술될 것이다.
본 발명의 일부 실시예에서, 물질(36)은 로우-k 물질(low-k material)("로우-k"란 실리콘 다이옥사이드보다 낮은 유전 상수를 갖는 물질을 일컬을 때 쓰임)인 것이 바람직하다. 왜냐하면, 물질(36)이 비트라인(26, 28, 30, 32)으로부터 워드라인(40, 42)을 전기적으로 고립시키기 때문이다. 특히, 하이-k 유전 물질이 물질(36)에 대하여 사용될 경우, 상기 워드라인과 상기 비트라인 간의 기생 커패시턴스(parasitic capacitance)의 문제점이 있을 수 있다. 따라서 일부 태양에서, 하이-k 물질(46)은 로우-k 유전 물질(특히, 유전 물질(36))에 직접 맞댈 수 있다.
수직으로 뻗어 있는 필라(pillar)(50, 52, 54, 56)가 제 1 워드라인과 제 2 워드라인을 통과해 위쪽으로 뻗어 있다. 특히, 필라(50, 52)는 제 1 워드라인(40)을 통과해 위쪽으로 뻗어 있고, 필라(54, 56)는 제 2 워드라인(42)을 통해 위쪽으 로 뻗어 있다. 상기 필라는 전도성 도핑된 반도체 물질을 포함한다. 예를 들어, 필라(52)는 한 쌍의 n-타입 도핑된 영역 사이에 수직으로 끼워진 p-타입 도핑된 중앙 영역을 포함할 수 있다. 상기 p-타입 도핑된 영역은 트랜지스터 소자의 채널 영역에 대응할 수 있고, 그 후 n-타입 도핑된 영역은 상기 소자의 소스/드레인 영역에 대응할 수 있다. 필라(52)의 중앙 채널 영역이 참조 번호(58)로 표시되고, 소스/드레인 영역이 참조번호(62, 60)로 표시된다. 소스/드레인 영역(60, 62)은 제 1 소스/드레인 영역과 제 2 소스/드레인 영역으로 각각 일컬어질 수 있다. 채널 영역과 소스/드레인 영역의 도펀트 타입은 각각 p-타입과 n-타입일 수 있다. 그러나 본 발명의 또 다른 태양에서 상기 도펀트의 타입은 서로 바뀔 수 있다.
일부 태양에서, 베이스(12)는 제 1 도핑된 영역(16)의 표면에 대응하는 상부 표면을 갖는 반도체 기판으로 간주될 수 있다. 이러한 태양에서, 수직으로 뻗어 있는 필라(50, 52, 54, 56)는 상기 반도체 기판의 상부 표면으로부터 위쪽으로 뻗어 있다.
필라(52)는 제 1 워드라인(40)에 연계되어 있는 제 1 수직으로 뻗어 있는 필라라고 일컬어지며, 필라(56)는 워드라인(42)에 연계되어 있는 제 2 수직으로 뻗어 있는 필라라고 일컬어진다. 도 1에서 필라(56)의 도펀트 구성이 도식되지 않았을 지라도, 상기 수직으로 뻗어 있는 필라(56)는 필라(52)와 동일한 도펀트 구성을 포함한다.
수직으로 뻗어 있는 필라(52)의 반도체 물질은 임의의 적합한 물질을 포함할 수 있고, 특정 태양에서는 모노크리스탈린 실리콘을 포함할 수 있다. 특정 태양에 서, 제 1 도핑된 영역(16)은 모노크리스탈린 실리콘을 포함하며, 상기 수직으로 뻗어 있는 필라는, 에피택시 성장(epitaxial growth)에 의해 제 1 도핑된 영역(16)으로부터 형성될 수 있다. 이러한 태양에서, 수직으로 뻗어 있는 필라는 제 1 도핑된 영역(16)의 모노크리스탈린 반도체 물질의 확장 부분을 포함할 수 있다.
게이트 유전 물질(64)이, 수직으로 뻗어 있는 필라 주위에서 뻗어 있으며, 상기 수직으로 뻗어 있는 필라를 워드라인으로부터 전기적으로 절연시킨다. 게이트 유전체(64)는 임의의 적합한 물질, 또는 물질들의 조합을 포함할 수 있다. 특정 태양에서, 게이트 유전체(64)는 실리콘 다이옥사이드를 포함할 수 있다.
라인(48)과, 수직으로 뻗어 있는 필라(50, 52, 54, 56)와, 워드라인(40, 42)의 상대적인 높이가 도 1에서 대략적으로 정확하게 나타난다. 특히, 수직으로 뻗어 있는 필라는 라인(44)과 동일한 높이까지로 형성될 것이며, 워드라인(40, 42)은 상기 제 2 소스/드레인 영역(62)의 하부 영역을 가로질러 뻗을 것이나, 수직으로 뻗어 있는 필라의 상부까지 뻗지는 않을 것이다. 통상적으로, 워드라인(가령, 워드라인(40))은 약 200옹스트롬 내지 약 300옹스트롬만큼 상부 소스/드레인 영역을 덮을 것이며, 상기 워드라인의 최상부 표면은, 상기 수직으로 뻗어 있는 필라의 최상부 표면 아래에서, 약 200옹스트롬 내지 약 500옹스트롬일 것이다.
수직으로 뻗어 있는 필라의 각각의 하부 소스/드레인 영역(가령 소스/드레인 영역(60))이 한 쌍의 비트라인(가령, 필라(50)의 하부 소스/드레인 영역과 연결되는 비트라인(28, 30), 소스/드레인(60)에 연결되는 제 2 비트라인은 도 1에 도식되지 않음)과 함께 전기적으로 연결되어 있다. 상부 소스/드레인 영역(가령, 영 역(62))은 DRAM 구조물을 형성하기 위해 적정 전하-저장 장치와 연결될 것이다. 도식된 실시예에서, 상부 소스/드레인 영역은 커패시터 구조물(70, 72, 74, 76)에 연결되어 있다. 상기 커패시터 구조물은 추상적으로 나타나며, 임의의 적합한 구조물을 포함할 수 있다.
도 1의 도면에서는 나타나지 않을 지라도, 워드라인(40, 42) 위에 형성되고, 상기 수직으로 뻗어 있는 필라의 최상부 표면 위에 형성되는 하나 이상의 절연 물질이 존재할 것이다. 그 후, 상기 절연 물질을 통과하는 구멍이 형성되어 커패시터를 형성하고, 추가적인 절연 층이 전기적 고립을 위해 추가될 것이다. 워드라인(40, 42) 위에 형성되기 위해, 그리고 수직으로 뻗어 있는 필라의 노출된 표면 위에 형성되기 위해 적정하게 전기적으로 절연되는 구조물은, TEOS(tetraethylorthosilicate)로부터 형성되는 실리콘 다이옥사이드의 제 1 층과, 예를 들어 BPSG를 포함하는 제 2 층(더 두꺼움)일 수 있다. TEOS로부터 형성되는 상기 실리콘 다이옥사이드는 소스/드레인 영역과 상기 실리콘 다이옥사이드 위에 형성되는 그 밖의 다른 물질 사이에서의 도펀트의 이동을 방지할 수 있다.
워드라인(40, 42)은, 채널 영역을 통과하는 수직으로 뻗어 있는 필라의 소스/드레인 영역을 연결시키는 트랜지스터 게이트 구조물을 포함할 수 있다. 예를 들어, 워드라인(40)은, 채널 영역(58)을 통과하여 소스/드레인 영역(60, 62)을 서로 연결시키는 게이트를 포함할 수 있다. 특정 태양에서, 상기 트랜지스터 게이트 구조물, 커패시터 구조물, 소스/드레인 영역, 채널 영역은 DRAM 유닛 셀을 포함한다. 예를 들어, 워드라인(40)이 포함하는 확산 영역(58, 60, 62)과 트랜지스터 게이트 와 함께 커패시터(72)는 DRAM 유닛 셀을 형성할 수 있다. 상기 DRAM 유닛 셀은 DRAM 어레이로 통합될 수 있고, 이러한 어레이는 전자 소자로 통합될 수 있다.
본 발명의 일부 태양에서 상기 DRAM 유닛 셀은 4F2 구조에 대응할 수 있다. 본 발명의 특정 태양에서, 워드라인으로부터의 트랜지스터 게이트와, 상기 워드라인에 의해 감싸지는 수직으로 뻗어 있는 필라의 소스/드레인과 채널 영역을 포함하는 DRAM 유닛 셀의 부분은 4F2 구조에 대응할 것이다. 즉, 커패시터의 독점적인 DRAM 유닛 셀의 부분이 4F2 구조에 대응할 것이다. 커패시터는 4F2 구조에 포함되거나, 또는 다른 태양에서, 상기 커패시터는 4F2 구조에 장착되지 않는 구성을 포함할 수 있다.
본 발명이 도 1에서 DRAM 구조를 참조하여 서술됨에도 불구하고, 본 발명은 다른 구조, 가령 디스플레이 애플리케이션, 마이크로-전자 기계 시스템(MEMS) 매트릭스 애플리케이션에 연계되는 구조일 수 있다.
도 1의 구조를 형성하기 위한 바람직한 방법은 도 2 ~ 31을 참조하여 서술된다. 도 1을 서술하는데 사용된 것과 유사한 참조번호가 도 2 ~ 31을 서술하기 위해 사용될 것이다.
도 2 ~ 4를 참조하여, 반도체 구조물(200)이 평면도(도 2)와 한 쌍의 단면도(도 3과 도 4)로 도식된다. 도 1을 참조하여 서술된 바와 같이, 구조물(200)은 제 1 도핑된 반도체 영역(14)과 제 2 도핑된 반도체 영역(16)을 포함한다. 제 2 도 핑된 반도체 물질(16)은 최상부 표면(17)을 포함한다. 한 쌍의 패턴처리된 마스킹 물질(202, 204)이 상기 최상부 표면(17) 위로 형성된다. 물질(202, 204)은 실리콘 다이옥사이드와 실리콘 나이트라이드를 각각 포함할 수 있다.
패턴처리된 물질(202, 204)은 자신을 통과하여 뻗어 있는 한 쌍의 구멍(206, 208)을 갖고, 구멍(206, 208)이 제 2 도핑된 반도체 영역(16)을 완전하게 통과하여, 제 1 도핑된 반도체 영역(14)으로 부분적으로 뻗어가는 적정 공정을 거친 후에 구조물(200)은 나타난다.
구멍(206, 208)은 트렌치에 대응한다. 상기 트렌치(206, 208)는 측벽(210, 212)을 각각 가지며, 이때 이러한 측벽들은 상기 제 1 도핑된 반도체 영역(14)의 일부분과 상기 제 2 도핑된 반도체 영역(16)의 일부분을 포함한다.
트렌치(206, 208)의 하부 내에 전기 절연 물질(214)이 형성된다. 층(204) 위로, 그리고 트렌치 내부로 뻗어가기 위해 물질을 증착하고, 그 후 잔존 물질(214)을 남겨두기 위해 상기 물질을 다시 에칭함으로써, 전기 절연 물질(214)이 형성될 수 있다.절연 물질(214)은 임의의 적합한 물질, 또는 물질들의 조합을 포함할 수 있다. 특정 태양에서, 물질(214)은 실리콘 다이옥사이드를 포함할 것이다. 전기 절연 물질(214)은 제 1 전기 절연 물질이라고 일컬어질 수 있으며, 물질(214)을 갖는 트렌치는 부분 충진 트렌치라고 일컬어질 수 있다. 본 발명의 도식된 태양에서, 물질(214)은 상기 부분 충진 트렌치 내에서, 제 1 도핑된 반도체 영역(14)의 최상부 부분의 높이 레벨 이상까지 존재한다.
도 5 ~ 7을 참조하여, 금속 함유 층(216)이 층(204) 위로, 그리고 트렌 치(206, 208) 내부로 형성된다. 상기 트렌치(206, 208)는 도 5에서 점선으로 표시되어, 상기 트렌치가 상기 금속 함유 층(216) 아래에 위치한다는 것을 나타낸다. 금속 함유 층은 임의의 적합한 급속을 포함할 수 있으며, 특정한 태양에서는 코발트, 니켈, 탄탈륨, 텅스턴. 티타늄을 포함할 수 있다. 금속-함유 물질(216)이 측벽(210, 212)을 따라 형성되며, 특히, 이러한 측벽들의 제 2 도핑된 반도체 물질에 대해 직접 맞닿아 형성된다.
도 8 ~ 10을 참조하여, 제 2 도핑된 반도체 영역(16)에 인접한 금속 함유 층(216)의 부분이 실리사이드 라인(26, 28, 30, 32)으로 변환되며, 상기 금속 함유 층의 잔존 물질이 제거된다. 상기 실리사이드 라인은 도 8의 평면도에서 간략성을 위해 생략된다.
영역(16)으로부터의 반도체 물질과 금속을 적정 환경에서 반응시킴으로써, 금속 함유 층의 금속이 실리사이드 라인으로 변환될 수 있다. 예를 들어, 금속 함유 층이 코발트를 포함할 경우, 상기 코발트는, 약 800℃ 이하의 온도에서, 영역(16)의 실리콘과 반응할 수 있으며, 사기 금속 함유 층이 니켈을 포함할 경우, 상기 니켈은 층(16)의 실리콘과 약 700℃ 이하의 온도에서 반응할 수 있다. 실리사이드(silicide)를 형성하기 위해, 코발트, 또는 니켈을 사용하는 것이 바람직하au, 상기 실리사이드의 형성은, 웨이퍼 지지 영역(14, 16)과 연계되어 있는 다른 회로로의 부정적 영향을 피하기 위한 비교적 낮은 온도에서 발생할 수 있다.
비교적 낮은 온도에서 실리사이드를 형성할 수 있는 금속을 사용하는 것이 바라직하더라도, 그 밖의 다른 금속이 실리사이드를 형성하기 위해 사용될 수 있 다. 예를 들어, 실리사이드는 탄탈륨, 또는 텅스턴으로부터 형성될 수 있다. 본 발명의 일부 태양에서, 실리사이드 라인이 다음 공정 단계에서 사용될 높은 온도(가령, 실리콘의 에피택시 성장에서 사용되는 온도)에 대하여 내성을 지닌 실리사이드를 포함할 경우, 이는 바람직할 수 있다. 이러한 태양에서, 상기 실리사이드가 텅스턴 실리사이드와 탄탈륨 실리사이드 중 하나 이상을 포함할 경우, 바람직할 수 있다.
실리사이드 라인(26, 28, 30, 32)은, 트렌치(206, 208)의 측벽에 대하여 라인이 정렬되는 살리사이드(salicide: self-aligned silicide: 자기 정렬형 실리사이드)로 일컬어질 수 있다.
도 11 ~ 13을 참조하여, 제 2 절연 물질(230)이 트렌치(206, 208) 내부에 형성된다. 제 2 절연 물질(230)이 제 1 절연 물질(214)을 포함하고, 실리사이드 라인(26, 28, 30, 32)도 역시 포함한다. 상기 제 1 절연 물질(214)과 상기 제 2 절연 물질(230)은 서로 동일하거나, 그 혼합물에서 다를 수 있다. 본 발명의 특정 태양에서, 물질(214, 230) 모두는 서로 동일하며, 실리콘 다이옥사이드를 포함한다.
물질(214, 230)은 도 1을 참조하여 앞서 언급한 트렌치 처리된 절연 물질(19)을 형성할 수 있다. 따라서 영역(214, 230)은 도 1의 트렌치 처리된 고립 영역(18, 20)에 함께 대응할 수 있다. 도 12의 상기 트렌치 처리된 고립 영역(18, 20)은 도 1의 그것과는 다른 단면도를 지닌다. 특히, 도 1의 트렌치 처리된 고리 영역의 측부는 도 12의 그것에 비해 덜 수직이다. 도 1과 도 12의 고립 영역의 형태의 차이점은 본 발명의 다양한 태양에서 나타날 수 있는 사소한 변동 사항이다. 상기 고립 영역은, 상기 고립 영역이 최종적으로 구축되는 트렌치를 형성하기 위해 사용되는 공정에 따르는 임의의 적합한 형태, 가령, 도 12의 형태, 또는 도 1의 형태, 또는 여러 다른 형태를 가질 수 있다.
도 14 ~ 16을 참조하여, 도 2 ~ 13에서의 층(202, 204)이 제거되고, 그 후 층(36, 46)이 상기 트렌치 처리된 영역(206, 208) 위로 형성될 뿐 아니라, 제 2 도핑된 반도체 물질(16)의 상부 표면(17) 위로 형성된다. 앞서 언급한 바와 같이, 물질(36)은 로우-k 물질, 가령 실리콘 다이옥사이드를 포함하며, 특정 태양에서는 물질(36)이 실리콘 다이옥사이드를 포함할 것이다. 앞서 언급된 바와 같이, 층(46)은 하이-k 물질을 포함할 수 있으며, 특정 태양에서는 알루미늄 옥사이드와 하프늄 옥사이드 중 하나 이상을 포함할 것이다. 일부 태양에서, 물질(46)의 유전 상수는 물질의 에칭 지표보다 덜 중요하다. 특히, 물질(46)은 물질(36)에 대하여 선택적으로 에칭되는 물질인 것이 바람직하며, 그 위에 놓인 절연 라인(44)의 물질(48)이 선택적으로 에칭될 수 있는 물질인 것이 또한 바람직하다.
본 발명의 일부 태양에서, 물질(46)은 에칭 저지제(etch stop)라고 일컬어질 수 있다. 용어“에칭 저지제”는 물질(46) 위에서 수행되는 에칭이 물질(46)에 닿아 중단되는 것을 나타내며, 이는 물질(46)에 닿아 에칭이 완전하게 저지되는 태양과, 물질(46)에 닿아 완전하게 멈추지는 않고 에칭이 느려지는 태양을 포함할 수 있다. 도식된 구성에서, 물질(46)은 물질(36)에 직접 맞닿아 있다.
도 17 ~ 19를 참조하여, 전기 절연 물질(48)이 층(46) 위로 형성되고 패턴처리되어, 상기 물질(48)을 관통하는 다수의 구멍(240, 242, 244, 246, 248, 250)을 가질 수 있다. 절연 물질(48)은 패턴처리된 절연 물질이라고 일컬어질 수 있다. 절연 물질(48)은 실리콘 다이옥사이드, 또는 도핑된 실리콘 다이옥사이드를 포함할 수 있다. 물질(48)의 연속적인 층을 층(46) 위에 먼저 형성하고, 물질(48)의 층을 평탄처리하고, 요망 패턴을 상기 물질(48) 위로 전이시키기 위한 포토리소그래픽 공정을 사용함으로써, 물질(48)이 도식된 패턴 내부로 형성될 수 있다. 그 후, 층(46) 위로 남아 있는 패턴처리된 물질(48)을 남겨두기 위해, 포토레지스트 마스크가 제거될 수 있다.
패턴처리된 물질(48)의 형성 후, 구멍(240, 242, 244, 246, 248, 250) 내부에 스페이서(spacer)(252)가 형성된다. 스페이서(252)는 임의의 적합한 물질을 포함할 수 있다. 바람직한 공정에서, 스페이서(252)는 실리콘 나이트라이드를 포함할 수 있다. 실리콘 나이트라이드의 층을 패턴처리된 물질(48) 위에, 그리고 상기 패턴처리된 물질을 관통하는 구멍 내부에 균질하게 형성하고, 상기 층을 이방성 에칭함으로써, 스페이서(252)가 형성될 수 있다. 스페이서(252)는 구멍(240, 242, 244, 246, 248, 250)을 좁힌다. 층(46)의 영역이 상기 좁혀진 구멍 내부에서 노출된다.
도 20 ~ 22를 참조하여, 제 2 도핑된 반도체 영역(16)의 상부 표면(17)을 노출시키기 위해, 상기 좁혀진 구멍(240, 242, 244, 246, 248, 250)은 물질(36, 46)을 통과하여 뻗어 있다. 물질(46)을 관통하는 에칭은 습식 에칭, 또는 스퍼터 에칭(sputter etch - punch)일 수 있다.
도 23 ~ 25를 참조하여, 전도성 도핑된 반도체 물질이 구멍(240, 242, 244, 246, 248, 250) 내부에 형성되어, 수직으로 뻗어 있는 필라(50, 52, 54, 56, 260, 262)를 형성할 수 있다. 각각의 수직으로 뻗어 있는 필라는 채널 영역(58)과 소스/드레인(60, 62)을 포함할 수 있다.
수직으로 뻗어 있는 필라의 반도성 물질은 모노크리스탈린 실리콘을 포함할 수 있다. 영역(16)이 모노크리스탈린 실리콘 물질을 포함하는 경우, 상기 모노크리스탈린 실리콘은 제 2 도핑된 반도체 영역(16)의 상부 표면(17)으로부터 실리콘을 에피택시 성장시킴에 의해 형성될 수 있다. 또는, 먼저 비정질 실리콘을 구멍(240, 242, 244, 246, 248, 262) 내부로 증착시키고, 상기 구멍 내부에 모노크리스탈린 물질을 형성하기 위해 상기 비정질 실리콘을 결정화시킴으로써, 수직으로 뻗어 있는 페데스털(pedestal)의 모노크리스탈린 물질이 형성될 수 있다. 수직으로 뻗어 있는 페데스털의 모노크리스탈린 물질의 형성 중에 비교적 낮은 온도를 유지하는 것이 바람직한 경우에 있어서, 비정질 실리콘의 증착과 그 다음에 모노크리스탈린 물질을 형성하기 위한 결정화를 사용하는 것이 바람직할 수 있다. 상기 페데스털 내부의 물질이 모노크리스탈린인 것이 바람직할 지라도, 본 발명은 상기 페데스털 내부의 물질이 모노크리스탈린이 아닌 반도체 물질을 포함하는 다른 태양도 포함한다.
제 자리에서 물질의 도핑이 이뤄짐으로써, 도핑된 영역(58, 60, 62)의 형성은, 구멍 내부로의 반도체 물질의 형성 중에 이뤄지는 것이 바람직하다. 즉, 물질의 최하부는 소스/드레인 영역(60)이도록 적정하게 도핑되며, 중간 부분은 적정 도핑에 의해 채널 영역(58)이도록 형성되고, 최종적으로 상부 부분은 소스/드레인 영역(62)이도록 적정 도핑된다. 상기 페데스털의 반도체 물질 내부로의 도펀트의 제 자리 제공에 추가적으로, 상기 수직으로 뻗어 있는 페데스털 내부에 도펀트를 제공하기 위한 또 다른 방법이 사용될 수 있다.
본 발명의 바람직한 태양에서, 상기 페데스털은 비트라인 영역(26, 28, 30, 32)으로부터 측방으로 이격되어 있고, 페데스털의 형성 중에는 상기 비트라인 영역이 노출되지 않는다. 이에 따라, 실리사이드로부터 상기 페데스털의 반도체 물질로 발생할 수 있는 금속 이동(metal migration)이 방지될 수 있다.
도 1을 참조하여 앞서 언급된 바와 같이, 채널 영역(58)은 소스/드레인 영역(60, 62)과는 다른 도펀트 타입을 포함할 것이다. 예를 들어, 상기 채널 영역(58)이 p-타입 도펀트를 포함하는 반면에, 상기 소스/드레인 영역(60, 62)은 n-타입 도펀트를 포함한다. 또는, 상기 채널 영역이 n-타입 도펀트를 포함하고, 상기 소스/드레인 영역이 p-타입 도펀트를 포함할 수 있다.
상기 수직으로 뻗어 있는 필라는 절연 물질(48)의 최상부 표면과 스페이서(252)와 같이 생성되는 최상부 표면을 갖는다. 이에 따라서, 적정한 평탄 처리, 예를 들어 화학-기계적 연마(chemical-mechanical polishing)가 이뤄질 수 있다.
도 26 ~ 28을 참조하여, 스페이서(252)가, 상기 스페이서 아래에 위치하는 층(46)의 일부분과 함께 제거된다. 이러한 제거에 따라, 수직으로 뻗어 있는 페데스털(50, 52, 54, 56, 260, 262)을 감싸는 구멍(270)이 남겨진다. 구멍(270)을 형성하기 위해 물질(6)의 부분을 제거하는 것은, 사용되는 공정 환경에 따라 좌우되는 물질(48)의 에지에서 캐버티(cavity)를 형성하기 위해 물질(48) 아래의 잔존 물질(46)을 오목하게 만들 수 있다. 캐버티는 통상적으로 매우 작기 때문에, 상기 캐 버티는 도 27, 28의 다이어그램에서 나타나지 않는다.
상기 구멍 내부에 게이트 유전 물질(64)이 형성되고, 특히 수직으로 뻗어 있는 페데스털의 노출된 표면을 따라 형성된다. 게이트 유전체(64)는 임의의 적합한 물질을 포함하며, 특정 경우에서, 실리콘 다이옥사이드를 포함할 수 있다. 상기 게이트 유전체가 실리콘 다이옥사이드일 경우, 이는 상기 수직으로 뻗어 있는 필라의 표면을 산화 환경에 노출시킴으로써 형성될 수 있다. 또는, 화학적 기상 증착, 또는 원자 층 증착을 이용하여, 수직으로 뻗어 있는 필라의 노출된 표면을 따라 상기 실리콘을 증착시킴으로써, 실리콘 다이옥사이드가 형성될 수 있다. 상기 실리콘 다이옥사이드가 증착에 의해 형성되는 경우, 상기 실리콘 다이옥사이드 층은 층(36, 46, 48)의 노출된 표면뿐 아니라 수직으로 뻗어 있는 필라의 노출된 표면 위로 뻗어 있을 수 있다. 적합한 마스크를 이용하여 필라 주위의 실리콘 다이옥사이드를 보호하고, 상기 실리콘 다이옥사이드를 제거하기 위해 적정 에칭을 사용함으로써, 물질(36, 46, 48)의 표면 위에 위치하는 실리콘 다이옥사이드가 제거될 수 있다. 또는, 상기 실리콘 다이옥사이드가 물질(36, 46, 48)의 표명 상에 남겨질 수 있다.
도 29 ~ 31을 참조하여, 물질(48)의 부분이 제거되어, 구조물(200)을 가로지르는 물질(48)의 줄무늬가 남겨질 수 있다. 상기 물질(48)의 줄무늬는 도 29의 평면도에서 수평으로 뻗어 있다. 물질(48)의 제거는 상기 줄무의들 사이에 구멍을 남기며, 이때 이러한 구멍은 페데스털(50, 52, 54, 56, 260, 262) 주위에 뻗어 있다. 이격된 워드라인(40, 42)을 형성하기 위해, 상기 구멍 내부에 전도성 물질이 형성된다. 앞서 언급한 바와 같이, 상기 전도성 물질은 전도성 도핑된 실리콘을 포함할 수 있고, 특정 태양에서는 비정질 실리콘과 폴리크리스탈린 실리코을 포함할 것이다. 절연성 물질(48)(그리고 선택적으로 물질(46))의 줄무늬를 제거하는 것과, 이러한 줄무늬를 워드라인(40, 42)의 전도성 물질로 대체하는 것에 따라, 절연 라인(44)에 의해 분리되는 이격된 워드라인(40, 42)을 포함하는 도 1의 구조물이 형성된다. 그 다음 공정에서, 절연 물질이 워드라인(40, 42) 위로 형성될 수 있고, 도 1에서 나타난 종류의 DRAM 어레이를 형성하기 위해 커패시터 구조물이 전도성 페데스털과의 전기적 연결로 형성될 수 있다. 일부 태양에서, 상기 어레이 내부의 비트라인은 실리사이드로 구성될 수 있고, 상기 어레이 내부의 비트라인만은 비트라인(26, 28, 30, 32)에 대응하는 종류일 수 있다. 상기 어레이의 외부 비트라인의 부분은 실리사이드 외에 다른 물질을 포함할 수 있다.
전도성 페데스털(50, 52, 54, 260, 262)이 DRAM 유닛 셀로서 DRAM 어레이로 통합될 경우, 상기 DRAM 유닛 셀은, 상기 셀이 서로 동시에 형성되고, 동일한 공정 및 환경을 이용하는 측면에서, 서로 충분히 동일할 것이다. 따라서 상기 셀은, 상기 셀을 형성하기 위해 사용되는 반도체 공정의 오차 범위 내에서 서로 동일할 것이다.
용어“충분히 동일”은, 수학적 의미의 절대적 동일함이 아닌, 상기 셀이 반도체 조립 공정의 오차 범위 내에서, 서로 동일하다는 것을 뜻하기 위해 사용된다.
도 29 ~ 31의 구조물은 비교적 이상적인 구조물이며, 이때 각각의 수직으로 뻗어 있는 페데스털은 4개의 모든 측부상에서, 워드라인 물질에 의해 둘러싸이며, 전도성 페데스털의 각각의 마주보는 측부 상에 동일한 워드라인 물질의 양이 존재 하도록, 상기 워드라인은 상기 페데스털에 대하여 대칭이다(도 31). 그러나 마스크의 조정 불량이 발생하여, 도 31의 페데스털의 마주보는 측부가 동일한 양의 전도성 물질을 내포하지 않을 수 있으며, 전도성 물질 페데스털의 4개의 측부 모두를 완전하게 둘러싸는 것보다 전도성 물질이 덜 확장된 경우를 의도할 수도 있으며, 상기 페데스털의 마주보는 측부 상에 존재하는 전도성 물질의 양이 비대칭적인 것이 바람직할 수도 있다.
도 32는 본 발명의 하나의 태양에 따르는 컴퓨터 시스템(400)의 실시예를 도식한다. 컴퓨터 시스템(400)은 모니터(401)(또는 그 밖의 다른 통신 출력 장치)와, 키보드(402)(또는 그 밖의 다른 통신 입력 장치)와, 마더보드(404)를 포함한다. 상기 마더보드(404)는 마이크로프로세서(406), 또는 그 밖의 다른 데이터 프로세싱 유닛과, 하나 이상의 메모리 장치(408)를 포함한다. 메모리 장치(408)는 앞서 언급한 본 발명의 다양한 태양을 포함할 수 있다. 메모리 장치(408)는 메모리 셀의 어레이를 포함하며, 이러한 어레이는 상기 어레이의 개별 메모리 셀로의 액세스를 위한 어드레싱 회로(addressing circuitry)에 연결될 수 있다. 덧붙이자면, 상기 메모리 셀 어레이는 상기 메모리 셀로부터 데이터를 판독하기 위한 판독 회로(read circuitry)에 연결될 수 있다. 상기 어드레싱 회로 및 판독 회로는, 메모리 장치(408)와 프로세서(406) 사이에서 정보를 운반하기 위해 사용될 수 있다. 도면에서, 상기 어드레싱 회로는 참조번호(410)로, 판독 회로는 참조번호(412)로 명시된다. 컴퓨터 시스템(400)의 다양한 구성요소, 가령 프로세서(406)는 본원에서 언급한 하나 이상의 메모리 구조물을 포함할 수 있다.
프로세서 장치(406)는 프로세서 모듈에 대응할 수 있고, 상기 모듈에 연계되는 메모리는 본 발명의 사상의 적용을 받을 수 있다.
메모리 장치(408)는 메모리 모듈에 대응할 수 있다. 예를 들어, 본 발명의 사상의 적용을 받는 구현예에서, SIMM(single in-line memory module)과, DIMM(dual in-line memory module)이 사용될 수 있다. 메모리 장치는 상기 장치의 메모리 셀의 기록과 판독에 대한 여러 다른 방법을 제공하는 다양한 설계 중 어느 형태로 사용될 수 있다. 한 가지 방법으로는 페이지 모드 연산(page mode operation)이 있다. DRAM에서의 페이지 모드 연산은 메모리 셀 어레이의 로우(row)를 액세스하고, 상기 어레이의 컬럼(column)은 랜덤 액세스하는 방법에 의해 정의된다. 컬럼이 액세스되는 동안, 로우와 컬럼의 교차점에서 저장되는 데이터가 판독되고 출력된다.
또 다른 종류의 장치는 어드레싱된 컬럼이 폐쇄된 후 출력됨에 따라, 메모리 어레이 어드레스에 저장되는 데이터를 가용 상태에 놓이도록 하는 EDO(extended data output) 메모리이다. 상기 메모리는 메모리 출력 데이터가 메모리 버스 상에 가용 상태에 놓이는 시간을 감소시키지 않고, 더 짧은 액세스 신호를 허용함으로써, 일부 통신 속도를 증가시킬 수 있다. 그 밖의 또 다른 종류의 장치로는 SDRAM, DDR SDRAM, SLDRAM, VRAM, Direct RDRAM, 그리고 SRAM, Flash 메모리가 있다.
메모리 장치(408)는 본 발명의 하나 이상의 태양에 따라 형성되는 메모리를 포함할 수 있다.
도 34는 본 발명의 다양한 전자 시스템(700)의 다양한 실시예의 하이-레벨 구성(high-level organization)을 간단하게 도식한다. 시스템(700)은 예를 들어, 컴퓨터 시스템, 또는 프로세서 제어 시스템, 또는 프로세서와 그에 연계되는 메모리를 사용하는 그 밖의 다른 시스템에 대응할 수 있다. 전자 시스템(700)은 기능 요소를 가지며, 그 예로는 프로세서, 또는 ALU(702), 제어 유닛(704), 메모리 장치 유닛(706), I/O 장치(708)가 있다. 일반적으로 전자 시스템(700)은 프로세서(702)에 의해 데이터 상에서 수행될 연산과, 프로세서(702)와 메모리 장치 유닛(706)과 I/O 장치(708) 간의 그 밖의 다른 상호작용을 특화하는 원시 연산명령어 셋을 갖는다. 제어 유닛(704)은, 명령어가 메모리 장치(706)로부터 페칭(fetching)되어 실행되도록 하는 하나의 셋의 연산을 지속적으로 순환함으로써 프로세서(702)와, 메모리 장치(706)와, I/O 장치(708)의 모든 연산을 조정한다. 다양한 실시예에서, 메모리 장치(706)는 RAM(random access memory) 장치, ROM(read only memory) 장치, 그리고 플로피 디스크 드라이브와 컴팩트 디스크 CD-ROM 드라이브 같은 주변 장치를 포함한다(그러나 제한받지 않음).
도 35는 바람직한 전자 시스템(800)의 다양한 실시예의 하이-레벨 구조를 도식한 블록 다이어그램이다. 시스템(800)은 메모리 셀(804)의 어레이와, 어드레스 디코더(806)와, 로우(row) 액세스 회로(808)와, 컬럼(column) 액세스 회로(810)와, 연산을 제어하기 위한 판독/기록 제어 회로(812)와 센서(820)(가령, 메모리 셀이 낮은 임계 전도성 상태인지, 높은 임계 비 전도성 상태인지를 판단하는 전류 센서)를 갖는 메모리 장치(802)를 포함한다. 도식된 파워 회로(816)는 파워 공급 회로(880)와, 참조 전압을 제공하기 위한 회로(882)와, 펄스를 이용하여 제 1 워드라 인을 제공하기 위한 회로(884)와, 펄스를 이용하여 제 2 워드라인을 제공하기 위한 회로(886)와, 펄스를 갖는 비트라인을 제공하기 위한 회로(888)를 포함한다. 시스템(800)은 프로세서(822), 또는 메모리 액세스를 위한 메모리 컨트롤러를 포함한다.
메모리 장치(802)는, 와이어링(wiring)이나 금속화 라인을 통해, 프로세서(822)로부터 제어 신호(824)를 수신한다. I/O 라인을 통해 액세스되는 데이터를 저장하기 위해 상기 메모리 장치(802)가 사용된다. 추가적인 회로와 제어 신호가 제공될 수 있으며, 메모리 장치(802)는 본 발명에 초점을 맞추기 쉽도록 간략화되었다. 하나 이상의 프로세서(822), 또는 메모리 장치(802)는 앞서 언급된 메모리 구조물을 포함할 수 있다.
프로세서와 메모리 장치 간의 통신 시간을 감소시키기 위해, 다양한 전자 시스템이 단일 패키지 프로세싱 유닛, 또는 단일 반도체 칩으로 조립될 수 있다.
메모리 셀에 대한 응용 분야는 메모리 모듈, 장치 드라이버, 파워 모듈, 통시 모뎀, 프로세서 모듈, 애플리케이션 특수 모듈에서 사용되는 전자 시스템을 포함할 수 있고, 다중 레이어, 다중 칩, 모듈을 포함할 수 있다. 이러한 회로는 다양한 전자 시스템, 가령 시계, TV, 셀 폰, PC, 자동차, 산업 제어 시스템, 항공기 등의 구성요소일 수 있다.

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  6. 반도체 구조물에 있어서, 상기 반도체 구조물은
    전도성 도핑된 반도성 물질을 포함하는 반도체 기판,
    상기 전도성 도핑된 반도성 물질 내부에 위치하는 트렌치 처리된 고립 영역으로서, 측벽을 갖는 상기 트렌치 처리된 고립 영역,
    상기 트렌치 처리된 고립 영역의 측벽과 전도성 도핑된 반도성 물질 사이의 비트라인(bitline),
    상기 비트라인(bitline)과 트렌치 처리된 고립 영역 위에 위치하는 유전 물질,
    상기 유전 물질 위에 위치하는 워드라인(wordline),
    상기 워드라인(wordline)에 이웃하며, 한 쌍의 소스/드레인 영역 사이에서 수직으로 위치하는 채널 영역을 포함하는 수직으로 뻗어 있는 필라(vertically-extending pillar)로서, 상기 워드라인은 소스/드레인 영역들을 상기 채널 영역을 통해 게이트 방식으로(gatedly) 서로 연결시키는 트랜지스터 게이트를 포함하며, 한 쌍의 소스/드레인 영역들 중 하나가 상기 비트라인(bitline)에 전기적으로 연결되는, 수직으로 뻗어 있는 필라를 포함하며,
    이때 상기 수직으로 뻗어 있는 필라는 상기 비트라인(bitline)의 바로 위에 위치하지 않는 것을 특징으로 하는 반도체 구조물.
  7. 제 6 항에 있어서, 상기 비트라인(bitline)은 금속 실리사이드를 포함하는 것을 특징으로 하는 반도체 구조물.
  8. 제 6 항에 있어서, 상기 전도성 도핑된 반도체 물질은 모노크리스탈린 반도체 물질을 포함하며, 이때 상기 수직으로 뻗어 있는 필라는 상기 모노크리스탈린 반도체 물질의 모노크리스탈린 확장 영역을 포함하는 것을 특징으로 하는 반도체 구조물.
  9. 제 6 항에 있어서,
    상기 기판은 제 1 도핑된 영역과, 상기 제 1 도핑된 영역 위에 위치하는 제 2 도핑된 영역을 포함하며, 상기 제 1 도핑된 영역과 상기 제 2 도핑된 영역 중 하나는 p-타입이고, 나머지 하나는 n-타입이며, 상기 전도성 도핑된 반도체 물질은 제 2 도핑된 영역이며,
    상기 트렌치 처리된 고립 영역은 상기 제 2 도핑된 영역을 통과하여, 상기 제 1 도핑된 영역으로 뻗어 있고,
    상기 비트라인(bitline)은 상기 제 2 도핑된 영역 내에 존재하고, 기판의 상기 제 1 도핑된 영역 내부에는 존재하지 않는 것을 특징으로 하는 반도체 구조물.
  10. 제 6 항에 있어서, 상기 소스/드레인 영역들 중 상기 비트라인(bitline)과 전기적으로 연결되어 있는 하나가 제 1 소스/드레인 영역이며, 이때 상기 소스/드레인 영역의 나머지 하나는 제 2 소스/드레인 영역이며, 이는 커패시터와 전기적으로 연결되어 있으며, 이때, 상기 트랜지스터 게이트와, 커패시터와, 소스/드레인 영역과, 채널 영역이 DRAM 유닛 셀을 형성하는 것을 특징으로 하는 반도체 구조물.
  11. 반도체 구조물에 있어서, 상기 반도체 구조물은
    반도성 물질 상부 표면을 갖는 반도체 기판,
    상기 기판으로 뻗어 있는 고립 영역,
    상기 고립 영역과 상기 기판 사이의 비트라인(bitline),
    상기 비트라인과 상기 고립 영역 위에 위치하는 이격된 한 쌍의 워드라인(wordline)으로서, 상기 한 쌍의 워드라인 중 하나는 제 1 워드라인이며, 나머지 하나는 제 2 워드라인인 상기 이격된 한 쌍의 워드라인,
    상기 이격된 워드라인 사이에 위치하는 전기 절연 라인,
    상기 반도성 물질 상부 표면 위쪽으로 뻗어 있는 전도성 도핑된 반도체 물질의 제 1 수직으로 뻗어 있는 필라(a first vertically-extending pillar)로서, 상기 제 1 수직으로 뻗어 있는 필라는 상기 제 1 워드라인을 통과하여 위쪽으로 뻗어 있고, 상기 제 1 수직으로 뻗어 있는 필라는 제 2 타입의 채널 영역의 수직으로 마주보는 측부 상에 제 1 타입의 한 쌍의 소스/드레인 영역을 포함하며, 이때 상기 제 1 타입과 상기 제 2 타입 중 하나는 p-타입이고 나머지 하나는 n-타입이며, 상기 한 쌍의 소스/드레인 영역은 제 1 소스/드레인 영역과 제 2 소스/드레인 영역이며, 상기 제 1 소스/드레인 영역은 비트라인과 전기적으로 연결되어 있는, 제 1 수직으로 뻗어 있는 필라,
    상기 반도성 물질 상부 표면 위쪽으로 뻗어 있는 전도성 도핑된 반도체 물질의 제 2 수직으로 뻗어 있는 필라(a second vertically-extending pillar)로서, 상기 제 2 수직으로 뻗어 있는 필라는 상기 제 2 워드라인을 통과하여 위쪽으로 뻗어 있고, 상기 제 2 수직으로 뻗어 있는 필라는 제 2 타입의 채널 영역의 수직으로 마주보는 측부 상에 제 1 타입의 한 쌍의 소스/드레인 영역을 포함하며, 상기 제 2 수직으로 뻗어 있는 필라의 상기 한 쌍의 소스/드레인 영역은 제 3 소스/드레인 영역과 제 4 소스/드레인 영역이며, 상기 제 3 소스/드레인 영역은 비트라인과 전기적으로 연결되어 있는, 제 2 수직으로 뻗어 있는 필라,
    상기 제 1 수직으로 뻗어 있는 필라 주위에 위치하며 상기 제 1 수직으로 뻗어 있는 필라를 제 1 워드라인으로부터 분리시키는, 제 1 게이트 유전체,
    상기 제 2 수직으로 뻗어 있는 필라 주위에 위치하며 상기 제 2 수직으로 뻗어 있는 필라를 제 2 워드라인으로부터 분리시키는, 제 2 게이트 유전체,
    상기 제 2 소스/드레인 영역과 전기적으로 연결되어 있는 제 1 전하 저장 장치, 및
    상기 제 4 소스/드레인 영역과 전기적으로 연결되어 있는 제 2 전하 저장 장치를 포함하는, 반도체 구조물.
  12. 제 11 항에 있어서, 상기 제 1 전하 저장 장치와 상기 제 2 전하 저장 장치는 커패시터임을 특징으로 하는 반도체 구조물.
  13. 제 12 항에 있어서, 상기 전기 절연 라인은 하이-k 유전 물질(high-k dielectric material) 위에 위치하는 실리콘 다이옥사이드를 포함하는 것을 특징으로 하는 반도체 구조물.
  14. 제 12 항에 있어서, 상기 고립 영역과 상기 전기 절연 라인 사이에 하이-k 유전 물질을 더 포함하는 것을 특징으로 하는 반도체 구조물.
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