CN110785843A - 具有带有两个晶体管及一个电容器的存储器单元且具有与参考电压耦合的晶体管的主体区的设备 - Google Patents

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CN110785843A
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卡迈勒·M·考尔道
C·穆利
S·普卢居尔塔
R·N·古普塔
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Micron Technology Inc
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Abstract

一些实施例包含一种具有两个晶体管及一个电容器的存储器单元。所述晶体管是第一晶体管及第二晶体管。所述电容器具有与所述第一晶体管的源极/漏极区耦合的第一节点，且具有与所述第二晶体管的源极/漏极区耦合的第二节点。所述存储器单元具有与所述第一晶体管的所述源极/漏极区相邻的第一主体区，且具有与所述第二晶体管的所述源极/漏极区相邻的第二主体区。第一主体连接线将所述存储器单元的所述第一主体区耦合到第一参考电压。第二主体连接线将所述存储器单元的所述第二主体区耦合到第二参考电压。所述第一参考电压及所述第二参考电压可彼此相同或可彼此不同。

Description

具有带有两个晶体管及一个电容器的存储器单元且具有与参 考电压耦合的晶体管的主体区的设备
相关专利数据
本专利主张2017年8月31日申请的第62/552,995号美国临时申请案的优先权。
技术领域
本发明涉及具有带有两个晶体管及一个电容器的存储器单元且具有与参考电压耦合的晶体管的主体区的设备。
背景技术
动态随机存取存储器(DRAM)用于现代计算架构中。与替代类型的存储器相比，DRAM可提供结构简单、低成本及高速的优点。
有望用于DRAM中的存储器单元是具有两个晶体管及一个电容器的存储器单元配置(所谓2T-1C存储器单元配置)。2T-1C存储器单元在图1中示意性地被说明为存储器单元配置2。存储器单元的两个晶体管被标记为T1及T2，且存储器单元的电容器被标记为CAP。
T1的源极/漏极区与电容器CAP的第一节点连接，且T1的另一源极/漏极区与第一比较位线BL-1连接。T1的栅极与字线WL连接。T2的源极/漏极区与电容器CAP的第二节点连接，且T2的另一源极/漏极区与第二比较位线BL-2连接。T2的栅极与字线WL连接。
比较位线BL-1及BL-2延伸到电路4，电路4比较比较位线BL-1与BL-2的电性质(例如，电压)以确认存储器单元的存储器状态。电路4可包含感测放大器。比较位线BL-1及BL-2串联地用来对存储器单元进行寻址，且在一些方面可被视为一起用作单个数字线。
参考图2描述可关于存储器单元配置2的晶体管发生的问题。图中说明晶体管T1连同字线WL、位线BL-1及电容器CAP的区，其中仅展示电容器的电节点中的一者的部分。晶体管T1包含半导体材料的垂直柱5。绝缘材料3经提供在垂直柱5旁边且在字线WL上方。字线WL与垂直柱5之间的绝缘材料3的区可对应于栅极电介质，且可具有与绝缘材料3的其它区不同的成分。
绝缘材料3可包括任何合适成分；包含例如二氧化硅。
垂直柱5可包括任何合适成分，且在一些实施例中可包括适当掺杂硅。垂直柱5包含晶体管T1的主体区10，且包含晶体管10的源极/漏极区14及16。
主体区10被展示为从源极/漏极区14及16垂直偏移，且在源极/漏极区14与16之间。源极/漏极区14与主体区10之间的近似界面是用虚线13说明，且源极/漏极区16与主体区10之间的近似界面是用虚线15说明。源极/漏极区14及16可为垂直柱5的半导体材料的导电掺杂区。
位线BL-1由绝缘材料7支撑。此绝缘材料可包括任何合适成分或成分组合；举例来说例如二氧化硅、氮化硅等。
晶体管T1是以两种操作模式A及B说明。操作模式A在电容器CAP与位线BL-1之间具有电隔离，且操作模式B在电容器CAP与位线BL-1之间具有电耦合。操作模式A可对应于字线WL的操作状态，其中低电压或无电压沿所述字线传递。操作模式B可对应于字线WL的操作状态，其中足够电压沿所述字线传递以将电荷载流子吸引到主体区10中的靠近所述字线的段，且由此沿主体区10在源极/漏极区14与16之间形成导电沟道12(由虚线所说明)。由于源极/漏极区14及16分别是与位线BL-1及电容器CAP耦合的导电区，所以导电沟道12将电容器CAP及位线BL-1彼此电耦合。
可关于所说明晶体管T1发生的问题为主体区10是浮体。因此，包括此晶体管的存储器单元(即，存储器单元2)可能遭受浮体效应，这可能导致电荷保持能力下降、功率分配问题及/或其它问题。
尽管未说明，但是晶体管T2(图1中所展示)可包括与晶体管T1的浮体10类似的浮体；这可能加剧存储器单元2的浮体效应。
期望开发减轻与晶体管T1及T2相关联的上述浮体效应的存储器单元配置，且开发并入此类存储器单元配置的存储器阵列。
附图说明
图1是具有2个晶体管及1个电容器的现有技术存储器单元的示意图。
图2展示在两种操作模式下的现有技术晶体管的区的示意横截面侧视图。
图3是实例存储器阵列的区的示意横截面侧视图。
图4及5是沿与图3的横截面正交的横截面展示的图3的存储器阵列的示意横截面侧视图。图5展示相对于图4的配置的替代配置。图4及5的视图沿图3的线4/5-4/5，且图3的视图沿图4及5的线3-3。
图6及7是沿相对于图3的横截面位于平面外的横截面展示的图3的存储器阵列的示意横截面侧视图。图6展示相对于图5的配置的替代配置。
图8是另一实例存储器阵列的区的示意横截面侧视图。
图9及10是沿与图8的横截面正交的横截面展示的图8的存储器阵列的示意横截面侧视图。图10展示相对于图9的配置的替代配置。图9及10的视图沿图8的线9/10-9/10，且图8的视图沿图9及10的线9-9。
图11及12是沿相对于图8的横截面位于平面外的横截面展示的图8的存储器阵列的示意横截面侧视图。图11展示相对于图12的配置的替代配置。
图13是另一实例存储器阵列的区的示意横截面侧视图。
图14及15是沿与图13的横截面正交的横截面展示的图13的存储器阵列的示意横截面侧视图。图15展示相对于图14的配置的替代配置。图14及15的视图沿图13的线14/15-14/15，且图13的视图沿图14及15的线13-13。
图16是具有实例存储器阵列的实例设备的区及在存储器外围的用于与跨存储器阵列延伸的线进行电连接的实例区的示意横截面侧视图。
具体实施方式
一些实施例包含2T-1C存储器单元配置，其中晶体管的主体区与参考电压耦合，而非如上文在背景技术部分中所描述的常规配置中发生那样电浮动。存储器阵列的晶体管的所有主体区可与同一参考电压耦合；或替代地，存储器阵列的晶体管的一或多个主体区可与不同于其它主体区的参考电压耦合。可提供导电路径(即，主体连接线)以从主体区延伸到具有所期望参考电压的导电组件。可利用(若干)任何合适参考电压，且在一些实施例中(若干)参考电压可包含接地电压及/或共同极板电压。参考图3到16描述实例实施例。
参考图3，设备20包括存储器阵列22的区。所述存储器阵列包含多个存储器单元24，其中两个存储器单元被说明为24a及24b。提供虚线19以示意性地说明存储器单元24a的近似边界。
存储器单元24a及24b由基底21支撑。基底21可包括半导体材料；且可例如包括单晶硅，本质上由其组成或由其组成。基底21可被称为半导体衬底。术语“半导体衬底”表示包括半导体材料的任何构造，包含但不限于块状半导体材料，例如半导体晶片(单独或在包括其它材料的组合件中)及半导体材料层(单独或在包括其它材料的组合件中)。术语“衬底”是指任何支撑结构，包含但不限于上文所描述的半导体衬底。在一些应用中，基底21可对应于内含与集成电路制造相关联的一或多种材料的半导体衬底。此类材料可包含例如难熔金属材料、势垒材料、扩散材料、绝缘体材料等中的一或多者。间隙经提供在基底21的上部区与存储器阵列22的所说明部分的下部区之间以指示可在基底21与存储器阵列22的所说明部分之间提供额外组件、结构等。在其它实施例中，存储器阵列22的所说明部分可直接抵靠基底21的上表面。
每一存储器单元(24a及24b)包含两个晶体管；其中存储器单元24a的晶体管被标记为晶体管26a及28a，且存储器单元24b的晶体管被标记为26b及28b。晶体管26a及26b分别对应于存储器单元24a及24b的第一晶体管T1；且晶体管28a及28b分别对应于存储器单元24a及24b的第二晶体管T2。在一些实施例中，晶体管26a、28a、26b及28b可分别被称为第一、第二、第三及第四晶体管。
晶体管26a、26b、28a及28b包含在半导体柱40到43内且在所述柱40到43下方的间隔区79内的区。具体来说，晶体管26a包含半导体柱40内的沟道区50；其中此沟道区在一对源极/漏极区51与52之间。源极/漏极区51在柱40内，且源极/漏极区52在柱40下方的间隔区79内。晶体管28a包含半导体柱41内的沟道区54，其中此沟道区在一对源极/漏极区55与56之间。晶体管26b包含半导体柱42内的沟道区58，其中此沟道区在一对源极/漏极区59与60之间。晶体管28b包含半导体柱43内的沟道区62，其中此沟道区在一对源极/漏极区63与64之间。在一些实施例中，源极/漏极区51、52、55、56、59、60、63及64分别被称为第一、第二、第三、第四、第五、第六、第七及第八源极/漏极区。
半导体柱40到43及所述柱下方的间隔区79可包括任何合适半导体材料或半导体材料组合；且在一些实施例中可包括硅、锗中的一者或两者，本质上由其组成或由其组成。半导体柱40到43内的沟道区50、54、58及62以及源极/漏极区51、52、55、56、59、60、63及64可包括适当掺杂区。例如，源极/漏极区可包括柱及间隔区79内的重掺杂区，且沟道区可包括柱内的阈值电压掺杂区。柱41到43内的源极/漏极区与沟道区之间的边界未在图3中说明，且可经提供在任何合适位置。
晶体管26a、28a、26b及28b分别包含主体区64、66、68及70；其中此类主体区与上文参考图2所描述的主体区10类似(即，垂直地在晶体管中的每一者的源极/漏极区之间)。然而，与图2的现有技术构造相反，晶体管26a、28a、26b及28b的主体区64、66、68及70并非电浮动的，而是分别通过主体连接线(或结构)65、67、69及71连接到参考电压。主体连接线相对于图3的横截面视图延伸进出页面。主体连接线的近似上边界是用虚线61示意性地说明。主体连接线的近似下边界可被视为沿与间隔区79的界面。
主体连接线65、67、69及71可分别被称为第一、第二、第三及第四主体连接线(或结构)。第一主体连接线65将第一存储器单元24a的第一主体区64耦合到第一参考电压72。第二主体连接线67将第一存储器单元24a的第二主体区66耦合到第二参考电压73。第三主体连接线69将第二存储器单元24b的第三主体区68耦合到第三参考电压74。第四主体连接线71将第二存储器单元24b的第四主体区70耦合到第四参考电压75。
在一些实施例中，参考电压72到75可全部为共同参考电压。此共同参考电压可为任何合适电压；包含例如接地电压、共同极板电压等。在一些实施例中，参考电压72到75中的至少一者可与参考电压72到75中的至少另一者不同。
第一晶体管26a及26b分别包括晶体管栅极27a及27b；且第二晶体管28a及28b分别包括晶体管栅极29a及29b。晶体管栅极27a、27b、29a及29b与对应于图1的字线WL的字线38耦合。在所说明实施例中，晶体管栅极由字线38中的靠近半导体柱40到43的区组成。
字线38可包括任何合适导电材料，举例来说例如各种金属(例如，钛、钨、钴、镍、铂等)、含金属成分(例如，金属硅化物、金属氮化物、金属碳化物等)及/或导电掺杂半导体材料(例如，导电掺杂硅、导电掺杂锗等)中的一或多者。
每一存储器单元(24a及24b)包含电容器；其中存储器单元24a的电容器被标记为电容器30a，且存储器单元24b的电容器被标记为电容器30b。所述电容器对应于图1中被标记为CAP的电容器。
每一电容器包含第一节点(即，第一电极)32、第二节点(即，第二电极)34及第一节点与第二节点之间的电介质材料36。
第一节点32及第二节点34可包括任何合适导电材料，举例来说例如各种金属(例如，钛、钨、钴、镍、铂等)、含金属成分(例如，金属硅化物、金属氮化物、金属碳化物等)及/或导电掺杂半导体材料(例如，导电掺杂硅、导电掺杂锗等)中的一或多者。第一节点32及第二节点34在一些实施例中可包括彼此相同的成分，且在其它实施例中可包括彼此不同的成分。
电介质材料36可包括任何合适成分或成分组合；且在一些实施例中可包括二氧化硅、氮化硅、氧化铝、氧化铪、氧化锆等中的一或多者。在一些实施例中，电介质材料36可被称为电容器电介质材料，且可被视为第一电极32与第二电极34之间的电容器电介质膜。
第一电容器30a具有与第一晶体管26a的第一源极/漏极区51耦合的第一节点32，且具有与第二晶体管28a的第三源极/漏极区55耦合的第二节点34。第二电容器30b具有与第三晶体管26b的第五源极/漏极区59耦合的第一节点32，且具有与第四晶体管28b的第七源极/漏极区63耦合的第二节点34。
第一存储器单元24a的柱40及41通过一对间隔区79分别耦合到比较位线76a及78a。比较位线76a及78a与图1的位线BL-1及BL-2类似，且延伸到适于比较比较位线76a与78a的电性质(例如，电压)以确认存储器单元24a的存储器状态的电路4A(例如，感测放大器)。类似地，第二存储器单元24b的柱42及43通过一对间隔区79分别耦合到比较位线76b及78b。比较位线76b及78b延伸到适于比较比较位线76b与78b的电性质(例如，电压)以确认存储器单元24b的存储器状态的电路4B(例如，感测放大器)。
比较位线76a、78a、76b及78b可包括任何合适导电材料，举例来说例如各种金属(例如，钛、钨、钴、镍、铂等)、含金属成分(例如，金属硅化物、金属氮化物、金属碳化物等)及/或导电掺杂半导体材料(例如，导电掺杂硅、导电掺杂锗等)中的一或多者。
比较位线76a、78a、76b及78b由上文参考图2所描述的绝缘材料7支撑。
绝缘材料3围绕存储器单元24a及24b且沿字线38延伸。字线38与垂直柱40到43之间的绝缘材料3的区可对应于栅极电介质，且可具有与绝缘材料3的其它区不同的成分。
图3的存储器单元24a可被视为从下伏衬底21垂直偏移的存储器单元的实例。存储器单元24a具有相对于彼此横向偏移的第一晶体管26a及第二晶体管28a，且具有相对于第一电容器26a及第二电容器28a垂直偏移的电容器30a。存储器单元24b可被视为从下伏衬底21垂直偏移的类似存储器单元的实例。
在操作中，可将电压的组合施加到字线及一对比较位线以唯一地存取存储器阵列22的存储器单元。例如，可将电压的组合施加到字线38以及比较位线76a及78a以唯一地存取存储器单元24a。也可在存储器单元的存取期间沿主体连接线(例如，第一存储器单元24a的主体连接线65及67)施加电压。根据所期望操作，可利用主体连接线上的电压来促进或阻止主体区(例如，第一存储器单元24a的主体区64及66)内的电荷积累，从而提供对泄漏电流及阈值电压的控制。可类似地使用字线38、比较位线76b/78b及主体连接线69/71操作第二存储器单元24b。
图4展示沿与图3的平面正交的平面且沿图3的线4/5-4/5的存储器阵列22的横截面。图4展示存储器单元24a连同额外存储器单元24h、24i及24j。存储器单元24h、24i及24j分别包含电容器30h、30i及30j。
存储器单元24h、24i及24j包含与存储器单元24a的T1晶体管类似的T1晶体管；且包含与存储器单元24a的半导体柱40类似的半导体柱(未标记)。存储器单元24h、24i及24j的半导体柱在字线80、81及82旁边；这与字线38在存储器单元24a的半导体柱40旁边类似。
比较位线76a沿图4的横截面的平面延伸，且主体连接线(结构)65在比较位线76a上方且基本上平行于此比较位线延伸(其中术语“基本上平行”表示在合理的制造及测量公差内平行)。尽管主体连接结构65被称为“线”，但是应理解，主体连接结构65可具有任何合适配置；且在一些实施例中可为弯曲的、波浪形的等。
主体连接线65可包括掺杂半导体材料；且在一些实施例中可包括其中具有适当掺杂剂的硅及锗，本质上由其组成或由其组成。主体连接线65可相对于源极/漏极区51及52具有相反导电类型。例如，在其中源极/漏极区51及52是n型区(即，具有n型载流子作为多数载流子类型)的实施例中，主体连接线65可为p型区(即，可具有p型载流子作为多数载流子类型)；且在其中源极/漏极区是p型区的实施例中，主体连接线65可为n型区。在所展示实施例中，主体连接线65通过间隔区79与比较位线76a隔开。间隔区79经配置为基本上平行于主体连接线65及比较位线76a且夹置在主体连接线65与比较位线76a之间的线。间隔区79在一些实施例中可包括与主体连接线65相同的半导体材料，且在其它实施例中可包括与主体连接线65不同的半导体材料。间隔区79是导电掺杂的，且包括源极/漏极区52。
应注意，源极/漏极区52与沟道区50隔开达主体连接线65的厚度T。在一些实施例中，可能期望主体连接线65的厚度T相对较大，因而可减小沿主体连接线的电阻。然而，大厚度T可减小比较位线76a与沟道区50之间的导电性，这可减小驱动电流--从而导致操作速度变慢。因此，最优厚度T可为用于实现沿主体连接线65的低电阻的所期望大厚度与用于实现比较位线76a与沟道区50之间的强耦合的窄厚度之间的折衷。在一些实例实施(例如，下文关于图7所论述的实施例)中，可修改字线形状以至少部分地补偿主体连接线的提高的厚度。
图5展示与图4的横截面类似但是根据其中沿主体连接线65形成袋区84的实施例的横截面。此类袋区可具有高于主体连接线的其它区的电荷载流子浓度，且可提高沿主体连接线65的导电性。袋区84可通过在使用字线38、80、81及82作为掩模的同时将掺杂剂植入到主体连接线65中而形成在所述字线之后。在一些实施例中，可在形成袋区84之后加热设备20，这可将掺杂剂从袋区84扩散到主体连接线65的其它区中。在一些实施例中，字线38、80、81及82可被视为通过中间区83彼此隔开，且袋区84可被视为形成在主体连接线65中的从中间区83垂直偏移的段85内(且在所展示实施例中是在中间区83正下方)。在一些实施例中，主体连接线65可被视为包括具有袋区84的段85，且包括段85之间的区87。段85及区87都可包括相同的多数载流子类型(例如，都可为p型)；其中段85包括高于区87的电荷载流子浓度。
主体连接线67、69及71可包括与如关于主体连接线65所描述相同的配置。
图6展示沿平行于图3的横截面的横截面但是相对于图3的横截面偏移的存储器阵列22。图6的横截面沿字线38。电容器30a及30b在图6的横截面的平面后方，且因此以虚线(即，幻影)视图展示。柱40到43也在图6的横截面的平面后方，且也以虚线视图展示。
字线38可被视为包括沿第一晶体管26a的第一栅极区，其中第一栅极区对应于栅极27a；沿第二晶体管28a的第二栅极区，其中第二栅极区对应于栅极29a；沿第三晶体管26b的第三栅极区，其中第三栅极区对应于栅极27b；及沿第四晶体管28b的第四栅极区，其中第四栅极区对应于栅极29b。第一栅极区27a、第二栅极区29a、第三栅极区27b及第四栅极区29b分别靠近第一主体区64、第二主体区66、第三主体区68及第四主体区70(其中主体区64、66、68及70在图6的横截面的平面后方的柱40到43的区内，且因此在图6中用虚线箭头指示)。
字线38包括第一栅极区27a与第二栅极区及29a之间的第一段100、第二栅极区29a与第三栅极区27b之间的第二段102及第三栅极区27b与第四栅极区29b之间的第三段104。
在一些实施例中，字线38的第一栅极区27a可被视为具有上表面105a及下表面107a；第二栅极区29a可被视为具有上表面105c及下表面107c；第三栅极区27b可被视为具有上表面105e及下表面107e；且第四栅极区29b可被视为具有上表面105g及下表面107g。字线38的第一段100可被视为具有上表面105b及下表面107b；字线38的第二段102可被视为具有上表面105d及下表面107d；且字线38的第三段104可被视为具有上表面105f及下表面107f。
在一些实施例中，第一栅极区27a的上表面105a及第二栅极区及29a的上表面105c可被称为第一上表面及第二上表面，且字线38的第一段100的上表面105b可被称为第三上表面。而且，第一栅极区27a的下表面107a及第二栅极区29a的下表面107c可被称为第一下表面及第二下表面，且字线38的第一段100的下表面107b可被称为第三下表面。在所展示实施例中，第三上表面105b与第一上表面105a及第二上表面105c成基本上平面(其中术语“基本上平面”表示在合理的制造及测量公差内平面)。而且，第三下表面107b与第一下表面107a及第二下表面107c成基本上平面。在图6的特定应用中，字线38的整个上表面是基本上平面的，且字线38的整个下表面是基本上平面的。
如果主体连接线的厚度(例如，图4中所展示的主体连接线65的厚度T)足够薄使得在晶体管(例如，晶体管26a)的沟道区与主体连接线的与沟道区相对的侧上的源极/漏极区(例如，源极/漏极区52(图4中所展示))之间存在合适电耦合，那么图6的实施例可能是合适的。在其它实施例中，可能期望修改字线的形状以便提高通过靠近字线的主体连接线的电耦合。例如，图7展示沿与如图6中所使用相同的平面但是根据其中相对于图6的实施例修改字线38的实施例的存储器阵列22。
如同图6的字线38，图7的字线38具有全部彼此成基本上平面的上表面105a、105b、105c、105d、105e、105f及105g。然而，不同于图6的字线38，图7的字线38的一些下表面相对于其它下表面垂直偏移。具体来说，字线段100、102及104的下表面107b、107d及107f垂直偏移到字线38的栅极区27a、29a、27b及29b的下表面107a、107c、107e及107g下方。此会产生鞍区108(或插入区)，其中字线承受主体连接线65、67、69及71。字线跨由鞍区108提供的主体连接线65、67、69及71的垂直重叠可使能够在沿字线38施加电压时在主体连接线65、67、69及71内形成导电沟道，这可实现在主体连接线的一侧上的沟道区与主体连接线的相对侧上的源极/漏极区之间(例如，在相对于晶体管26a示意性地展示的沟道区50与源极/漏极区52之间)的有效电耦合。鞍区108可具有任何合适形状；包含例如弯曲形状、抛物线形状等。例如，字线的形状可经调整使得鞍区108与主体连接线65、67、69及71垂直重叠达合适量。
在一些实施例中，上文参考图3所描述的类型的存储器单元24a及24b可并入呈其中在存储器单元之间共享比较位线(例如，比较位线76a、78a、76b及78b)的存储器阵列中。例如，图8展示呈其中存储器单元24a与存储器单元24c共享比较位线76a及78a；且其中存储器单元24b与存储器单元24d共享比较位线76b及78b的配置的存储器阵列22的区。在所说明实施例中，轴线110延伸穿过比较位线76a、78a、76b及78b，且界定镜平面。镜平面的一侧上的存储器单元24c及24d是镜平面的相对侧上的存储器单元24a及24b的基本上镜像；其中术语“基本上镜像”表示在制造及测量的合理公差内的镜像。在一些实施例中，存储器单元24a及24c可分别被称为第一存储器单元及第二存储器单元；其中此类存储器单元是相对于延伸穿过共享比较位线76a及78a的平面110的彼此的基本上镜像。
图8的存储器阵列22被展示为包括从第一字线38垂直偏移的第二字线38a；其中第二字线38a跨存储器单元24c及24d的晶体管26c、28c、26d及28d延伸。
存储器单元24a及24b具有上文参考图3所描述的主体区64、66、68及70；且存储器单元24c及24d具有类似主体区64a、66a、68a及70a。主体区64、66、68及70与主体连接线65、67、69及71耦合；且主体区64a、66a、68a及70a与类似主体连接线65a、67a、69a及71a耦合。主体连接线65、67、69及71延伸到参考电压72、73、74及75；且主体连接线65a、67a、69a及71a延伸到类似参考电压72a、73a、74a及75a。参考电压72、73、74、75、72a、73a、74a及75a可全部彼此相同。替代地，参考电压72、73、74、75、72a、73a、74a及75a中的一或多者可与参考电压72、73、74、75、72a、73a、74a及75a中的一或多个其它者不同。
主体连接线65a、67a、69a及71a可包括上文关于主体连接线65、67、69及71所描述的任何材料；且在一些实施例中可包括导电掺杂半导体材料(例如，导电掺杂硅、导电掺杂锗等)。
主体连接线65a、67a、69a及71a通过间隔区79与比较位线76a、78a、76b及78b隔开。在一些实施例中，主体连接线65a、67a、69a及71a可包括掺杂为第一导电类型(例如，n型或p型)的半导体材料，且间隔区可包括掺杂为与第一导电类型不同的第二导电类型的半导体材料。
在一些实施例中，晶体管26a及28a被视为第一存储器单元24a的晶体管；且此类晶体管分别包括第一源极/漏极区51、第二源极/漏极区52、第三源极/漏极区55及第四源极/漏极区56。晶体管26c及28c被视为第二存储器单元24c的晶体管；且此类晶体管分别包括第五源极/漏极区51a、第六源极/漏极区52a、第七源极/漏极区55a及第八源极/漏极区56a。第二源极/漏极区52、第四源极/漏极区56、第六源极/漏极区52a及第八源极/漏极区56a在间隔区79内。
主体连接线65、67、69及71基本上平行于比较位线76a、78a、76b及78b延伸，且相对于图8的横截面视图延伸进出页面。类似地，主体连接线65a、67a、69a及71a基本上平行于比较位线76a、78a、76b及78b延伸，且相对于图8的横截面视图延伸进出页面。在一些实施例中，主体连接线65及67可被称为与第一存储器单元24a相关联的第一主体连接线；且主体连接线65a及67a可被称为与第二存储器单元24c相关联的第三主体连接线及第四主体连接线。在此类实施例中，第一主体连接线65及第三主体连接线65a可被视为彼此基本上平行且基本上平行于第一比较位线76a；且第二主体连接线67及第四主体连接线67a可被视为彼此基本上平行且基本上平行于第二比较位线78a。
图9展示沿与图8的平面正交的平面且沿图8的线9/10-9/10的存储器阵列22的区。图9与图4的视图(上文所描述)类似，且展示存储器单元24a及24c连同额外存储器单元24h、24i、24j、24x、24y及24z。存储器单元24h、24i、24j、24x、24y及24z分别包含电容器30h、30i、30j、30x、30y及30z。
存储器单元24h、24i、24j、24x、24y及24z包含与存储器单元24a及24c的T1晶体管类似的T1晶体管；且包含与存储器单元24a及24c的半导体柱40及40a类似的半导体柱(未标记)。存储器单元24h、24i、24j、24x、24y及24z的半导体柱在字线80、81、82、80a、81a及82a旁边；这与字线38及38a在存储器单元24a及24c的半导体柱40及40a旁边类似。
比较位线76a沿图9的横截面的平面延伸。主体连接线65在比较位线76a上方且基本上平行于此比较位线延伸，且主体连接线65a在比较位线76a下方且基本上平行于比较位线延伸。在所展示实施例中，主体连接线65及65a与控制器130耦合，控制器130经配置以将所期望参考电压72及72a提供到主体连接线65及65a。所述控制器在一些实施例中可包含控制电路(举例来说例如逻辑电路)，或在其它实施例中可简单地为保持在接地或其它固定电压的板或其它结构。
间隔区79经配置为基本上平行于主体连接线65及65a且基本上平行于比较位线76a的线。
图10展示与图9的横截面类似但是根据其中沿主体连接线65及65a形成袋区84的实施例(与上文参考图5所描述的构造类似)的横截面。此类袋区可提供与上文参考图5所描述的优点相同的优点。
图11展示沿平行于图8的横截面的横截面但是相对于图8的横截面偏移的存储器阵列22。图11沿字线38及38a。电容器30a、30b、30c及30d在图11的横截面的平面后方，且因此以虚线视图展示。
字线38包括第一栅极区27a、第二栅极区29a、第三栅极区27b及第四栅极区29b；且类似地，字线38a包括第七栅极区27c、第八栅极区29c、第九栅极区27d及第十栅极区29d。
字线38包括上文参考图6所描述的上表面105a、105b、105c、105d、105e、105f及105g；及下表面107a、107b、107c、107d、107e、107f及107g。字线38a包括类似上表面120a、120b、120c、120d、120e、120f及120g；及类似下表面122a、122b、122c、122d、122e、122f及122g。
在图11的实施例中，字线38的上表面105a、105b、105c、105d、105e、105f及105g全部彼此基本上平行；且字线38的下表面107a、107b、107c、107d、107e、107f及107g全部彼此基本上平行。而且，字线38a的上表面120a、120b、120c、120d、120e、120f及120g全部彼此基本上平行；且字线38a的下表面122a、122b、122c、122d、122e、122f及122g全部彼此基本上平行。
如同图6的实施例，如果主体连接线的厚度(例如，图8的主体连接线65及65a的厚度)足够薄使得在晶体管(例如，晶体管26a及26c)的沟道区与主体连接线的与沟道区相对的侧上的源极/漏极区(例如，源极/漏极区52及52a(图8中所展示))之间存在合适电耦合，那么图11的实施例可能是合适的。在其它实施例中，可能期望修改字线的形状，这与上文参考图7所论述的修改类似。例如，图12展示沿与如图11中所使用相同的平面但是根据其中相对于图11的实施例修改字线38及38a的实施例的存储器阵列22。
图12的字线38具有彼此成基本上平面的所有上表面105a、105b、105c、105d、105e、105f及105g，且图12的字线38a具有彼此成基本上平面的所有下表面122a、122b、122c、122d、122e、122f及122g。然而，字线38的下部部分包括如同上文参考图7所论述的鞍区的鞍区108，且字线38a的上部部分包括类似鞍区108a。
在所展示实施例中，字线38的下表面107b、107d及107f沿字线段100、102及104；且垂直偏移到栅极区27a、29a、27b及29b的下表面107a、107c、107e及107g下方。类似地，字线38a的上表面120b、120d及120f沿字线段100a、102a及104a；且垂直偏移到栅极区27c、29c、27d及29d的上表面120a、120c、120e及120g上方。
在一些实施例中，栅极区27c可被称为具有第一上表面120a的第一栅极区，栅极区29c可被称为具有第二上表面120c的第二栅极区，且字线38a的段100a可被视为在第一上表面与第二上表面(120a、102c)之间具有第三上表面120b。第三上表面120b在图12的实施例中相对于第一上表面120a及第二上表面120c垂直偏移，且具体来说在此类第一及第二上表面上方。
图3到12的2T-1C存储器单元(例如，存储器单元24a)具有彼此横向相邻的晶体管(例如，晶体管26a及28a)，且电容器(例如，电容器30a)相对于晶体管垂直偏移。在其它实施例中，晶体管可相对于彼此并且相对于电容器垂直偏移。例如，图13展示包括存储器阵列22的设备20的区，其中所说明区包括与上文参考图3所描述的存储器单元类似的一对存储器单元24a及24b。然而，图13的存储器单元(24a及24b)中的每一者包含彼此上下垂直堆叠的两个晶体管，且在所述晶体管之间包括电容器；其中存储器单元24a的晶体管是晶体管26a及28a，且存储器单元24a的电容器是电容器30a；且其中存储器单元24b的晶体管是晶体管26b及28b，且存储器单元24b的电容器被标记为电容器30b。在一些实施例中，晶体管26a、28a、26b及28b可分别被称为第一、第二、第三及第四晶体管；且电容器30a及30b可分别被称为第一电容器及第二电容器。
电容器30a及30b包含上文参考图3所描述的第一节点32、第二节点34及电介质材料36。
图3的相邻存储器单元24a及24b共享共同字线。相比之下，图13的相邻存储器单元24a及24b共享数字线；其中此数字线包括比较位线76a及78a。比较位线76a及78a延伸到可比较比较位线的电性质的电路4。
半导体柱40到43从比较位线76a及78a垂直延伸，且通过间隔区79与此类比较位线隔开。
晶体管26a、28a、26b及28b包含半导体柱40到43内的源极/漏极区51、55、59及63，且还包含半导体柱40到43内的沟道区50、54、58及62。另外，晶体管26a、28a、26b及28b包含与柱40到43相邻的间隔区79内的源极/漏极区52、56、60及64。源极/漏极区51、52、55、56、59、60、63及64可分别被称为第一、第二、第三、第四、第五、第六、第七及第八源极/漏极区。
晶体管26a、28a、26b及28b分别包含主体区64、66、68及70；其中此类主体区通过主体连接线200及202连接到合适电压。主体连接线200及202与上文参考图3所描述的主体连接线65、67、69及71类似，且可包括如上文关于主体连接线65、67、69及71所描述相同的成分。然而，相邻存储器单元24a及24b共享主体连接线200及202，而非具有图3的实施例中所展示的四个不同主体连接线65、67、69及71。主体连接线200及202沿相对于图13的横截面视图的页面的平面延伸。主体连接线与晶体管26a、28a、26b及28b的沟道区50、54、58及62的近似边界是用虚线61示意性地说明。主体连接线与源极/漏极区52、56、60及64的近似边界可被视为沿与间隔区79的界面。
主体连接线200及202可分别被称为第一主体连接线及第二主体连接线。第一主体连接线202将主体区64及68耦合到第一参考电压72，且第二主体连接线202将主体区66及70耦合到第二参考电压73。第一参考电压72及第二参考电压73在一些实施例中可彼此相同，且在其它实施例中可彼此不同。
第一字线38沿第一晶体管26a及第二晶体管28a延伸；且第二字线38a沿第三晶体管26b及第四晶体管28b延伸。
图14展示沿与图13的平面正交的平面且沿图13的线14/15-14/15的存储器阵列22的横截面。图14的平面沿字线38。存储器单元24a在图14中展示，但是以虚线视图被展示，因为其在图14的平面后方。其它存储器单元24h及24i沿包括字线38的行且与存储器单元24a基本上相同；且如同存储器单元24a，是在图14的平面后方。
字线38被展示为具有上部区210及下部区212。上部区210具有平面上表面211及平面下表面213；且下部区212具有平面上表面215及平面下表面217。因此，字线38的上部部分210及下部部分212缺少鞍区(即，与图7的区108类似)以与主体连接线200及202的区垂直重叠。在一些应用中，图14的实施例可能是可接受的。在其它应用中，可能期望与图7的区108类似的鞍区。图15展示与图14的实施例类似的实施例，但是其中上部区210及下部区212包括鞍区108(与图7的鞍区类似)使得主体连接线200及202的部分通过字线38垂直重叠以实现上文参考图7所描述的类型的优点。
在一些实施例中，主体线连接件可经路由到第二互连件且比较位线可经路由到第一互连件，且第二互连件可经嵌套在第一互连件内。此在图16中说明。具体来说，说明存储器单元24a的部分，其中此部分包含字线38及半导体材料300。柱40及主体连接线65是从半导体材料300图案化。主体连接线65通过间隔区79与下伏比较位线76a隔开。比较位线76a延伸到第一互连件310，且主体连接线65延伸到第二互连件312。存储器单元24a可在设备(即，组合件)20的存储器阵列区22内；且第一互连件310及第二互连件312可在存储器阵列区外围的区320内。在所说明实施例中，第二互连件312经嵌套在第一互连件310内使得半导体材料300在延伸到互连件312时不与比较位线76a的材料相交。
上文所论述的结构可并入到电子系统中。此类电子系统可用于例如存储器模块、装置驱动器、电源模块、通信调制解调器、处理器模块及专用模块中，且可包含多层、多芯片模块。电子系统可为广泛系统中的任一者，举例来说例如相机、无线装置、显示器、芯片组、机顶盒、游戏机、照明装置、车辆、时钟、电视机、手机、个人计算机、汽车、工业控制系统、飞机等。
除非另有指定，否则本文中所描述的各种材料、物质、成分等可使用任何合适方法(现在已知或尚待开发)来形成，包含例如原子层沉积(ALD)、化学气相沉积(CVD)、物理气相沉积(PVD)等。
术语“电介质”及“绝缘”可用来描述具有绝缘电性质的材料。在本发明中，所述术语被视为同义词。在一些情况下术语“电介质”的利用且在其它情况下术语“绝缘”(或“电绝缘”)的利用可提供本发明内的语言变化以简化所附权利要求书内的前提基础，且不用来指示任何显著化学或电气差异。
附图中的各种实施例的特定定向仅用于说明性目的，且在一些应用中所述实施例可相对于所展示定向旋转。本文中所提供的具体实施方式及所附权利要求书涉及具有各种特征之间的所描述关系的任何结构，而不管所述结构是处于附图的特定定向还是相对于此定向旋转。
附图的横截面视图仅展示横截面的平面内的特征，且未展示横截面的平面后方的材料(除非另有指示)以便简化附图。
当结构在上文被称为“在另一结构上”或“抵靠另一结构”时，其可直接在另一结构上或也可存在中间结构。相反，当结构被称为“直接在另一结构上”或“直接抵靠另一结构”时，不存在中间结构。
结构(例如，层、材料等)可被称为“垂直延伸”以指示结构通常从下伏基底(例如，衬底)向上延伸。竖直延伸结构可相对于基底的上表面基本上正交延伸，或不相对于基底的上表面基本上正交延伸。
一些实施例包含一种设备，其具有带有两个晶体管及一个电容器的存储器单元。所述两个晶体管是第一晶体管及第二晶体管。所述电容器具有与所述第一晶体管的源极/漏极区耦合的第一节点，且具有与所述第二晶体管的源极/漏极区耦合的第二节点。所述存储器单元具有从所述第一晶体管的所述源极/漏极区垂直偏移的第一主体区，且具有从所述第二晶体管的所述源极/漏极区垂直偏移的第二主体区。第一主体连接线将所述存储器单元的所述第一主体区耦合到第一参考电压。第二主体连接线将所述存储器单元的所述第二主体区耦合到第二参考电压。
一些实施例包含一种设备，其包含第一存储器单元及第二存储器单元。所述第一存储器单元具有两个晶体管及一个电容器。所述第一存储器单元的所述两个晶体管是第一晶体管及第二晶体管。所述第一晶体管具有第一源极/漏极区及第二源极/漏极区，且所述第二晶体管具有第三源极/漏极区及第四源极/漏极区。所述第一存储器单元的所述电容器是第一电容器。所述第一电容器具有与所述第一晶体管的所述第一源极/漏极区耦合的第一节点，且具有与所述第二晶体管的所述第三源极/漏极区耦合的第二节点。所述第一存储器单元具有所述第一晶体管的所述第一源极/漏极区与所述第二源极/漏极区之间的第一主体区，且具有所述第二晶体管的所述第三源极/漏极区与所述第四源极/漏极区之间的第二主体区。所述第二存储器单元具有两个晶体管及一个电容器。所述第二存储器单元的所述两个晶体管是第三晶体管及第四晶体管。所述第三晶体管具有第五源极/漏极区及第六源极/漏极区，且所述第四晶体管具有第七源极/漏极区及第八源极/漏极区。所述第二存储器单元的所述电容器是第二电容器。所述第二电容器具有与所述第三晶体管的所述第五源极/漏极区耦合的第三节点，且具有与所述第四晶体管的所述第七源极/漏极区耦合的第四节点。所述第二存储器单元具有所述第三晶体管的所述第五源极/漏极区与所述第六源极/漏极区之间的第三主体区，且具有所述第四晶体管的所述第七源极/漏极区与所述第八源极/漏极区之间的第四主体区。第一主体连接线将所述第一存储器单元的所述第一主体区及所述第二存储器单元的所述第三主体区耦合到第一参考电压。第二主体连接线将所述第一存储器单元的所述第二主体区及所述第二存储器单元的所述第四主体区耦合到第二参考电压。
一些实施例包含一种设备，其包含第一存储器单元及第二存储器单元。所述第一存储器单元具有两个晶体管及一个电容器。所述第一存储器单元的所述两个晶体管是第一晶体管及第二晶体管。所述第一晶体管具有第一源极/漏极区及第二源极/漏极区，且所述第二晶体管具有第三源极/漏极区及第四源极/漏极区。所述第一存储器单元的所述电容器是第一电容器。所述第一电容器具有与所述第一晶体管的所述第一源极/漏极区耦合的第一节点，且具有与所述第二晶体管的所述第三源极/漏极区耦合的第二节点。所述第一存储器单元具有所述第一晶体管的所述第一源极/漏极区与所述第二源极/漏极区之间的第一主体区，且具有所述第二晶体管的所述第三源极/漏极区与所述第四源极/漏极区之间的第二主体区。所述第二存储器单元具有两个晶体管及一个电容器。所述第二存储器单元的所述两个晶体管是第三晶体管及第四晶体管。所述第三晶体管具有第五源极/漏极区及第六源极/漏极区，且所述第四晶体管具有第七源极/漏极区及第八源极/漏极区。所述第二存储器单元的所述电容器是第二电容器。所述第二电容器具有与所述第三晶体管的所述第五源极/漏极区耦合的第三节点，且具有与所述第四晶体管的所述第七源极/漏极区耦合的第四节点。所述第二存储器单元具有所述第三晶体管的所述第五源极/漏极区与所述第六源极/漏极区之间的第三主体区，且具有所述第四晶体管的所述第七源极/漏极区与所述第八源极/漏极区之间的第四主体区。所述第二存储器单元与所述第一存储器单元共享第一比较位线及第二比较位线。第一主体连接线将所述第一存储器单元的所述第一主体区耦合到第一参考电压。第二主体连接线将所述第一存储器单元的所述第二主体区耦合到第二参考电压。第三主体连接线将所述第二存储器单元的所述第三主体区耦合到第三参考电压。第四主体连接线将所述第二存储器单元的所述第四主体区耦合到第四参考电压。

Claims (20)

1.一种设备，其包括：
存储器单元，其具有两个晶体管及一个电容器；所述两个晶体管是第一晶体管及第二晶体管；所述电容器具有与所述第一晶体管的源极/漏极区耦合的第一节点，且具有与所述第二晶体管的源极/漏极区耦合的第二节点；所述存储器单元具有从所述第一晶体管的所述源极/漏极区垂直偏移的第一主体区，且具有从所述第二晶体管的所述源极/漏极区垂直偏移的第二主体区；
第一主体连接线，其将所述存储器单元的所述第一主体区耦合到具有第一参考电压的第一导电区；及
第二主体连接线，其将所述存储器单元的所述第二主体区耦合到具有第二参考电压的第二导电区。
2.根据权利要求1所述的设备，其中所述存储器单元从下伏支撑衬底垂直偏移；且其中所述第一晶体管及所述第二晶体管彼此上下垂直堆叠，其中所述电容器在所述垂直堆叠的第一晶体管与第二晶体管之间。
3.根据权利要求1所述的设备，其中所述存储器单元从下伏支撑衬底垂直偏移；且其中所述第一晶体管及所述第二晶体管相对于彼此横向偏移，其中所述电容器相对于所述第一晶体管及所述第二晶体管垂直偏移。
4.根据权利要求1所述的设备，其中所述第一导电区及所述第二导电区由共同导电结构组成。
5.根据权利要求1所述的设备，其中所述第一参考电压及所述第二参考电压彼此相同。
6.根据权利要求1所述的设备，其包含与所述存储器单元的所述第一晶体管及所述第二晶体管耦合的字线；所述字线分别包含所述第一晶体管及所述第二晶体管的第一栅极区及第二栅极区；所述第一栅极区及所述第二栅极区靠近所述第一主体区及所述第二主体区；所述字线的段在所述第一栅极区与所述第二栅极区之间；所述存储器单元及所述字线在下伏支撑衬底上方；所述电容器相对于所述字线垂直偏移。
7.根据权利要求6所述的设备，其中：
所述字线的所述第一栅极区具有第一上表面及第一下表面；
所述字线的所述第二栅极区具有第二上表面及第二下表面；
所述字线的所述段具有所述第一栅极区的所述第一上表面与所述第二栅极区的所述第二上表面之间的第三上表面；
所述字线的所述段具有所述第一栅极区的所述第一下表面与所述第二栅极区的所述第二下表面之间的第三下表面；
所述第三上表面与所述第一上表面及所述第二上表面成基本上平面；且
所述第三下表面与所述第一下表面及所述第二下表面成基本上平面。
8.根据权利要求6所述的设备，其中：
所述电容器在所述字线上方；
所述字线的所述第一栅极区具有第一上表面及第一下表面；
所述字线的所述第二栅极区具有第二上表面及第二下表面；
所述字线的所述段具有所述第一栅极区的所述第一上表面与所述第二栅极区的所述第二上表面之间的第三上表面；
所述字线的所述段具有所述第一栅极区的所述第一下表面与所述第二栅极区的所述第二下表面之间的第三下表面；
所述第三上表面与所述第一上表面及所述第二上表面成基本上平面；且
所述第三下表面相对于所述第一下表面及所述第二下表面垂直偏移。
9.根据权利要求6所述的设备，其中：
所述电容器在所述字线下方；
所述字线的所述第一栅极区具有第一上表面及第一下表面；
所述字线的所述第二栅极区具有第二上表面及第二下表面；
所述字线的所述段具有所述第一栅极区的所述第一上表面与所述第二栅极区的所述第二上表面之间的第三上表面；
所述字线的所述段具有所述第一栅极区的所述第一下表面与所述第二栅极区的所述第二下表面之间的第三下表面；
所述第三上表面相对于所述第一上表面及所述第二上表面垂直偏移；且
所述第三下表面与所述第一下表面及所述第二下表面成基本上平面。
10.根据权利要求6所述的设备，其中：
所述第一主体连接线及所述第二主体连接线包括导电地掺杂有电荷载流子的半导体材料；
所述字线是通过中间区隔开的多个字线中的一者；
所述第一主体连接线及所述第二主体连接线的段从所述中间区垂直偏移；且
袋区在所述段内，所述袋区具有高于所述段之间的所述第一主体连接线及所述第二主体连接线的区的电荷载流子浓度。
11.一种设备，其包括：
第一存储器单元，其具有两个晶体管及一个电容器；所述第一存储器单元的所述两个晶体管是第一晶体管及第二晶体管；所述第一晶体管具有第一源极/漏极区及第二源极/漏极区，且所述第二晶体管具有第三源极/漏极区及第四源极/漏极区；所述第一存储器单元的所述电容器是第一电容器；所述第一电容器具有与所述第一晶体管的所述第一源极/漏极区耦合的第一节点，且具有与所述第二晶体管的所述第三源极/漏极区耦合的第二节点；所述第一存储器单元具有所述第一晶体管的所述第一源极/漏极区与所述第二源极/漏极区之间的第一主体区，且具有所述第二晶体管的所述第三源极/漏极区与所述第四源极/漏极区之间的第二主体区；
第二存储器单元，其具有两个晶体管及一个电容器；所述第二存储器单元的所述两个晶体管是第三晶体管及第四晶体管；所述第三晶体管具有第五源极/漏极区及第六源极/漏极区，且所述第四晶体管具有第七源极/漏极区及第八源极/漏极区；所述第二存储器单元的所述电容器是第二电容器；所述第二电容器具有与所述第三晶体管的所述第五源极/漏极区耦合的第三节点，且具有与所述第四晶体管的所述第七源极/漏极区耦合的第四节点；所述第二存储器单元具有所述第三晶体管的所述第五源极/漏极区与所述第六源极/漏极区之间的第三主体区，且具有所述第四晶体管的所述第七源极/漏极区与所述第八源极/漏极区之间的第四主体区；
第一主体连接线，其将所述第一存储器单元的所述第一主体区及所述第二存储器单元的所述第三主体区耦合到第一参考电压；及
第二主体连接线，其将所述第一存储器单元的所述第二主体区及所述第二存储器单元的所述第四主体区耦合到第二参考电压。
12.根据权利要求11所述的设备，其中所述第一参考电压及所述第二参考电压彼此相同。
13.根据权利要求11所述的设备，其中所述第一存储器单元及第二存储器单元共享数字线；且其中所述数字线包含：
第一比较位线，其经耦合到所述第一晶体管的所述第二源极/漏极区及所述第三晶体管的所述第六源极/漏极区；及
第二比较位线，其经耦合到所述第二晶体管的所述第四源极/漏极区及所述第四晶体管的所述第八源极/漏极区。
14.根据权利要求13所述的设备，其中：
第一字线与所述第一存储器单元的所述第一晶体管及所述第二晶体管耦合；且
第二字线与所述第二存储器单元的所述第三晶体管及所述第四晶体管耦合。
15.根据权利要求13所述的设备，其中所述第一主体连接线及所述第二主体连接线经掺杂为第一导电类型，且通过包括掺杂为与所述第一导电类型不同的第二导电类型的半导体材料的间隔区与所述第一比较位线及所述第二比较位线隔开；所述间隔区包括所述第二源极/漏极区、所述第四源极/漏极区、所述第六源极/漏极区及所述第八源极/漏极区。
16.一种设备，其包括：
第一存储器单元，其具有两个晶体管及一个电容器；所述第一存储器单元的所述两个晶体管是第一晶体管及第二晶体管；所述第一晶体管具有第一源极/漏极区及第二源极/漏极区，且所述第二晶体管具有第三源极/漏极区及第四源极/漏极区；所述第一存储器单元的所述电容器是第一电容器；所述第一电容器具有与所述第一晶体管的所述第一源极/漏极区耦合的第一节点，且具有与所述第二晶体管的所述第三源极/漏极区耦合的第二节点；所述第一存储器单元具有所述第一晶体管的所述第一源极/漏极区与所述第二源极/漏极区之间的第一主体区，且具有所述第二晶体管的所述第三源极/漏极区与所述第四源极/漏极区之间的第二主体区；
第二存储器单元，其具有两个晶体管及一个电容器；所述第二存储器单元的所述两个晶体管是第三晶体管及第四晶体管；所述第三晶体管具有第五源极/漏极区及第六源极/漏极区，且所述第四晶体管具有第七源极/漏极区及第八源极/漏极区；所述第二存储器单元的所述电容器是第二电容器；所述第二电容器具有与所述第三晶体管的所述第五源极/漏极区耦合的第三节点，且具有与所述第四晶体管的所述第七源极/漏极区耦合的第四节点；所述第二存储器单元具有所述第三晶体管的所述第五源极/漏极区与所述第六源极/漏极区之间的第三主体区，且具有所述第四晶体管的所述第七源极/漏极区与所述第八源极/漏极区之间的第四主体区；
所述第二存储器单元与所述第一存储器单元共享第一比较位线及第二比较位线；
第一主体连接线，其将所述第一存储器单元的所述第一主体区耦合到第一参考电压；
第二主体连接线，其将所述第一存储器单元的所述第二主体区耦合到第二参考电压；
第三主体连接线，其将所述第二存储器单元的所述第三主体区耦合到第三参考电压；及
第四主体连接线，其将所述第二存储器单元的所述第四主体区耦合到第四参考电压。
17.根据权利要求16所述的设备，其中所述第一主体连接线及所述第三主体连接线基本上平行于所述第一比较位线；其中所述第二主体连接线及所述第四主体连接线基本上平行于所述第二比较位线；且其中所述第一主体连接线、所述第二主体连接线、所述第三主体连接线及所述第四主体连接线包括导电掺杂半导体材料。
18.根据权利要求16所述的设备，其中所述第一比较位线及所述第二比较位线包括金属。
19.根据权利要求18所述的设备，其中所述第一主体连接线、所述第二主体连接线、所述第三主体连接线及所述第四主体连接线经掺杂为第一导电类型，且通过包括掺杂为与所述第一导电类型不同的第二导电类型的半导体材料的间隔区与所述第一比较位线及所述第二比较位线隔开；所述间隔区包括所述第二源极/漏极区、所述第四源极/漏极区、所述第六源极/漏极区及所述第八源极/漏极区。
20.根据权利要求16所述的设备，其中穿过所述第一比较位线及所述第二比较位线的轴线界定镜平面；且其中所述第二存储器单元在所述镜平面的与所述第一存储器单元相对的侧上且基本上是所述第一存储器单元跨所述镜平面的镜像。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113053901A (zh) * 2020-04-01 2021-06-29 台湾积体电路制造股份有限公司 半导体器件
CN114756077A (zh) * 2021-01-08 2022-07-15 美光科技公司 集成组合件内的参考电压产生器

Families Citing this family (40)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9892800B2 (en) 2015-09-30 2018-02-13 Sunrise Memory Corporation Multi-gate NOR flash thin-film transistor strings arranged in stacked horizontal active strips with vertical control gates
US10121553B2 (en) 2015-09-30 2018-11-06 Sunrise Memory Corporation Capacitive-coupled non-volatile thin-film transistor NOR strings in three-dimensional arrays
US9842651B2 (en) 2015-11-25 2017-12-12 Sunrise Memory Corporation Three-dimensional vertical NOR flash thin film transistor strings
US11120884B2 (en) 2015-09-30 2021-09-14 Sunrise Memory Corporation Implementing logic function and generating analog signals using NOR memory strings
EP3507831B1 (en) 2016-08-31 2021-03-03 Micron Technology, Inc. Memory arrays
KR102195321B1 (ko) * 2016-08-31 2020-12-24 마이크론 테크놀로지, 인크 감지 증폭기 구성물
WO2018044453A1 (en) 2016-08-31 2018-03-08 Micron Technology, Inc. Memory cells and memory arrays
KR102208380B1 (ko) 2016-08-31 2021-01-28 마이크론 테크놀로지, 인크 메모리 셀들 및 메모리 어레이들
US11211384B2 (en) 2017-01-12 2021-12-28 Micron Technology, Inc. Memory cells, arrays of two transistor-one capacitor memory cells, methods of forming an array of two transistor-one capacitor memory cells, and methods used in fabricating integrated circuitry
US10692874B2 (en) 2017-06-20 2020-06-23 Sunrise Memory Corporation 3-dimensional NOR string arrays in segmented stacks
JP7203054B2 (ja) 2017-06-20 2023-01-12 サンライズ メモリー コーポレイション ３次元ｎｏｒ型メモリアレイアーキテクチャ及びその製造方法
US10608008B2 (en) 2017-06-20 2020-03-31 Sunrise Memory Corporation 3-dimensional nor strings with segmented shared source regions
KR102359067B1 (ko) 2017-08-29 2022-02-08 마이크론 테크놀로지, 인크 메모리 회로
KR102332456B1 (ko) * 2017-08-31 2021-12-02 마이크론 테크놀로지, 인크 두 개의 트랜지스터들과 하나의 캐패시터를 갖는 메모리 셀을 가지며, 기준 전압과 결합된 트랜지스터들의 바디 영역들을 갖는 장치
US10475812B2 (en) 2018-02-02 2019-11-12 Sunrise Memory Corporation Three-dimensional vertical NOR flash thin-film transistor strings
US10748931B2 (en) 2018-05-08 2020-08-18 Micron Technology, Inc. Integrated assemblies having ferroelectric transistors with body regions coupled to carrier reservoirs
US11751391B2 (en) 2018-07-12 2023-09-05 Sunrise Memory Corporation Methods for fabricating a 3-dimensional memory structure of nor memory strings
US11069696B2 (en) * 2018-07-12 2021-07-20 Sunrise Memory Corporation Device structure for a 3-dimensional NOR memory array and methods for improved erase operations applied thereto
CN112567516A (zh) 2018-07-12 2021-03-26 日升存储公司 三维nor存储器阵列的制造方法
TWI713195B (zh) 2018-09-24 2020-12-11 美商森恩萊斯記憶體公司 三維ｎｏｒ記憶電路製程中之晶圓接合及其形成之積體電路
CN113169041B (zh) 2018-12-07 2024-04-09 日升存储公司 形成多层垂直nor型存储器串阵列的方法
JP7425069B2 (ja) 2019-01-30 2024-01-30 サンライズ メモリー コーポレイション 基板接合を用いた高帯域幅・大容量メモリ組み込み型電子デバイス
EP3925004A4 (en) 2019-02-11 2023-03-08 Sunrise Memory Corporation VERTICAL THIN FILM TRANSISTOR AND USE AS BITLINE CONNECTOR FOR THREE DIMENSIONAL MEMORY ARRANGEMENTS
US11348932B2 (en) 2019-03-06 2022-05-31 Micron Technology, Inc. Integrated assemblies having transistor body regions coupled to carrier-sink-structures; and methods of forming integrated assemblies
KR20210002775A (ko) 2019-06-27 2021-01-11 삼성전자주식회사 반도체 메모리 소자
TWI736947B (zh) * 2019-08-05 2021-08-21 力晶積成電子製造股份有限公司 記憶體結構及其製造方法
US11515309B2 (en) 2019-12-19 2022-11-29 Sunrise Memory Corporation Process for preparing a channel region of a thin-film transistor in a 3-dimensional thin-film transistor array
US10903360B1 (en) * 2020-01-13 2021-01-26 International Business Machines Corporation Vertically integrated memory cells with complementary pass transistor selectors
CN115413367A (zh) 2020-02-07 2022-11-29 日升存储公司 具有低有效延迟的高容量存储器电路
US11507301B2 (en) 2020-02-24 2022-11-22 Sunrise Memory Corporation Memory module implementing memory centric architecture
WO2021173572A1 (en) 2020-02-24 2021-09-02 Sunrise Memory Corporation Channel controller for shared memory access
WO2021207050A1 (en) 2020-04-08 2021-10-14 Sunrise Memory Corporation Charge-trapping layer with optimized number of charge-trapping sites for fast program and erase of a memory cell in a 3-dimensional nor memory string array
US11587938B2 (en) * 2020-06-10 2023-02-21 Micron Technology, Inc. Methods of incorporating leaker devices into capacitor configurations to reduce cell disturb, and capacitor configurations incorporating leaker devices
US11335775B2 (en) * 2020-08-27 2022-05-17 Micron Technology, Inc. Integrated assemblies and methods of forming integrated assemblies
WO2022047067A1 (en) 2020-08-31 2022-03-03 Sunrise Memory Corporation Thin-film storage transistors in a 3-dimensional array or nor memory strings and process for fabricating the same
KR20220043981A (ko) 2020-09-28 2022-04-06 삼성전자주식회사 반도체 메모리 장치
WO2022108848A1 (en) 2020-11-17 2022-05-27 Sunrise Memory Corporation Methods for reducing disturb errors by refreshing data alongside programming or erase operations
US11848056B2 (en) 2020-12-08 2023-12-19 Sunrise Memory Corporation Quasi-volatile memory with enhanced sense amplifier operation
US11443788B1 (en) 2021-03-17 2022-09-13 Micron Technology, Inc. Reference-voltage-generators within integrated assemblies
TW202310429A (zh) 2021-07-16 2023-03-01 美商日升存儲公司 薄膜鐵電電晶體的三維記憶體串陣列

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5299155A (en) * 1991-03-01 1994-03-29 Sharp Kabushiki Kaisha Dynamic random access memory device with capacitor between vertically aligned FETs
US6130470A (en) * 1997-03-24 2000-10-10 Advanced Micro Devices, Inc. Static random access memory cell having buried sidewall capacitors between storage nodes
US20040232497A1 (en) * 2001-12-14 2004-11-25 Satoru Akiyama Semiconductor device and method for manufacturing the same
US20050280061A1 (en) * 2004-06-21 2005-12-22 Sang-Yun Lee Vertical memory device structures
US20140054681A1 (en) * 2011-12-19 2014-02-27 Unisantis Electronics Singapore Pte. Ltd. Method for manufacturing semiconductor device and semiconductor device

Family Cites Families (29)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5357460A (en) * 1991-05-28 1994-10-18 Sharp Kabushiki Kaisha Semiconductor memory device having two transistors and at least one ferroelectric film capacitor
JPH0541502A (ja) * 1991-05-28 1993-02-19 Sharp Corp 半導体記憶装置
KR0141218B1 (ko) * 1993-11-24 1998-07-15 윤종용 고집적 반도체장치의 제조방법
TW297948B (en) * 1996-08-16 1997-02-11 United Microelectronics Corp Memory cell structure of DRAM
KR100904771B1 (ko) * 2003-06-24 2009-06-26 이상윤 3차원 집적회로 구조 및 제작 방법
JP2000077619A (ja) * 1998-08-27 2000-03-14 Oki Electric Ind Co Ltd 半導体装置及びその製造方法
JP2002063790A (ja) * 2000-08-18 2002-02-28 Seiko Epson Corp メモリセル及び半導体装置
JP2002359296A (ja) * 2001-06-01 2002-12-13 Mitsubishi Electric Corp 半導体記憶装置
US7262089B2 (en) 2004-03-11 2007-08-28 Micron Technology, Inc. Methods of forming semiconductor structures
US8164933B2 (en) * 2007-04-04 2012-04-24 Semiconductor Energy Laboratory Co., Ltd. Power source circuit
US8154086B2 (en) * 2008-01-29 2012-04-10 Unisantis Electronics Singapore Pte Ltd. Semiconductor surround gate SRAM storage device
US8212298B2 (en) * 2008-01-29 2012-07-03 Unisantis Electronics Singapore Pte Ltd. Semiconductor storage device and methods of producing it
JP2011014754A (ja) * 2009-07-03 2011-01-20 Elpida Memory Inc 半導体集積回路装置
US7936187B1 (en) * 2009-12-03 2011-05-03 Nxp B.V. Switch-body NMOS-PMOS switch with complementary clocked switch-body NMOS-PMOS dummies
WO2011102206A1 (en) * 2010-02-19 2011-08-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor memory device, driving method thereof, and method for manufacturing semiconductor device
US8896087B2 (en) * 2010-06-02 2014-11-25 Infineon Technologies Ag Shallow trench isolation area having buried capacitor
US8283715B2 (en) * 2010-08-12 2012-10-09 Rexchip Electronics Corporation Method and apparatus for buried word line formation
US20140131810A1 (en) 2012-02-15 2014-05-15 Unisantis Electronics Singapore Pte. Ltd Semiconductor memory device
US9312257B2 (en) * 2012-02-29 2016-04-12 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
KR20140017272A (ko) * 2012-07-31 2014-02-11 에스케이하이닉스 주식회사 반도체 소자 및 이의 제조 방법
FR2996680A1 (fr) * 2012-10-10 2014-04-11 St Microelectronics Rousset Memoire non volatile comportant des transistors de selection verticaux
US8878271B2 (en) * 2013-03-01 2014-11-04 Micron Technology, Inc. Vertical access device and apparatuses having a body connection line, and related method of operating the same
US9349418B2 (en) * 2013-12-27 2016-05-24 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for driving the same
US10096631B2 (en) * 2015-11-30 2018-10-09 Semiconductor Energy Laboratory Co., Ltd. Signal processing circuit and semiconductor device including the signal processing circuit
JP6807725B2 (ja) * 2015-12-22 2021-01-06 株式会社半導体エネルギー研究所 半導体装置、表示パネル、及び電子機器
KR102195321B1 (ko) * 2016-08-31 2020-12-24 마이크론 테크놀로지, 인크 감지 증폭기 구성물
EP3507831B1 (en) 2016-08-31 2021-03-03 Micron Technology, Inc. Memory arrays
KR102134532B1 (ko) * 2016-08-31 2020-07-20 마이크론 테크놀로지, 인크 메모리 셀들 및 메모리 어레이들
KR102332456B1 (ko) * 2017-08-31 2021-12-02 마이크론 테크놀로지, 인크 두 개의 트랜지스터들과 하나의 캐패시터를 갖는 메모리 셀을 가지며, 기준 전압과 결합된 트랜지스터들의 바디 영역들을 갖는 장치

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5299155A (en) * 1991-03-01 1994-03-29 Sharp Kabushiki Kaisha Dynamic random access memory device with capacitor between vertically aligned FETs
US6130470A (en) * 1997-03-24 2000-10-10 Advanced Micro Devices, Inc. Static random access memory cell having buried sidewall capacitors between storage nodes
US20040232497A1 (en) * 2001-12-14 2004-11-25 Satoru Akiyama Semiconductor device and method for manufacturing the same
US20050280061A1 (en) * 2004-06-21 2005-12-22 Sang-Yun Lee Vertical memory device structures
US20140054681A1 (en) * 2011-12-19 2014-02-27 Unisantis Electronics Singapore Pte. Ltd. Method for manufacturing semiconductor device and semiconductor device

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113053901A (zh) * 2020-04-01 2021-06-29 台湾积体电路制造股份有限公司 半导体器件
US11942169B2 (en) 2020-04-01 2024-03-26 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor memory structure
CN114756077A (zh) * 2021-01-08 2022-07-15 美光科技公司 集成组合件内的参考电压产生器

Also Published As

Publication number Publication date
US10607988B2 (en) 2020-03-31
KR102332456B1 (ko) 2021-12-02
US11302703B2 (en) 2022-04-12
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