JPS615573A - 半導体集積回路装置及びその製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔技術分野〕 本発明は、半導体集積回路装置（以下、ＩＣという）に
適用して有効な技術に関するものであり、特に、スタテ
ィク型ランダムアクセスメモリ（以下、ＳＲＡＭとい５
）Ｋ適用して有効な技術に関するものである。

〔背景技術〕

ＳＲＡＭのメモリセルは、抵抗素子とＭＩＳＦＥＴとか
らなり、一対の入出力端子を有するフリップフロップ回
路と、該フリップフロップ回路の入出力端子に一端が接
続され他端がデータ線に接続され、ワード線により制御
される一対に設けられたスイッチング用ＭＩＳＦＥＴと
によって構成されている。

フリップフロップ回路のＭＩＳＦＢＴのゲート電極は、
スイッチング用ＭＩ８ＦＥＴのゲート電極およびそれに
接続されるワード線と同一製造工程により形成されるも
ので、ＳＲＡＭの動作速度の高速化を目的として、リン
処理を施した製造工程における１層目の多結晶シリコン
膜上部にそれよりも抵抗値の低いモリブデンシリサイド
膜を被着して構成されている。

そしズ、前記抵抗素子は、製造工程における第２層目の
多結晶シリコン膜にリン処理制御を行なうことにより形
成され、所定部において前記モリブデンシリサイド膜と
電気的に接続されるレイアウトを採用することが考えら
れる。

かかる技術における本発明者の電気的特性試験ならびに
その検討の結果、モリブデンシリサイド膜と２層目の多
結晶シリコン膜との接続部における抵抗値が設計値より
も１桁程度もしくはそれ以上の大きな値を示し、ＳＲＡ
Ｍの動作速度の著しい低下な生じるという問題点を見い
出した。

本発明者は、前記接続部の抵抗値が不要に増加すること
について、以下に述べる原因によって生しるであろうと
推測している。

１層目の多結晶シリコン膜に低抵抗値化をするために導
入されているリンが、ＭＩ　ＳＦＥ’［’のソース領域
、ドレイン領域の引き伸し拡散等による熱感ゝ１程″′
リパ）７″ｆ　７　’／　ＩＪ　’ｕ″′ｆ）°膜７拡
　　　　　　　１散したうえ外部雰囲気中に不要に放出
されることから１層目の多結晶シリコン膜とその上部に
被着して設けられたモリブデンシリサイド膜からなる第
１導電層全体のリイ濃度が低下してしまう。

そして、この後に形成される２層目の多結晶シリコン膜
に同様に導入されるリンが、それよりも低いす□ン濃度
となった第１導電層中に吸収される現象を生じる。

したがって、第１導電層を構成するモリブデンシリサイ
ド膜と２層目の多結晶シリコン膜との接続部において、
２層目の多結晶シリコン膜中のリン濃度が低下すること
になる。このことにより、該接続部の抵抗値が増大する
ものと考えられる。

また、外部雰囲気中に不要に放出される分を考慮して、
１層目の多結晶シリコン膜にリンを充分に拡散させ、そ
のリン濃度を大きくすることによりて、前記問題点を解
決することが考えられるが、リンの過剰な導入によりリ
ン処理を施すと、多結晶シリコン膜の粒塊が大きくなり
、異方性エツチングの加工精度が低下する等の問題点を
誘発してしまう可能性がある。

なお、ＳＲＡＭについては、例えば特開昭５７−１３０
４６１号公報に示されている。

〔発明の目的〕

本発明の目的は、１層目の多結晶シリコン層上部に高融
点金属層または高融点金属とシリコンとの化合物である
シリサイド層を被着してなる第１導電層と、該第１導電
層上部に絶縁膜を介して設けられかつその一部が高融点
金属層またはシリサイド層と電気的に接続して設けられ
た２層目の多結晶シリコン膜からなる第２導電層とを備
えたＩＣであって、前記電気的に接続された部分におけ
る抵抗値の不要な増加を緩和することが可能な技術手段
を提供することにある。

本発明の他の目的は、ＳＲＡＭの動作速度の向上を図る
ことが可能な技術手段を提供することにある。

本発明の他の目的は、前記第１導電層と第２導電層との
電気的な接続部分Ｖ：、要する面積を縮小することによ
って、ＳＲＡＭの集積度の向上を図ることが可能な技術
手段を提供することになる。

本発明の前記ならびにその他の目的と新規な特徴は、本
明細書の記述および添付図面にＪりて明らかになるであ
ろう。

〔発明の概要〕

本願によって開示される発明のうち代表的なものの概要
を簡単に説明すれば以下のとおりである。

第１導電層を構成する第１層目の多結晶シリコン膜上部
に被着して設けられたモリブデンシリサイド膜上面部に
、イオン注入技術により外部雰囲気中に不要に放出され
る分を考慮してリンの不純物を導入し、該導入されたモ
リブデンシリサイド膜上部に絶縁膜を介しかつそれと電
気的に接続して第２層目の多結晶シリコン膜を形成する
ことによって、第２層目の多結晶シリコン膜にリン処理
により導入されたリンが第１導電層中に吸収される度合
を低減することができるので、モリブデンシリサイド膜
と第２層目の多結晶シリコン膜との接続部における抵抗
値の不要な増加を緩和し、ＳＲＡＭの動作速度の高速化
を図ることができる。

次に、本発明の構成について、実施例とともに説明する
。

なお、全図において同一機能を有するものは同一符号を
付け、そのくり返しの説明は省略する。

〔実施例■〕

第１図は、本発明の実施例Ｉを説明するためのＳＲＡＭ
のメモリセルな示す等価回路図である。

第１図において、ＷＬは行方向に延在して設けられたワ
ードｉＩｉ！（以下、ワード線の延在する方向を行方向
という）であり、後述するスイッチング素子を制御する
ためのものである。ＤＬ、ＤＬは列方向に延在して設け
られたデータ線であり、後述するメモリセルに情報とな
る電荷を伝達するためのものである。Ｑ＋　−Ｑｔは一
端が後述する高抵抗負荷素子を介して電源端子ＶＣＣに
接続され他端が電源端子■ｓＢに接続されたＭＩＳＦＥ
Ｔ、Ｒ，、Ｒ，は高抵抗負荷素子であり、情報を蓄積す
るメモリセルの７リツプフロツプ回路を構成するための
ものである。Ｑｓｌｅ　Ｑｓ２！は一端がデータ線ＤＬ
、ＤＬに接続され他端が前記フリップフロ　　　　　　
　　」ツブ回路の一対の入出力端子に接続されワード線
ＷＬによって制御されるＭ、ｌ５ＦＥＴであり、メモリ
セルのスイッチング素子を構成するためのものである。

ＳＲＡＭのメモリセルは、一対の入出力端子を有する７
リツプ７ｐツブ回路とスイッチング素子とによって構成
されており、ワード線ＷＬとデータ線ＤＬ、ＤＬとの所
定父差部に複数配置されて設けられている。

次に、本実施例の具体的な構成について説明する。

第２図は、本発明の実施例■を説明するためのＳＲＡＭ
のメモリセルを示す要部平面図、第３図は、第２図の■
−■切断線における断面図である。

なお、第２図において、その図面を見易くするために、
各導電層間に設けられるべき層間絶縁層は図示しない。

第１図乃至第３図において、１はＮ−型の半導体基板（
以下、基板という）、２は基板１の所定。

主面部に設けられたＰ−型のウェル領域である。

３はＭＩＳＦＥＴ等の半導体素子、が設けられるべき領
域間部の基板】主面上部に設けられたフィールド絶縁膜
であり、半導体素子間を電気的に分離するためのもので
ある。　　　。

４はフィールド絶縁膜３下部の基板１主面部に設けられ
たＰ型のチャネルストッパ領域であり、半導体素子間を
より電気的に分離するためのものである。

５はフィールド絶縁膜３間部の基板１王面上部に設けら
れた第１層目の絶縁膜であり、主としてＭＩＳＦＥＴの
ゲート絶縁膜として用いられるものである。

５人はフリップフロップ回路の駆動ＭＩＳＦＥＴを構成
するためのドレイン領域またはソース領域が設けられる
べき基板１王面上部の所定部分の絶縁膜５を選択的に除
去して形成されたダイレクトコンタクトホールであり、
後述する第１層目の導電層と半導体領域とを接続するた
めのものである。５ＢはスイッチングＭＩ　５ＦＥＴを
構成するためのドレイン領域またはソース領域が設げら
れるべき基板１主面上部の所定部分の絶縁膜５を選択的
に除去して形成された接続孔であり、後述する第２層目
の導電層と半導体領域とを接続するためのものである。

６Ａおよび６Ｂは主として絶縁膜５所定上部に延在して
設けられた導電層である。７人および７Ｂは導電層６Ａ
または６Ｂ上部に被着して設けられた導電層であり、導
電層６Ａ、６Ｂよりも低いシート抵抗値を有している。

導電層６Ａ、７Ａまたは導電層６Ｂ、７Ｂとによって第
１層目の導電層が構成されており、導電層６’Ａ、７Ａ
は駆動ＭＩＳＦＥＴのゲート電極として用いられ（第１
図のＧ、またはＧ２　）、導電層６Ｂ、７Ｂはワー□ド
線（第１図のＷＬ）として用いられ、スイッチレグＭＩ
ＳＦＥＴが構成されるべき絶縁膜５上部ではゲート電極
（第１図の０３またはＧ４　　）として用いられる。こ
れらの導電層６Ａ、６Ｂ、７Ａ。

７Ｂは、□製造工程における第１層目の導電層により形
成される。

導電層６Ａ、６Ｂは、具体的には、第１層目の多結晶シ
リコン膜により構成され、低抵抗嶺化するために、リン
処理が施される。導電層７Ａ。

７Ｂは、具体的には、例えば％　ＩＪブデンシリサイド
膜により構成され、本発明によって、少な（ともその表
面部には、後述する第２層目の多結晶シリコン膜との接
続部における抵抗値の不要な増加を緩和する程度のリン
ネ純物が導入しである。これは、第１層目の多結晶ンリ
コン膜に導入されたリンネ純物が、モリブデンシリサイ
ド膜形成後に施されるソース領域、ドレイン領域の引き
伸し拡散等の熱処理工程で、モリブデンシリサイド膜を
媒体として外部雰囲気中に不要に放出されてしまい、該
モリブデンシリサイド膜と第１層目の多結晶シリコン膜
に、第２層目の多結晶シリコン膜のりン処理により導入
されたリンネ純物が必要以上に吸収されるのを抑制する
ためのものである。すなわち、第２層目の多結晶シリコ
ン膜に導入されたリンネ純物を安定に確保し、モリブデ
ンシリサイド膜との接続部分における抵抗値の不要な増
加を緩和するためのものである。

８ＡはスイッチングＭＩＳＦＥＴまたは駆動ＭＩＳＦＥ
Ｔが構成されるべき導電層６Ａ、６Ｂ、　　　　　　　
　ｒ７Ａ、　　７Ｂｊｌ［１ｉ１１１部の基板１主面部
に設けられたＮ−□屋の半導体領域であり、８Ｂは半導
体領域８Ａ主面部に設けられたＮ＋型の半導体領域であ
る。これらの半導体領域８Ａ、８Ｂは、ＭＩＳＦＥＴの
ドレイン領域またはソー２領域を構成するためのもので
ある。８Ｃはダイレクトコンタクトホール５Ａ下部の基
板１生面部に設けられたＮ＋型の半導体領域であり、主
として所定の半導体領域８Ａ。

８Ｂと電気的に接続して駆動ＭＩＳＦＥＴのドレイン領
域を構成するためのものである。駆動ＭＩＳＦＥＴ（第
１図のＱ！、Ｑ、）は、基板１、半導体領域８Ａ、８Ｂ
、８Ｃ，絶縁膜５および導電層６Ａ、７Ａから構成され
ている。スイ・ソチングＭＩＳ、ＦＥＴ（第１図のＱ８
□　Ｑ８□）は、基板１半導体領域８Ａ、８Ｂ、絶縁膜
５および導電層６Ｂ、７Ｂから構成されている。

９は導電層６Ａ、６Ｂ、７’Ａ、７Ｂを覆っ℃絶縁Ｍ５
上部に設けられた第２層目の絶縁膜であり、主として導
電層６Ａ、６Ｂ、７Ａ、７Ｂとその上部に設けられる導
電層とを絶縁するためのものである。９Ａは導電層７Ａ
の所定上部の絶縁膜９を選択的に除去して設けられた接
続孔であり、導電層７Ａと絶＃！ｙ！、９上部に設けら
れる導電層とを接続するためのものである。９Ｂは所定
の半導体領域８Ｂ上部の絶縁膜９を選択的に除去して設
けられた接続孔であり、絶縁Ｍ９上部に設げられる導電
層と接続するためのものである。

１０は絶縁膜９の所定上部を延在して設けられた製造工
程における第２層目の導電層であり、電源端子■Ｃｃに
接続されており、所定部においてフリップフロップ回路
の駆動ＭＩＳＦＥＴの導電層６Ａ、７Ａ、ドレイン領域
となる半導体領域８Ａ。

８Ｂ、８Ｃと接続孔９Ａを介して接続され、また、スイ
ッチングＭＩ　５ＦＥＴのドレイン領域またはソース領
域となる半導体領域８Ａ、８Ｂとダイレクトコンタクト
ホール５Ａ、接続孔９Ｂを弁して接続している。導電層
１０は、具体的には、多結晶シリコン膜により構成され
、リン処理が施される。

導電層１０、すなわち、第２層目の多結晶シリコン膜は
、接続孔９Ａを介してモリブデンシリサイド膜（導電層
７Ａ）に接続されており、前述したように、これらの接
続部分において、モリブデンシリサイド膜上面部にリン
ネ純物を導入してあやことにより、第２層目の多結晶シ
リコン膜に導入されたリンネ純物が、第１層目の多結晶
シリコン膜に必要以上に吸収されるのを抑制できるので
、不要な抵抗値の増加を緩和することができる。

したがって、駆動ＭＩＳＦＥＴを動作させるための信号
が導電層１０と導電層７Ａとの接続部の抵抗値によって
減衰するのを低減できることからＳＲＡＭの動作速度を
向上することができる。また、導電層７Ａと導電層１０
との接続孔９Ａにおける不要な抵抗値の増加を緩和でき
るので、プロセス条件吟よっても制限を受けるが、接続
孔９Ａをより縮小できる。接続孔９Ａが基板Ｊ上部に占
める面積をより縮小できるのでＳＲＡＭの集積度、を向
上することができる。

１０Ａは導電層ｌＯの所定部に設けられた抵抗素子であ
り、フリップフロップ回路を構成する抵抗体（第１図の
Ｒ１＝　Ｒ２）として用いられるものである。

１１Ａは導電層１０を覆って絶縁膜９上部に設けられた
絶縁膜であり、その上部に設けられた絶縁膜１１Ｂとと
もに製造工程における第３層目の絶縁膜を構成し、導電
層１０とその上部の第３層目の導電層と、を絶縁するた
めのものである。

１１ＣはスイッチングＭＩＳＦＥＴが構成されるべき基
竺１工面部の半導体領域８Ｂ上部の絶縁膜１１Ａ、１１
Ｂを選択的に除去して構成された接続孔であり、その上
部に設けられる第３層目の導電層を接続するためのもの
である。

１２はダイレクトコンタクトホール５Ｂ、接続孔９Ｂ、
１１Ｂ、導電層１０を介してスイッチングＭＩＳＦＥＴ
を構成する半導体領域８Ａ、８Ｂと接続し、ワードＭ（
ＷＬ）と反差して絶縁膜１１Ｂ上部を列方向に延在して
一対に設けられた第３層目の導電層であり、データ線（
第１図のＩ）Ｌ、ＤＩ、）−、ｌＬして用いられメモリ
セルの情報の伝達を行なうためのものである。　　　　
　　　　　　　　　　　♂１３は導電層１２を覆って絶
縁膜１１Ｂ上部に　　　　　　　　１設けられた保ＷＬ
膜である。

なお、駆動ＭＩ　５ＦＥＴのソース領域となる半導体領
域８Ａ、８Ｂは、図示していない第３層目の導電層によ
り電源端子Ｖ８８に接続されている。

・次に、本実施例の具体的な製造方法について説明する
。

第４図、第５図、第７図、第９図および第１Ｏ図は、本
発明の実施例Ｉの製造方法を説明するための各製造工程
におけるＳＲＡＭのメモリセルを示す要部断面図、第６
図および第８図は、ＳＲＡＭのメモリセルを示す要部平
面図であり、第７図は、第６図の■−■切断線における
断面図、第９図は、第８図のＩＫ−［切断線における断
面図である。

なお、第６図および第８図は、その図面な見易すくする
ために、ゲート絶縁膜および層間絶縁膜は図示しない。

Ｎ−型の基板１を用意し、その所定生面部にウェル領域
２．フィールド絶縁膜３．チャネルストッパ領域４およ
び絶縁膜５をそれぞれ形成した後に、ダイレクトコンタ
クトホール５Ａを形成する。

ダイレクトコンタクトホール５人は、絶縁膜５をフォト
エツチング技術によって選択的に除去して形成すればよ
い。

そして、第４図に示すように、導電層６Ａ。

６Ｂを形成するための導電層６を基板上部に形成する。

これは、例えば、化学的気相析出技術（以下、ＣＶＤと
い５）による多結晶シリコン膜を用い、その膜厚を２０
００　Ｃｋ３程度に形成すればよい。導電層６は、その
低抵抗値化のために不純物例えばリン（Ｐ）′ｊｋ拡散
技術により導入し、そのシート抵抗値を１０乃至２０〔
Ω／口〕程度にすればよい（リン処理）。このとき、導
電層６に導入された不純物がダイレクトコンタクトホー
ル５Ａからウェル領域２王面部にも拡散するので、半導
体領域８Ｃが形成される。

第４図に示す工程の後に、第５図に示すように、導電層
７Ａ、７Ｂを形成するための導電層７を導電層６上部に
被着して形成する。これは、バイアススパッタ技術によ
る高融点金属層、例えば、モリブデン、タンタル、チタ
ン、タングステン等あるいは高融点金属とシリコンとの
化合物からなるシリサイド膜を用い、その膜厚を２００
０乃至３０００　［Ａ）程度に形成すればよい。

そして、導電層７の表面部に、例えば、１０１４乃至１
０　”　［ａｔｏｍｓ／ｃＪ　］程直のリンネ純物を１
０乃至３０　［ＫｅＶ〕＠変のエネルギーのイオン注入
技術で導入する。

この不純物導入にイオン打込み技術を用いることは、導
電層７に導入される不純物の濃度およびその分布を安定
にすることができることから、後の工程によって形成さ
れる複数の導電層７Ａと導電層１０との接続部における
抵抗値を一様にできる。従って、駆動ＭＩ　５ＦＥＴの
動作のバラツキをより少なくできる。

第５図に示す工程の後Ｋ、導電層６．導電層７゜にフォ
トエツチング工程を施し、導電層６Ａ。

６Ｂ、７Ａ、７Ｂを形成して第１導電層を構成する。こ
の後、主として第１導電層、フィールド絶縁膜３を耐イ
オン打込みのためのマスクとして用い、ＮチャンネルＭ
ＩＳＦＥＴ形成領域のウェル領域２主面部にＮ型子゛純
物を選択的に導入する〇導入する不純物としては、例え
ば１０　”［ａｔｏｍｓ／ｃｌａ〕程度のリン（Ｐ）不
純物と、それと拡散速Ｆｔｆ）１４ｔＫル１０　”（ａ
ｔｏｍｓ　／Ｃ１１１）程度のヒ素（Ａｓ）不純物とを
用い、５０乃至８０　［ＫｅＶ］ＣＶＤエネルギーによ
るイオン注入技術で導入すればよい。

そして、導入された不純物に引き伸し拡散を施すことに
よって、第６図および第７図に示すように、リンネ純物
によるＮ−型の半導体領域８Ａとヒ素不純物によるＮ＋
型の半導体領域８Ｂとが形成される。この後、図示して
いないが、周辺回路、例えば読み出し回路、書き込み回
路を構成するＰチャネル型ＭＩＳＦＥＴのソース領域、
ドレイン領域となる半導体領域は、その形成領域のみ選
択的に不純物が導入され、該導入された不純物に引き伸
し拡散を施すことによって形成される。

第６図および第７図に示す工程の後に、導電層７Ａ、７
Ｂを覆うように絶縁膜９を形成する。この絶＃！膜９は
、例えば、ＣＶＤ技術による酸化シリ、ジン膜を用い、
その膜厚を２　ｏ、ｏ　Ｏ（Ｘ〕程度に形成すればよい
。そして、導電層７人所定上部の絶縁膜９を選択的に除
去し、および、スイッチングＭＩ８ＦＥＴを構成するた
めの半導体領域８Ｂ上部の絶縁膜５．９をフォトエッチ
ングエａＫよって選択的に除去し、接続孔９Ａおよび９
Ｂを形成する。

この後に、第８図および第９図に示すように、導電層１
０および導電層１０の所定Ｗ５に抵抗素子１０Ａを形成
する。導電層１０は、例えばＣＶＤ技術による多結晶シ
リコン膜を用い、その膜厚な２０００　［、Ａ］程度で
形成すればよい。抵抗素子１０Ａは、ＣＶＤ技術による
２　０００　［Ａ］程度の膜厚を有する酸化シリコン膜
を耐不純物導入のためのマスクとして用い、多結晶シリ
コン膜に施されるリン処理のリンネ純物の導入を選択的
に抑制・して形成すればよい。抵抗素子１０Ａは、１０
乃至１００［ＧΩ〕程度の高い抵抗値で形成される。

そして、導電層１０を形成したことによって７リツプ７
０ツブ回路の交差結合が完成される。

第８図に示すように、情報の書き込み時にスイッチング
ＭＩＳＦＥＴのドレイン領域として用いられる半導体領
域８Ｂ上部に接続孔５Ｂおよび９Ｂを埋めて形成された
導電層１０は、後に形成されるデータ線（ＤＬ）として
用いられる導電層１２と半導体領域８Ｂとの電気的接続
をより良好なものとするためのものである。

第８図および第９図に示す工程の後に、導電層１０を覆
う絶縁膜１１Ａを形成する。これは、例えば、ＣＶＤ技
術によるシリコン酸化膜を用い、その膜厚を１５００乃
至２０００　ＣＡＩ程度に形成すればよい。そして、絶
縁膜１１Ａを覆う絶縁膜１１Ｂを形成する。導電層１１
Ｂは、区別して図示しないが、例えば、ＣＶＤ技術によ
る７オス７オシリケートガラス膜を３０００乃至４００
０［、Ａ］程度に形成し、その上部にＣＶＤ技術によっ
て酸化シリコン膜を５０００乃至９０００　［Ａ］程度
に形成したものを用いればよい。本実施例の第３層目の
絶縁膜は、絶縁膜１１Ａ、７オス７オシリケートガラス
膜と酸化シリコン膜とからなる絶縁膜１１Ｂとによる３
層構造で形成される。この後、導電層１２が接続される
べき半導体領域８Ｂ上部の絶縁膜１１Ａ、１１Ｂを選択
的に除去して接続孔１１Ｃを形成する。そして、第１０
図に示すように、接続孔１１Ｃおよび導電層１０を介し
て半導体領域８Ｂに接続するように、絶縁膜１１Ｂ上部
に延在して導電層１２を形成する０これは、例えば、ス
パッタ蒸着技術によるアルミニウム合金膜を用い、その
膜厚を８０００　［Ａ］程度に形成すればよい。

第１０図に不す工程の後に、前記第３図に示すように、
導電層１２を覆う保護膜を形成する。こレラ一連の製造
工程によって、実施例■のＩＣは完成する。

なお、導電層６Ａ、６Ｂおよびその上部に被着して設け
られる導電層７Ａ、７Ｂを形成する工程と、導電層７Ａ
と導電層１０とめ接続部における不要な抵抗値の増力口
を緩和するために、導電層７Ａ、７Ｂに不純物を導入す
る方法は、以下の工程によってもよい。

基板１主面部および上部にウェル領域２．フィールド絶
縁膜３９、チャネルストッパ領域４．絶縁。

膜５をそれぞれ形成し、ダイレクトコンタクトホーｙ５
Ａを形成する。この後に、基板１上部を覆うようにレジ
スト膜を１乃至１．５〔μｍ〕程度の膜厚で形成し、導
電層６人および６Ｂが設けられるべき基板１上部の前記
レジスト膜を選択的に除去する。そして、基板１上部を
覆うように、スノくツタ技術によって多結晶シリコン膜
を形成する。このとき、多結晶シリコン膜を形成するた
めの材料、すなわち、ターゲットに不純物を４乃至１０
ＩＪｎＯ１チ〕程度含有させておく。この多結晶シリコ
ン膜上部にスパッタ技術によって高融点金属膜または高
融点金属とシリコンとの化合物であるシリサイド膜を形
成し、その少なくとも表面部にイオン打込み技術によっ
て不純物を導入する。その後に、レジスト膜を除去する
ことによってその上部の不要な多結晶シリコン膜および
高融点金属膜または’／　り　ｆ４　＋”１に％：：ｇ
ｖｃｙｐ、”１６°Ｍｌ（７）！５ｆｔ、”ｔ：・　　
　　１導電層６Ａ、６Ｂと不純物が導入された導電層７
Ａ、７Ｂとによって第１導電層が構成される。

不要な抵抗値の増加を緩和するために導電層７Ａ、７Ｂ
に導入される不純物を、ホトレジスト膜を用いて選択的
に導入することができるので、当該不純物が基板１に不
要に導入され、ＭＩＳＦＥＴの電気的特性に影響を与え
る等の不具合いを生じることを防止できる。

〔実施例■〕

次に、前記実施例Ｉと異なる製造方法によって高融点金
属層または高融点金属とシリコンとの化合物からなるシ
リサイド層に不純物を導入する方法について説明する。

第１１図は、本発明の実施例亘の製造方法を説明するた
めの所定の製造工程におけるＳＲＡＭメモリセルの要部
断面図である。

多結晶シリコン層からなる導電層６Ａ、６Ｂと、。

高融点金属層または高融点金属とシリコンとの化合物で
あるシリサイド層とからなる導電層７Ａ。

７Ｂとによって第１導電層を形成した後に、第１導電層
を覆うよう忙絶縁膜９を形成する。そして、絶縁膜９を
覆うように、８０００乃至１００００［Ａ］の膜厚を有
するレジスト膜１４を形成する。駆動ＭＩＳＦＥＴのド
レイン領域として用いられる半導体領域８Ｃ所定上部の
導電層７人上部、およびスイッチングＭＩＳＦＥＴが設
けられるべき基板１主面部の半導体領域８Ｂ所定上部の
レジスト膜１４を選択的に除去し、開孔部１４Ａを形成
する。

開孔部１４Ａ下部の絶縁膜９を例えば異方性エツチング
技術によって選択的に除去し、接続孔９Ａ。

９Ｂを形成する。さらに、接続孔９Ｂにより露出された
絶縁膜５を選択的に除去して、第１１図に示すように、
接続孔５Ｂを形成する。

この後、レジスト膜１４を耐イオン打込みのためのマス
クとし、主として接続孔９人を介して導電層７Ａの表面
部忙不要な抵抗値の増加を緩和するための不純物を導入
する。これは、例えば、イオン注入技術により導入すれ
ばよい。不要な抵抗値の増加を緩和するための不純物は
、少なくとも導電層７Ａの表面部に導入すればよく、例
えばイオン注入技術では□、導入に必要なエネルギーが
１０乃至３０　［ＫｅＶ］程度と低いことから、８００
０５．　”’ｌ＋　、ｊ＝　Ｎ−３ 乃至１００００〔Ａ〕程度の膜厚を有するレジスト膜゛
１４を貫通することはない。したがって、前記不純物が
絶縁膜９上部に不要に存在することがないので、後に形
成される導電層１０所定部の抵抗素子１０Ａに、不要な
抵抗値の低下等の電気的な悪影響を与えることはない。

この後、不要になったレジスト膜１４を除去し、導電層
１０および抵抗素子１０Ａを実施例Ｉに示した工程と同
一工程によって形成する。抵抗素子１０Ａ下部の絶縁膜
９上部には、導電層７Ａと導電層１０との接続部におけ
る抵抗値の不要な増力口を緩和するための不純物が存在
しないので、抵抗素子１０Ａの抵抗値を低下することが
なく、その信頼性を確保することができる。

〔実施例ｍ〕

次に、′前記実施例１．　　ｎと異なる製造方法によっ
て”、高融点金属層または高融点金属とシリコンとの化
合物からなるシリサイド層に、不純物を導入丁゛る方法
について説明する。

第１２図は、本発明の実施例■の製造方法を説明するた
めの所定の製造工程におけるＳＲＡＭメモリセルの要部
断面図である。

多結晶シリコン層からなる導電層６Ａ、６Ｂと、高融点
金属層あるいは高融点金属とシリコンとの化合物である
シリサイド層とからなる導電層７Ａ。

７Ｂとによって構成されるべき第１導電層形成後に、該
第１導電層な覆うように基板１上部に不純物、例えば、
リン（、Ｐ）を含有する絶縁膜９Ｘを形成する。絶縁膜
９Ｘは、例えば、ＣＶＤ技術によるフォスフオシリケー
ドガラス膜を用い、その膜厚を１０００　［Ｘ］程度に
形成すればよい。絶縁膜９Ｘは、導電層７Ａと導電層１
０との接続部における不要な抵抗値の増加を緩和するた
めに、例えばリンネ細物が導入されており、その不純物
濃度は、例えば、４乃至１０［ｍｏｌ　％　）程度にす
ればよい。絶ｌ＃膜９Ｘに導入された不純物は、主とし
て、その形成工程中の熱等により、導電層７人および７
Ｂの表面部またはその内部に拡散される。

この後、第１２図に示すように、絶縁膜９Ｘ上・部にそ
れな覆う絶縁膜９Ｙを形成する。これは、例えば、ＣＶ
Ｄ技術による酸化シリコ４膜を用い２、その膜厚を１０
００乃至２０００　ｃＸ）程度に形成すればよい。　　
　　　　　　　。

・第２層目の絶縁膜は、不要な抵抗値の増加を７緩、和
するための不純物を含有するＩＩＡ縁ｇ９Ｘと、その上
部に設けられた不純物をはとんと含まない絶傘膜１Ｙと
によって構成される。絶縁膜９Ｙは、導電層ｌＯに形成
、する抵抗素子１０Ａに電気的な悪影響を及ぼさないよ
うにその不純物濃度を設定すればよい。　　　　　　、
。

本実施例によれば、導電層７．Ａへの不要な抵抗値の増
加を緩和させるた椋の不純物導入をＣＶＤ＼　　技術に
よって絶竺膜９の形成とともに行なうことができるので
、不純物導入のための工程を省略できる５゜また、イオ
ン注入技術導へえて、ＣＶＤ技−、術による絶縁１［９
Ｘにより不純物の導入を行なうので、一度に多くのつ、
エバー（、２０乃至３０枚程）を処理することができ、
ＩＣの化１産性がよい。

前記第１２図に示す工程の後に、実施例■と同一工程に
、よって導電層１０を形成し、その所定部に１０乃至１
００［００３８度の抵抗値を有する抵抗素子１０Ａを形
成するが、抵抗素子′ＩＯＡとその下部の不純物を多く
含有した絶ＩＩ／に膜９Ｘとの間に、例えば、不純物が
その内部に拡散しない酸化シリコン族からなる絶縁膜９
Ｙを介在しであることから、絶縁Ｍ９Ｘに含まれた不純
物が抵抗素子１０Ａ内部に拡散し、その抵抗値を低減さ
せることはない。

〔実施例■〕

次に、図面は用いないが、前記実施例１．　　Ｍ。

■と異なる製造方法によって、高融点金属層または高、
融点金属とシリコンとの化合物からなるシリサイド層に
、不純物を導入・する方法について説明する。

導電層６Ａ、６Ｂを形成するために基板１上部を覆って
多結晶シリコン膜からなる導電層６を形成する。１．９ ゛導電層６上部に、導電層７を形成する。導電層７は、
例えば、す７（Ｐ）、＆４乃至１０（ｍｏ１％］程度含
有した材料を用い、バイアスス６バツタ・蒸着技術によ
って形成する。導電層７に導電層６と共にフォトエツチ
ング工程を施し、導電層６Ａ、７Ａあるいは導電層６Ｂ
、７Ｂとを形成して第１導電層を構成すればよい。

不要な抵抗値の増加を緩和するだめの不純物導入にイオ
ン打込み工程を用いることがないので、製造工程を増加
することなく導電層７Ａに不純物を導入することができ
る。

なお、導電層７は、リン（Ｐ）を４乃至１０［：ｍｏ１
％］程度含有した材料を用い、ＣＶＤ技術によって形成
してもよい。

〔効果〕

本願によって開示された新規な技術手段によれば、以下
の効果を得ることができる。

（１）、第１層目多結晶シリコン層上部に高融点金属層
または高融点金属とシリコンとの化合物からなるシリサ
イド層を被着して設けられた第１導電層と、その上部に
設けられた第２層目の多結晶シリコンからなる第２導電
層との接続部分において、少なくともその部分の高融点
金属層またはシリサイド層表面部に不純物を導入したこ
とによって、第２層目の多結晶シリコン層にリン処理に
より導入される不純物が第１導電層に吸収される度合を
低減することができるので、第１導電層の高融点金属層
またはシリサイド層と第２導電層との接続部における抵
抗値の不要な増加を緩和することア１できる。

（２）、前記（１）により、第１導電層の高融点金属層
またはシリサイド層と第２導電層との接続部における抵
抗値の不要な増加を緩和することができるので、ＳＲＡ
Ｍの動作速度を向上することができる。

（３）、前記（１）ｌｌ′ｃより、第１導電層の高融点
金属層またはシリサイド層と第２導電層との接続部にお
ける抵抗値の不要な増加を緩和することができるので、
接続部に要する面積およびメモリセル面積を縮小する′
ごとができ、ＳＲＡＭの集積度を向上することができる
。　　　　″ （４）、高融点金属層またはシリサイド層の表面部に不
要な抵抗値の増加な緩和するための不純物を導　　　　
　　−入する、また、高融点金属層またはシリサイド層
　　　　　　ｊと第２層目の多結晶シリコン層との介在
部の絶縁膜の高融点金属層またはシリサイド層近傍部に
不純物を導１する等３兆１す・前記絶縁展上部艷は抵抗
素子の電気的な悪影響を及ぼす前記不純物が存在しない
ので、その信頼性□の高い抵抗素子ｉ得ることができる
。

（５）、ＣＶＤ技術によって不要な抵抗値の増ｙ：ｔｏ
’＋４和するため不純物を高融点金属層またはシリサイ
ド層に導入することにより、一度に多くのウェハ処理を
施すことができるので、ＩＣの生産性を向上することが
できる。

以上、本発明者によってなされた発明を実施例にもとづ
き具体的に説明したが、本発明は前記実施例に限定され
るものではなくその要旨を逸脱しない範囲において種々
変更可能であることはいうまでもない。

例えば、前記実施例は、不要な抵抗値の増加を緩和する
ためにリンネ細物を用いたが、ヒ素不純物を用いてもよ
い。

また、前記実施例は、シリサイド層としてモリブデンシ
リサイド膜を用いたが、タングステンシリサイド膜、タ
ンタルシリサイド膜、チタンシリサイド膜等を用いても
よい。

また、前記実施例は、不要な抵抗値の増加を緩和するた
めの不純物を高融点金属層またはシリサイド層の表面部
に導入したが、全体に導入してもよいし、さらに、第１
層目の多結晶シリコン層表面部に導入してもよい。

本発明は、少なくとも、多結晶シリコンからなる層とそ
の上部の高融点金属層または高融点金属とシリコンとの
化合物であるシリサイド層とによって構成された第１導
電層と、その一部が第１導電層の高融点金属層またはシ
リサイド層の一部に接続して設けられた多結晶シリコン
からなる第２導電層とを備えたＩＣ”、に適用すること
ができる。

【図面の簡単な説明】

第１図は、本発明の実施例■を説明するためのＳＲＡＭ
のメモリセルの等価回路図、 第２図は、本発明の実施例■を説明するためのメモリセ
ル部の要部平面図、 第３図は、第２図の■−■切断線における断面図は、本
発明の実施例Ｉの製造方法を説明するための各製造工程
におけるＳＲＡＭのメモリセルを示す要部断面り、 第６図および第８図は、ＳＲＡＭのメモリセルを示す１
要部平面図である。 ＤＬ、ＤＬ・・・データ線、ＷＬ・・・ワード線、■ｃ
ｃ・・・電源線、ＶＳ２・・・グランド、ＱＩｓ　Ｑｔ
　ｅ　’Ｑｓ１およびＱ８２・・・絶縁ゲート呈電界効
果トランジスタ、Ｇ、乃至Ｇ４・・・ゲート電極、１・
・・半導体基板、２・・・ウェル領域、３・・・フィー
ルド絶縁膜、４・・・チャネルストッパ領域、５，９，
９Ｘ、９Ｙ、ＩＩＡ。 １１Ｂ・・・絶縁膜、１３・・・保護膜、８Ａ、８Ｂ。 ８Ｃ・・・半導体領域、６．　７．　６Ａ、　　６Ｂ、
　　７Ａ。 ７Ｂ、１０．１２・・・導電層、ＩＯＡ・・・抵抗素子
、５人・・・ダイレクトコンタクトホー／ｌ／、５Ｂ、
９Ａ。 第　　　１　　図

Claims (1)

1. 【特許請求の範囲】 １、多結晶シリコン層上部に高融点金属層または高融点
   金属とシリコンとの化合物からなるシリサイド層を被着
   してなる第１導電層と、絶縁膜を介して、前記第１導電
   層の高融点金属層またはシリサイド層にその一部が接続
   して設けられた多結晶シリコン層からなる第２導電層と
   を備えた半導体集積回路装置であつて、前記高融点金属
   層またはシリサイド層の少なくとも第２導電層が接続さ
   れる表面部に不純物を含有してなることを特徴とする半
   導体集積回路装置。 ２、前記第１導電層は、絶縁ゲート型電界効果トランジ
   スタのゲート電極であることを特徴とする特許請求の範
   囲第１項記載の半導体集積回路装置。 ３、前記不純物は、前記高融点金属層またはシリサイド
   層と第２導電層との接続部における抵抗値の増加を防止
   あるいは緩和するためのものであることを特徴とする特
   許請求の範囲第１項記載の半導体集積回路装置。 ４、前記不純物は、リンであることを特徴とする特許請
   求の範囲第１項記載の半導体集積回路装置。 ５、多結晶シリコン層上部に高融点金属層または高融点
   金属とシリコンとの化合物からなるシリサイド層を被着
   してなる第１導電層を形成する工程と、前記第１導電層
   上部に多結晶シリコンからなる第２導電層を形成する工
   程と、前記第１導電層のシリサイド層と第２導電層とを
   絶縁膜および該絶縁膜に設けた接続孔を介して接続する
   工程とを備えた半導体集積回路装置の製造方法であって
   、前記第１導電層の形成工程中または形成工程後に、高
   融点金属層またはシリサイド層の少なくとも第２導電層
   が接続される部分に不要な抵抗値の増加を緩和するため
   の不純物を導入する工程を備えたことを特徴とする半導
   体集積回路装置の製造方法。