JPS6195563A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPS6195563A JPS6195563A JP59217115A JP21711584A JPS6195563A JP S6195563 A JPS6195563 A JP S6195563A JP 59217115 A JP59217115 A JP 59217115A JP 21711584 A JP21711584 A JP 21711584A JP S6195563 A JPS6195563 A JP S6195563A
- Authority
- JP
- Japan
- Prior art keywords
- capacitor
- capacitor electrode
- conductor layer
- electrode
- insulating film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
Landscapes
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は半導体記憶装置に関し、特にダイナミックＲＡ
Ｍ等のキャパシタの改良に係る。
Ｍ等のキャパシタの改良に係る。
ダイナミックＲＡＭの場合、記憶データは電荷の形でキ
ャパシタに蓄積される。したがって、蓄積電荷量が大き
いほど良好な特性を有することは容易に推察される。電
荷量Ｑｅはキャパシタの容量Ｃｃとキャ／４シタの充電
電圧ｖｅとの積、すなわちＱｃ＝Ｃ０−・ｖｃで表わさ
れる。スケーリングに伴い低電圧化する現状では、ｖｃ
もそれに応じて低くなるため、Ｑｃを減少させる。これ
を補うためにはＣを大きくしなければならない。
ャパシタに蓄積される。したがって、蓄積電荷量が大き
いほど良好な特性を有することは容易に推察される。電
荷量Ｑｅはキャパシタの容量Ｃｃとキャ／４シタの充電
電圧ｖｅとの積、すなわちＱｃ＝Ｃ０−・ｖｃで表わさ
れる。スケーリングに伴い低電圧化する現状では、ｖｃ
もそれに応じて低くなるため、Ｑｃを減少させる。これ
を補うためにはＣを大きくしなければならない。
Ｃ０は、セルキャ・音シタ面積Ｓ１絶縁膜厚ｔ。！、比
誘電率ε８、真空誘電率ε。とすると、Ｃｃ＝ε。εｓ
Ｓ／ ｔ ｏ ｘ で表わされる。したがりて、Ｃｅを大きくするためには
以下のような手段が考えられるが、それぞれ問題点があ
る。
誘電率ε８、真空誘電率ε。とすると、Ｃｃ＝ε。εｓ
Ｓ／ ｔ ｏ ｘ で表わされる。したがりて、Ｃｅを大きくするためには
以下のような手段が考えられるが、それぞれ問題点があ
る。
まず、絶縁膜厚ｔ。Ｘを減少させることが考えられるが
、極端に薄い絶縁膜を用いることは耐圧、信頼性等の面
で問題がある。
、極端に薄い絶縁膜を用いることは耐圧、信頼性等の面
で問題がある。
また、比誘電率ε、の大きい絶縁膜を用いることも考え
られる。例えば、従来用いられているＳ１０□（比誘電
率３．９）の代わりに５１３Ｎ４（比誘電Ｘ、７２〜７
４）を使用することである。しかし、５１３Ｎ４と用い
ると、製造工程が複雑になったり、５ｔ３Ｎ４％有のリ
ーク電流の問題等によって実現性がない。他の絶縁膜に
ついてもＳｌ、Ｎ４ト同様であり、現在のンリコンブロ
セスニ適合するような絶縁膜は知られていなめ。
られる。例えば、従来用いられているＳ１０□（比誘電
率３．９）の代わりに５１３Ｎ４（比誘電Ｘ、７２〜７
４）を使用することである。しかし、５１３Ｎ４と用い
ると、製造工程が複雑になったり、５ｔ３Ｎ４％有のリ
ーク電流の問題等によって実現性がない。他の絶縁膜に
ついてもＳｌ、Ｎ４ト同様であり、現在のンリコンブロ
セスニ適合するような絶縁膜は知られていなめ。
更て、セルキャ・（シタ面積Ｓを増加させることも考え
られるが、従来の技術でセルキャ・ぐシタ面積を増加さ
せれば、チップサイズの増加につながり、製品の歩留り
低下、コスト増大を招く 。
られるが、従来の技術でセルキャ・ぐシタ面積を増加さ
せれば、チップサイズの増加につながり、製品の歩留り
低下、コスト増大を招く 。
本発明は土肥事情′ＶＣ鑑みてなされたものであり、チ
ップサイズを増加させることなく、実効的にキヤ・セン
タ面積を増加させ、キヤ・やシタ容量を増加させて高集
積化を達成し得る半導体記憶装置を提供しようとするも
のである。
ップサイズを増加させることなく、実効的にキヤ・セン
タ面積を増加させ、キヤ・やシタ容量を増加させて高集
積化を達成し得る半導体記憶装置を提供しようとするも
のである。
本発明の半導体記憶装置は、キヤ・センタを、半導体基
板上又は半導体基板表面の拡散層に接続された導体層上
に形成された第１の絶縁膜と、該第１の絶縁膜上に形成
された第１の導体層と、該第１の導体層上に絶縁膜を介
在させて積層され、基板表面の拡散層又は前記第１の導
体層のいずれかと同一電位となる一層又は複数層の導体
層とで構成したことと特徴とするものである。
板上又は半導体基板表面の拡散層に接続された導体層上
に形成された第１の絶縁膜と、該第１の絶縁膜上に形成
された第１の導体層と、該第１の導体層上に絶縁膜を介
在させて積層され、基板表面の拡散層又は前記第１の導
体層のいずれかと同一電位となる一層又は複数層の導体
層とで構成したことと特徴とするものである。
このような半導体記憶装置ｄによれば、キャパシタが導
体層の積層方向に形成されているので、チップサイズを
増加させることなく実効的にキャノやシタ面積を増加さ
せ、キャ７２ツタ容量ヲ増加させることができる。した
がって、Ｓハ比の向上、ソフトエラー耐性の向上による
信頼性の向上、高集積化、歩留）向上環の効果？得るこ
とができる。
体層の積層方向に形成されているので、チップサイズを
増加させることなく実効的にキャノやシタ面積を増加さ
せ、キャ７２ツタ容量ヲ増加させることができる。した
がって、Ｓハ比の向上、ソフトエラー耐性の向上による
信頼性の向上、高集積化、歩留）向上環の効果？得るこ
とができる。
以下、本発明の実施例を第１図及び第２図を参照し、製
造方法を併記して説明する。なお、第２図は本発明に係
るダイナミックＲＡＭの平面図、第１図は第２図の１−
１’線に沿う２ビット分のメモリセルの断面図である。
造方法を併記して説明する。なお、第２図は本発明に係
るダイナミックＲＡＭの平面図、第１図は第２図の１−
１’線に沿う２ビット分のメモリセルの断面図である。
１ず、例えばＰ型７リコン基板１表面に選択酸化法によ
りフィールド酸化膜２を形成する。
りフィールド酸化膜２を形成する。
次に、基板１表面にキャパ７タ酸化膜（第１の絶縁膜）
３を形成した後、全面に第１層の多結晶シリコン膜を堆
積し、これをノぐターニングして第１のキャパシタ電極
（第１の導体層）４を形成する。つづいて、セルプレー
ト４の表面に層間絶縁膜５を形成する。次いで、基板１
表面ｌこ酸化膜を形成し、その一部を選択的にエツチン
グする。つづいて、全面に第２層の多結晶シリコン、摸
と堆積した後、パターニングして第２のキヤ・ぞシタ電
極６と形成し、更に第２のキヤ・ゼ／り電極６表面に眉
間絶縁膜７を形成する。
３を形成した後、全面に第１層の多結晶シリコン膜を堆
積し、これをノぐターニングして第１のキャパシタ電極
（第１の導体層）４を形成する。つづいて、セルプレー
ト４の表面に層間絶縁膜５を形成する。次いで、基板１
表面ｌこ酸化膜を形成し、その一部を選択的にエツチン
グする。つづいて、全面に第２層の多結晶シリコン、摸
と堆積した後、パターニングして第２のキヤ・ぞシタ電
極６と形成し、更に第２のキヤ・ゼ／り電極６表面に眉
間絶縁膜７を形成する。
次いで、前記酸化膜を除去した後、基板１表面；てｒ−
ト酸化膜８を形成する。つづいて、全面に第３層の多結
晶シリコン膜を堆積した後、パターニングしてトランス
ファゲート電極９に形成する。つづいて、トランスファ
ダート電極９？マスクとして例えばヒ素をイオン注入す
ること（・てより「型ソース・ドレイン領域１ｏ、ｘを
形成する。なお、ソース領域１０の一部は前記第２のキ
ャパシタ電極６からの不純物の熱拡散により形成される
。次いで、全面に眉間絶縁膜１２を堆積した後、コンタ
クトホールを開孔する。つづいて、全面にＡｔ膜を蒸着
した後、パターニングしてディジット線１３を形成する
。
ト酸化膜８を形成する。つづいて、全面に第３層の多結
晶シリコン膜を堆積した後、パターニングしてトランス
ファゲート電極９に形成する。つづいて、トランスファ
ダート電極９？マスクとして例えばヒ素をイオン注入す
ること（・てより「型ソース・ドレイン領域１ｏ、ｘを
形成する。なお、ソース領域１０の一部は前記第２のキ
ャパシタ電極６からの不純物の熱拡散により形成される
。次いで、全面に眉間絶縁膜１２を堆積した後、コンタ
クトホールを開孔する。つづいて、全面にＡｔ膜を蒸着
した後、パターニングしてディジット線１３を形成する
。
更に、全面に保護膜を形成する等の工程を経てダイナミ
ックＲＡＭセルを製造する。
ックＲＡＭセルを製造する。
第１図及び第２図に図示したようなダイナミックＲＡＭ
では、第２のキャパシタ電極６とソース領域１０とが同
一電位となり、基板１キヤパンク酸化膜３及び第１のキ
ヤ・！シタ電極４でキャノやシタが構成されるとともに
、第１のキヤ・卆シタ成極４層間絶縁膜５及び第２のキ
ヤ・センタ電極６でもキャノぐシタが構成される。した
がって、セル面積が従来と同一であるならば、実効的に
キャパシタ面積を増大させることができ、キャパシタ容
量を増大させることができる。この結果、大きな信号を
ディジ、ト線１３に取出すことができ、信号のＳ／Ｎ比
を大幅に改善でき、信碩性を向上することができる。ま
た、Ｓ／Ｎ比が改善されるのでセンスリフレ、シュアン
プに対するマーノンが大きくなり、センス回路系の設計
が容易になる。これらのことから製品の歩留りの向上及
びコスト低減が期待できる。更に、キヤ・ンシタ容量が
大きくなったことからソフトエラーに対する耐性が高く
なシ、シかもＳ／Ｎ比が改善されたことによりセンスリ
フレの誤動作に大幅ｖ′Ｃ減少する。
では、第２のキャパシタ電極６とソース領域１０とが同
一電位となり、基板１キヤパンク酸化膜３及び第１のキ
ヤ・！シタ電極４でキャノやシタが構成されるとともに
、第１のキヤ・卆シタ成極４層間絶縁膜５及び第２のキ
ヤ・センタ電極６でもキャノぐシタが構成される。した
がって、セル面積が従来と同一であるならば、実効的に
キャパシタ面積を増大させることができ、キャパシタ容
量を増大させることができる。この結果、大きな信号を
ディジ、ト線１３に取出すことができ、信号のＳ／Ｎ比
を大幅に改善でき、信碩性を向上することができる。ま
た、Ｓ／Ｎ比が改善されるのでセンスリフレ、シュアン
プに対するマーノンが大きくなり、センス回路系の設計
が容易になる。これらのことから製品の歩留りの向上及
びコスト低減が期待できる。更に、キヤ・ンシタ容量が
大きくなったことからソフトエラーに対する耐性が高く
なシ、シかもＳ／Ｎ比が改善されたことによりセンスリ
フレの誤動作に大幅ｖ′Ｃ減少する。
逆に、Ｓ／Ｎ比が同一でよいならば、電荷量を従来と同
一とすればよいから、セル面積を小さくすることができ
、ひいてはチップサイズを縮小することができる。この
結果、１枚のウェハから生産される製品の個数が増加し
、１チップ当りのコストを低減することができる。また
、キャパシタ部分の面積が小さくなっただけ、・ぐ１
ターンの設計規則をゆるめることができ、歩留りと向
上することができる。
一とすればよいから、セル面積を小さくすることができ
、ひいてはチップサイズを縮小することができる。この
結果、１枚のウェハから生産される製品の個数が増加し
、１チップ当りのコストを低減することができる。また
、キャパシタ部分の面積が小さくなっただけ、・ぐ１
ターンの設計規則をゆるめることができ、歩留りと向
上することができる。
なお、上記実施例では第１のキヤ・やシタ電極（第１の
導体層）４上に層間絶縁膜５を介して第２のキャパシタ
電極６分一層だけ形成したが、更に第２のキヤ・やフタ
電極６上罠層間絶縁摸７を介して第３のキャパシタ電極
（第１のキャノ／り電極４とコンタクトをとり同一電位
とする）を、第３のキヤ・ぞシタ電極上に層間絶縁膜を
介して第４のキヤ・ぐシタ電極（ソース領域１０又は第
２のキャパシタ電極とコンタクトをとり同一電位とする
）をそれぞれ形成するというように層間絶縁膜を介在さ
せて複数層の導体層を積層し、積層方向に複数のキヤ・
ぐシタを形成するようにしてもよい。このようにすれば
、上述したような効果がより顕著となる。
導体層）４上に層間絶縁膜５を介して第２のキャパシタ
電極６分一層だけ形成したが、更に第２のキヤ・やフタ
電極６上罠層間絶縁摸７を介して第３のキャパシタ電極
（第１のキャノ／り電極４とコンタクトをとり同一電位
とする）を、第３のキヤ・ぞシタ電極上に層間絶縁膜を
介して第４のキヤ・ぐシタ電極（ソース領域１０又は第
２のキャパシタ電極とコンタクトをとり同一電位とする
）をそれぞれ形成するというように層間絶縁膜を介在さ
せて複数層の導体層を積層し、積層方向に複数のキヤ・
ぐシタを形成するようにしてもよい。このようにすれば
、上述したような効果がより顕著となる。
また、本発明に係るダイナミックＲＡ、Ｍのメモリセル
は第３図に示すような構造としてもよい。
は第３図に示すような構造としてもよい。
このような構造のダイナミックＲＡＭを製造方法を簡略
に併記して説明する。
に併記して説明する。
まず、例えばＰ型シリコン基板２１表面にフィールド酸
化膜２２を形成した後、素子領域と接続された第１のキ
ヤ・ンシタ電他２３？形成し、更にその表面に眉間絶縁
膜２４を形成する。次に、第２のキヤ・ぐシタ電極２５
と形成し、その表面に層間絶縁膜２６を形成する。つづ
いて、素子領域と接続された第３のキヤノシタ電極２７
！ｉ−形成し、その表面に層間絶縁膜２８を形成する。
化膜２２を形成した後、素子領域と接続された第１のキ
ヤ・ンシタ電他２３？形成し、更にその表面に眉間絶縁
膜２４を形成する。次に、第２のキヤ・ぐシタ電極２５
と形成し、その表面に層間絶縁膜２６を形成する。つづ
いて、素子領域と接続された第３のキヤノシタ電極２７
！ｉ−形成し、その表面に層間絶縁膜２８を形成する。
次いで、素子領域表面にｒ−ト酸化膜２９を形成した後
、トランスファダートを極３０を形成する。つづいて、
トラ７スファデート磁寓３θをマスクとして例えばヒ素
とイオン注入することＫよりＮ＋型ソース・ドレイン領
域３１．３２を形成する。なお、ノース領域３１の一部
は第１のキャパシタ電極２３及び第３のキャパシタ電極
２７からの不純物の熱拡散により形成される。次いで、
全面に層間絶縁膜３３？堆槓した後、コンタクトホール
を開孔し、更に全面にＡｔ膜と蒸着した後、・やターニ
ングしてディノット線３４を形成する。
、トランスファダートを極３０を形成する。つづいて、
トラ７スファデート磁寓３θをマスクとして例えばヒ素
とイオン注入することＫよりＮ＋型ソース・ドレイン領
域３１．３２を形成する。なお、ノース領域３１の一部
は第１のキャパシタ電極２３及び第３のキャパシタ電極
２７からの不純物の熱拡散により形成される。次いで、
全面に層間絶縁膜３３？堆槓した後、コンタクトホール
を開孔し、更に全面にＡｔ膜と蒸着した後、・やターニ
ングしてディノット線３４を形成する。
第３図図示のメモリセルでは第１のキャノヤ７タイ極２
３と第３のキャパシタ電極２７とがソース領域３ノと接
続されて同一電位となり、第１のキャパシタ電極２３、
層間絶縁膜２４及び第２のキヤ／４’シタ″ｗＬ極２５
でキヤ・センタが構成されるとともに、第２のキャパシ
タ電極２５、層間絶縁膜２６及び第３のキャパシタ電極
２７でもキヤ・センタが構成される。
３と第３のキャパシタ電極２７とがソース領域３ノと接
続されて同一電位となり、第１のキャパシタ電極２３、
層間絶縁膜２４及び第２のキヤ／４’シタ″ｗＬ極２５
でキヤ・センタが構成されるとともに、第２のキャパシ
タ電極２５、層間絶縁膜２６及び第３のキャパシタ電極
２７でもキヤ・センタが構成される。
したがって゛、第３図図示のメモリセルから構成される
ダイナミックＲＡＭでも第１図及び第２図図示のダイナ
ミックＲＡＭと同様な効果と得ることができる。また、
フィールド領域上にキャパシタが形成されているので、
チップ面積の有効利用という点では一層効果がある。
ダイナミックＲＡＭでも第１図及び第２図図示のダイナ
ミックＲＡＭと同様な効果と得ることができる。また、
フィールド領域上にキャパシタが形成されているので、
チップ面積の有効利用という点では一層効果がある。
なお、第３図に図示したメモリセルの構造においても、
更に第３のキヤ・ぐ７タ電極２７上に層間絶縁膜２８を
介して第４のキャパシタ電５（第２のキャパシタ電極２
５と同一電位）を、第４のキャパシタ電極上に層間絶縁
膜？介して第５のキャパシタ電極（ソース領域、第１Ｄ
キヤパシタ電極及び第３のキヤ・ぐ／夕電極と同一電位
）をそれぞれ形成するというように絶縁膜を介在させた
複数層の導体層によりキャパ／メを形成してもよい。
更に第３のキヤ・ぐ７タ電極２７上に層間絶縁膜２８を
介して第４のキャパシタ電５（第２のキャパシタ電極２
５と同一電位）を、第４のキャパシタ電極上に層間絶縁
膜？介して第５のキャパシタ電極（ソース領域、第１Ｄ
キヤパシタ電極及び第３のキヤ・ぐ／夕電極と同一電位
）をそれぞれ形成するというように絶縁膜を介在させた
複数層の導体層によりキャパ／メを形成してもよい。
以上詳述した如く本発明の半導体記憶装置によれば、チ
ップサイズを増加させることなく、実効的にキヤ・（シ
タ面積を増加させて集積度、信頼性及び歩留りを向上で
きる等顕著な効果を奏するものである。
ップサイズを増加させることなく、実効的にキヤ・（シ
タ面積を増加させて集積度、信頼性及び歩留りを向上で
きる等顕著な効果を奏するものである。
第１図は本発明の実施例におけるダイナミックＲＡＭの
メモリセルの断面図、第２図は同平面図、第３図は本発
明の他の実施例におけるダイナミックＲＡＭのメモリセ
ルの断面図である。 １・・・Ｐ型シリコン基板、２・・・フィールド酸化膜
、３・・・キャノやシタ酸化膜、４・・・第１のキャパ
シタ電極、５，７．１２・・・層間絶縁膜、６・・・第
２のキャパシタ電極、８・・・ｆ−）酸化膜、９・・・
トランスファゲート電極、１０．１１・・・炉型ソース
・ ドレイン領域、１３・・・ディジット線、２ノ・・
・Ｐ型シリコン基板、２２・・・フィールド酸化膜、２
３・・・第１のキャパシタ電極、２４゜２６．２８．３
３・・・層間絶縁膜、２５・・・第２のキャパシタ電極
、２ｙ・・・第３のキャパシタ電極、２９・・・ダート
酸化膜、３０・・・トランス７アグー）’［［４，３１
、３２・・・炉型ソース・ドレイン領域、３４・・・デ
ィノット線。 出願人代理人 弁理士 鈴 江 武 彦第１図 第３図
メモリセルの断面図、第２図は同平面図、第３図は本発
明の他の実施例におけるダイナミックＲＡＭのメモリセ
ルの断面図である。 １・・・Ｐ型シリコン基板、２・・・フィールド酸化膜
、３・・・キャノやシタ酸化膜、４・・・第１のキャパ
シタ電極、５，７．１２・・・層間絶縁膜、６・・・第
２のキャパシタ電極、８・・・ｆ−）酸化膜、９・・・
トランスファゲート電極、１０．１１・・・炉型ソース
・ ドレイン領域、１３・・・ディジット線、２ノ・・
・Ｐ型シリコン基板、２２・・・フィールド酸化膜、２
３・・・第１のキャパシタ電極、２４゜２６．２８．３
３・・・層間絶縁膜、２５・・・第２のキャパシタ電極
、２ｙ・・・第３のキャパシタ電極、２９・・・ダート
酸化膜、３０・・・トランス７アグー）’［［４，３１
、３２・・・炉型ソース・ドレイン領域、３４・・・デ
ィノット線。 出願人代理人 弁理士 鈴 江 武 彦第１図 第３図
Claims (1)
- １個のＭＯＳトランジスタと、１個のキヤパシタとで
１ビットを形成する半導体記憶装置において、半導体基
板上又は半導体基板表面の拡散層に接続された導体層上
に形成された第１の絶縁膜と、該第１の絶縁膜上に形成
された第１の導体層と、該第１の導体層上に絶縁膜を介
在させて積層され、基板表面の拡散層又は前記第１の導
体層のいずれかと同一電位となる一層又は複数層の導体
層とからなるキヤパシタを有することを特徴とする半導
体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59217115A JPS6195563A (ja) | 1984-10-16 | 1984-10-16 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59217115A JPS6195563A (ja) | 1984-10-16 | 1984-10-16 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6195563A true JPS6195563A (ja) | 1986-05-14 |
Family
ID=16699086
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59217115A Pending JPS6195563A (ja) | 1984-10-16 | 1984-10-16 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6195563A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01147857A (ja) * | 1987-12-03 | 1989-06-09 | Fujitsu Ltd | 半導体記憶装置及びその製造方法 |
| US4974040A (en) * | 1987-06-17 | 1990-11-27 | Fujitsu Limited | Dynamic random access memory device and method of producing same |
| US5071783A (en) * | 1987-06-17 | 1991-12-10 | Fujitsu Limited | Method of producing a dynamic random access memory device |
| US5121175A (en) * | 1987-11-14 | 1992-06-09 | Fujitsu Limited | Semiconductor device having a side wall film |
| US5153685A (en) * | 1987-09-19 | 1992-10-06 | Hitachi, Ltd. | Semiconductor integrated circuit device having switching MISFET and capacitor element and method of producing the same, including wiring therefor and method of producing such wiring |
| US5650647A (en) * | 1987-06-17 | 1997-07-22 | Fujitsu Limited | Dynamic random access memory device and method of producing same |
| US5917211A (en) * | 1988-09-19 | 1999-06-29 | Hitachi, Ltd. | Semiconductor integrated circuit, method of fabricating the same and apparatus for fabricating the same |
-
1984
- 1984-10-16 JP JP59217115A patent/JPS6195563A/ja active Pending
Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4974040A (en) * | 1987-06-17 | 1990-11-27 | Fujitsu Limited | Dynamic random access memory device and method of producing same |
| US5021357A (en) * | 1987-06-17 | 1991-06-04 | Fujitsu Limited | Method of making a dram cell with stacked capacitor |
| US5071783A (en) * | 1987-06-17 | 1991-12-10 | Fujitsu Limited | Method of producing a dynamic random access memory device |
| US5650647A (en) * | 1987-06-17 | 1997-07-22 | Fujitsu Limited | Dynamic random access memory device and method of producing same |
| US5153685A (en) * | 1987-09-19 | 1992-10-06 | Hitachi, Ltd. | Semiconductor integrated circuit device having switching MISFET and capacitor element and method of producing the same, including wiring therefor and method of producing such wiring |
| US6281071B1 (en) | 1987-09-19 | 2001-08-28 | Hiatchi, Ltd. | Method of producing semiconductor integrated circuit device having switching MISFET and capacitor element including wiring therefor and method of producing such wiring |
| US6737318B2 (en) | 1987-09-19 | 2004-05-18 | Hitachi, Ltd. | Semiconductor integrated circuit device having switching misfet and capacitor element and method of producing the same, including wiring therefor and method of producing such wiring |
| US5121175A (en) * | 1987-11-14 | 1992-06-09 | Fujitsu Limited | Semiconductor device having a side wall film |
| US5424237A (en) * | 1987-11-14 | 1995-06-13 | Fujitsu Limited | Method of producing semiconductor device having a side wall film |
| JPH01147857A (ja) * | 1987-12-03 | 1989-06-09 | Fujitsu Ltd | 半導体記憶装置及びその製造方法 |
| US5917211A (en) * | 1988-09-19 | 1999-06-29 | Hitachi, Ltd. | Semiconductor integrated circuit, method of fabricating the same and apparatus for fabricating the same |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2606857B2 (ja) | 半導体記憶装置の製造方法 | |
| EP0430404B1 (en) | Method of manufacturing a capacitor for a DRAM cell | |
| JP2906807B2 (ja) | 半導体メモリセルとその製造方法 | |
| JP2733911B2 (ja) | 半導体素子及びその製造方法 | |
| JPS5919366A (ja) | 半導体記憶装置 | |
| JP2602219B2 (ja) | 半導体記憶装置 | |
| US4131906A (en) | Dynamic random access memory using MOS FETs and method for manufacturing same | |
| JPS63310162A (ja) | Ｍｉｓ型半導体記憶装置 | |
| JPS6195563A (ja) | 半導体記憶装置 | |
| JP2671899B2 (ja) | 半導体記憶装置 | |
| JP2508300B2 (ja) | 半導体記憶装置およびその製造方法 | |
| JPS63281457A (ja) | 半導体メモリ | |
| JPH0221653A (ja) | 半導体装置及びその製造方法 | |
| JPS58134458A (ja) | 半導体装置におけるキヤパシタの製造方法 | |
| JPS63133565A (ja) | 半導体記憶装置 | |
| JPH0795566B2 (ja) | 半導体メモリ装置 | |
| JPS6240765A (ja) | 読み出し専用半導体記憶装置およびその製造方法 | |
| JPH0691216B2 (ja) | 半導体記憶装置 | |
| JPS627152A (ja) | 半導体メモリ | |
| JP2827377B2 (ja) | 半導体集積回路 | |
| JP2936660B2 (ja) | 半導体記憶装置 | |
| JPH0321104B2 (ja) | ||
| JPH04267558A (ja) | 半導体装置 | |
| JPS6159866A (ja) | Ｍｏｓ形ダイナミツクメモリおよびその製造方法 | |
| JPH0382156A (ja) | 半導体メモリセルおよびその製造方法 |