CN113053901A - 半导体器件 - Google Patents
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Abstract
本发明的实施例公开了一种半导体器件，包括形成于第一有源区上方的第一字线。在一些实施例中，第一金属线设置在第一字线上方并垂直于第一字线，其中第一金属线利用第一导电通孔电连接到第一字线，并且其中第一导电通孔设置在第一有源区上方。在一些示例中，半导体存储器器件还包括均平行于第一金属线并且设置在第一金属线的相对侧上的第二金属线和第三金属线，其中第二金属线利用第二导电通孔电连接到第一有源区的源极/漏极区，并且其中第三金属线利用第三导电通孔电连接到第一有源区的源极/漏极区。
Description
技术领域
本发明的实施例涉及一种半导体器件。
背景技术
在半导体存储器器件中，即使存储器器件的电源被切断，非易失性存储器(NVM)器件也能用于存储数据。在各种示例中，NVM器件可以包括只读存储器(ROM)、磁存储器、光存储器或闪存以及其他类型的NVM器件。不同类型的NVM装置可以被编程一次、几次或多次。被编程一次之后不能被重写的NVM器件被称为一次性可编程(OTP)NVM器件。OTP NVM器件由于其与现有工艺的兼容性、可伸缩性、可靠性和安全性而经常用于嵌入式NVM应用。根据目标应用、器件要求或工艺要求，OTP NVM器件可以利用浮栅、电熔丝或反熔丝技术来实现。
不管用于实现OTP NVM器件的技术如何，单元电流(Icell)在NVM器件操作中扮演着重要角色。举例来说，单元电流下降可能会导致器件故障(例如，诸如读取故障)。此外，已知编程字线(WLP)电压与单元电流相关。在一些实例中，栅极电阻增加可引起导致给定存储器单元的WLP电压下降的非预期寄生电压降，这可导致单元电流下降和器件故障。
因此，现有技术尚未证明在所有方面都完全令人满意。
发明内容
根据本发明的一个方面，提供了一种半导体器件，包括：第一栅极结构，形成在第一有源区上方；第一金属线，设置在第一栅极结构上方并且垂直于第一栅极结构，其中，第一金属线利用第一导电通孔电连接到第一栅极结构，并且其中，第一导电通孔设置在第一有源区上方；以及第二金属线和第三金属线，均平行于第一金属线并且设置在第一金属线的相对侧上，其中，第二金属线利用第二导电通孔电连接到第一有源区的源极/漏极区，并且其中，第三金属线利用第三导电通孔电连接到第一有源区的源极/漏极区。
根据本发明的一个方面，提供了一种半导体器件，包括：存储器单元，包括有源区；第一字线，形成在有源区上方，其中，利用设置在有源区上方的第一导电通孔来提供到第一字线的连接；以及多个位线，利用相应的多个导电通孔电连接到有源区的源极/漏极。
根据本发明的一个方面，提供了一种半导体器件，包括：多个有源区，对应于多个存储器单元；第一编程字线，形成在多个有源区上方，其中，利用设置在多个有源区的第一有源区上方的第一导电通孔提供到第一编程字线的第一连接，并且其中，利用设置在多个有源区的第二有源区上方的第二导电通孔提供到第一编程字线的第二连接；第一多个位线，利用第一多个导电通孔电连接到第一有源区的第一源极/漏极区；以及第二多个位线，利用第二多个导电通孔电连接到第二有源区的第二源极/漏极区。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各个方面。应该强调，根据工业中的标准实践，各个部件未按比例绘制并且仅用于说明的目的。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
图1是半导体存储器结构的布局图；
图2示出了图1的半导体存储器结构的部分的等效电路的电路图；
图3是根据一些实施例的半导体存储器结构的布局图；
图4提供了根据一些实施例的图3的半导体存储器结构的部分的视图；
图5示出了根据一些实施例的图4中所示的半导体存储器结构的部分的等效电路的电路图；
图6提供了根据一些实施例的图3的半导体存储器结构的部分的视图，其进一步包括源极/漏极金属层；以及
图7提供了根据一些实施例的图6的半导体存储器结构沿着与由图6的剖面AA'限定的平面基本平行的平面的截面图。
具体实施方式
以下公开内容提供了许多用于实现本发明的不同特征不同的实施例或实例。下面描述了组件和布置的具体实施例或实例以简化本发明。当然，这些仅是实例而不旨在限制。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可以在各个示例中重复参考数字和/或字母。该重复是为了简单和清楚的目的，并且其本身不指示讨论的各个实施例和/或配置之间的关系。
此外，为了便于描述，本文中可以使用诸如“在…下方”、“在…下面”、“下部”、“在…上面”、“上部”等的间隔关系术语，以描述如图中所示的一个元件或部件与另一元件或部件的关系。除了图中所示的方位外，间隔关系术语旨在包括器件在使用或操作工艺中的不同方位。装置可以以其它方式定位(旋转90度或在其它方位)，并且在本文中使用的间隔关系描述符可以同样地作相应地解释。
在半导体存储器器件中，即使存储器件的电源被切断，非易失性存储器(NVM)器件也能用于存储数据。NVM器件可以包括只读存储器(ROM)、磁存储器、光存储器或闪存，其中各种类型的NVM器件可以被编程一次、几次或多次。被编程一次之后不能被重写的NVM器件被称为一次性可编程(OTP)NVM器件。OTP NVM器件由于其与现有工艺的兼容性、可伸缩性、可靠性和安全性而经常用于嵌入式NVM应用。根据目标应用、器件要求或工艺要求，OTP NVM器件可以利用浮栅、电熔丝或反熔丝技术来实现。不管用于实现OTP NVM器件的技术如何，单元电流(Icell)在NVM器件的操作中扮演着重要角色，如以下更加详细讨论的。
在各种示例中，可以在后道工序(BEOL)制造工艺期间形成至各个NVM器件的电连接。在BEOL工艺中，形成导电金属互连层(例如，诸如铜)的网络以连接半导体集成电路(IC)的各种部件。导电金属互连层的网络被形成在可以包括低K介电材料的层间介电(ILD)材料内。ILD材料使给定互连级内和互连层的相邻级之间的相邻金属互连层彼此电隔离。举例来说，诸如单镶嵌工艺和双镶嵌工艺的镶嵌工艺通常用于制造多级互连结构。在镶嵌工艺中，沟槽和通孔被形成在ILD层内并穿过ILD层，且填充有导电材料(例如，诸如铜或铜基合金)，以便在相邻的互连层之间产生金属化线和垂直导电路径(通孔)。
现在参考图1的示例，其中示出了半导体存储器结构100的布局图。半导体存储器结构100可以包括有源区102、104、106。在一些情况下，有源区102、104、106可以包括用于形成鳍状场效应晶体管(FinFET)的鳍状结构。在一些示例中，有源区102、104、106还可以包括掺杂区，诸如掺杂的半导体区，在掺杂的半导体区内可以形成晶体管源极/漏极区。在一些情况下，离子注入工艺可用于将掺杂剂物质引入到有源区102、104、106内的半导体衬底中。在各种情况下，有源区102、104、106可以彼此设置在相同高度，例如设置在同一衬底层或导电层内。在一些实施例中，有源区102、104、106具有约50-70nm的宽度“W1”。
在一些实施例中，半导体存储器结构100被形成在半导体衬底上，半导体衬底可以包括硅衬底，并且可以包括各种层，包括形成在衬底上的导电层或绝缘层。如本领域所公知的，根据设计要求，衬底可以包括各种掺杂配置。衬底还可以包括其它半导体，诸如锗、碳化硅(SiC)、硅锗(SiGe)或金刚石。或者，衬底可以包括化合物半导体和/或合金半导体。此外，在一些实施例中，衬底可以包括外延层(epi-层)，衬底可以发生应变以增强性能，衬底可以包括绝缘体上硅(SOI)结构，和/或衬底可以具有其他合适的增强特征。
在各种示例中，可以在半导体衬底上形成诸如浅沟槽隔离(STI)区的隔离区，以便将相邻的器件(例如，晶体管、NVM器件等)进行彼此隔离。这些隔离区可由氧化硅、氮化硅、氮氧化硅、掺氟硅玻璃(FSG)、低k电介质及其组合和/或现有技术中已知的其它合适材料组成。在一个实施例中，通过在衬底中蚀刻沟槽来形成隔离区。然后，可以用隔离材料填充沟槽，随后进行化学机械抛光(CMP)工艺。然而，其它的实施例也是可能的。在一些实施例中，隔离区可以包括例如具有一个或多个衬垫层的多层结构。
半导体存储器结构100还可以包含栅极结构108、110、112、114、116、118、120、122。如图所示，至少一些栅极结构形成在有源区102、104、106上。举例来说，晶体管阵列可以形成于栅极结构与有源区102、104、106的交叉处(例如，诸如图1所示的晶体管T1和T2)，其中晶体管阵列可形成NMV存储器阵列。因此，在各种情况下，栅极结构可充当存储器阵列的字线。
在一些实施例中，栅极结构108、110、112、114、116、118、120、122可以包括栅极电介质和设置在栅极电介质上的栅电极。在一些实施例中，栅极电介质可以包括界面层，例如氧化硅层(SiO2)或氮氧化硅(SiON)。在一些示例中，栅极电介质包括诸如氧化铪(HfO2)的高K介电层。或者，高K介电层可包括其它高K电介质，例如TiO2、HfZrO、Ta2O3、HfSiO4、ZrO2、ZrSiO2、LaO、AlO、ZrO、TiO、Ta2O5、Y2O3、SrTiO3(STO)、BaTiO3(BTO)、BaZrO、HfZrO、HfLaO、HfSiO、LaSiO、AlSiO、HfTaO、HfTiO、(Ba，Sr)TiO3(BST)、Al2O3、Si3N4、氮氧化物(SiON)及其组合或其它合适的材料。在其他实施例中，栅极电介质可以包括二氧化硅或其他合适的电介质。在各种实施例中，栅电极包括导电层，例如W、Ti、TiN、TiAl、TiAlN、Ta、TaN、WN、Re、Ir、Ru、Mo、Al、Cu、Co、CoSi、Ni、NiSi及其组合和/或其它合适的成分。在一些实施例中，栅电极可以替代地或附加地包括多晶硅层。在一些实施例中，在栅极结构的侧壁上形成侧壁间隔物。这种侧壁间隔物可以包括介电材料，诸如氧化硅、氮化硅、碳化硅、氮氧化硅或其组合。
半导体存储器结构100还包括形成在同一导电/互连层内的金属线124、126、128、130、132、134、136。在一些实施例中，金属线可以形成在金属-0(M0)互连层内。金属线可以包括铜、铝或其它适当的金属或金属合金。如图1所示，金属线124可以通过导电通孔138电连接到下面的栅极结构112，以提供第一编程字线(WLP0)节点，并且金属线132可以通过导电通孔140电连接到下面的栅极结构118，以提供第二编程字线(WLP1)节点。此外，金属线136可以通过导电通孔142电连接到下面的栅极结构114，以提供第一读取字线(WLR0)节点，并且金属线128可以通过导电通孔144电连接到下面的栅极结构116，以提供第二读取字线(WLR1)节点。作为示例，金属线124、128、132、136可以具有大约30-50nm的宽度“W2”。在一些情况下，导电通孔138、140、142、144的面积为约50-200nm2。
在一些示例中，金属线126可以通过导电通孔146电连接到下面的有源区102(例如，其可以包括下面的源极/漏极区)，金属线130可以通过导电通孔148电连接到下面的有源区104，并且金属线134可以通过导电通孔150电连接到下面的有源区106。因此，金属线126、130、134可用作存储器阵列的位线。在一些实施例中，位线(金属线126、130、134)具有约50-70nm的宽度“W3”。在一些情况下，导电通孔146、148、150的面积为约400-700nm2。此外，在一些实施例中，连接至栅极结构的金属线与相邻位线之间(例如，诸如金属线124与126之间)的间距“S1”约为40至75nm。
如前所述，单元电流(Icell)在NVM器件操作中起着重要作用，并且单元电流降低可能导致器件故障(例如，诸如读取故障)。已知字线编程(WLP)电压与单元电流相关。此外，在一些实例中，栅极电阻增加可引起导致存储器阵列中的给定器件的WLP电压下降的非预期寄生电压降，这可能导致单元电流降低和器件故障。参考图1的示例，考虑在WLP0节点处施加编程电压“V1”的情况。在一些示例中，所施加的编程电压“V1”可足以对晶体管T1处的第一位进行编程。然而，至少部分地由于先进半导体技术的高度缩放的尺寸，在WLP0节点和晶体管T2之间可能存在着显著的字线电阻“R1”。在一些实施例中，电阻“R1”可以等于或大于约10千欧姆(kΩ)。电阻“R1”尤其可以引起所施加的编程电压“V1”下降，使得晶体管T2处的字线编程电压“V2”小于“V1”，并且使得电压“V2”不足以对晶体管T2处的第二位进行编程。作为晶体管T2的编程失败的结果，晶体管T2的后续读取操作也将失败。在各种情况下，当使用所施加的WLP电压来编程两个或更多个位(例如，沿着给定字线的两个或更多个晶体管)时，可能发生与字线电阻增加相关联的以上问题。
图2示出半导体存储器结构100的部分的等效电路的电路图200。例如，电路图200示出了WLP0节点(在此施加了编程电压“V1”)、字线电阻“R1”以及晶体管T2的栅极处的下降电压“V2”。电路图200还示出了在晶体管T3的栅极处的第一读取字线(WLR0)节点、选择“SEL”栅极输入和位线节点“BL”(例如，连接到金属线130的导电通孔148)。如上所述，并且由于字线电阻“R1”，电压“V2”可能不足以对晶体管T2进行编程。因此，在一些实施例中，晶体管T2的后续读取操作将导致单元电流(Icell)下降和读取失败。在各种实施例中，单元电流(Icell)还可以由于单一位线(例如，金属线126)及单一位线接触(例如，导电通孔146)而下降，它们本身由于其高度缩放的尺寸而经受电阻增加。
本公开的实施例提供了优于现有技术的优点，但是应当理解，其他实施例可以提供不同的优点，并非所有优点都有必要在本文中进行讨论，并且对于所有实施例而言不需要具有特定的优点。例如，这里讨论的实施例包括一种半导体存储器结构，该半导体存储器结构具有直接在有源区上提供编程字线(WLP)和读取字线(WLR)栅极连接的设计，并且包括用于每个位的独立字线，从而减小了有效栅极电阻(或有效字线电阻)。在各种实施例中，所公开的半导体存储器结构还包含用于每个位的多个位线以及到下面的有源区的多个位线接触，因此减小了有效位线电阻。作为所公开的半导体存储器结构设计的结果，有效栅极电阻的减小超过一个数量级，并且预期单元电流(Icell)增加约1.3倍。在一些示例中，栅极电阻的减小提供了基本上可忽略的寄生电压降，这确保对于存储器阵列中的给定器件具有高质量的WLP电压。此外，单元电流的增加提供了更可靠的NVM器件操作。在一些实施例中，在此公开的半导体存储器结构包括OTP NVM器件。然而，在一些情况下，半导体存储器结构在一些情况下可以包括其它类型的NVM器件。下文提供了本公开的实施例的额外细节，并且额外的益处和/或其它优点对于受益于本公开的所属领域的技术人员而言将会变得显而易见。
现在参考图3，该图示出了根据一些实施例的半导体存储器结构300的布局图。半导体存储器结构300可以包括有源区302、304、306。在一些情况下，有源区302、304、306可以包括用于形成FinFET的鳍结构。在一些示例中，有源区302、304、306还可以包括掺杂区，诸如掺杂的半导体区，如上所述，在其中可以形成晶体管源极/漏极区。在各种情况下，有源区302、304、306可以彼此以相同的高度设置，例如设置在相同的衬底层或导电层内。在一些实施例中，有源区302、304、306具有在约60-150nm范围内的宽度“W1”。
在一些实施例中，半导体存储器结构300形成在半导体衬底上，该衬底类似于上文参考半导体存储器结构100所讨论的衬底。半导体存储器结构300还可以包括形成在半导体衬底上的隔离区(例如，诸如STI区)，以将相邻器件(例如，晶体管、NVM器件等)彼此隔离。
半导体存储器结构300还可以包括栅极结构308、310、312、314、316、318、320、322。如图所示，至少一些栅极结构形成在有源区302、304、306上。举例来说，晶体管阵列可形成于栅极结构与有源区302、304、306的交叉点处，在那里，晶体管阵列可形成NMV存储器阵列。因此，在各种情况下，栅极结构可充当存储器阵列的字线。在一些实施例中，栅极结构308、310、312、314、316、318、320、322可以包括栅极电介质、设置在栅极电介质上的栅电极以及如上所述的侧壁间隔物。
与包括七根跨越三个不同有源区102、104、106的金属线(金属线124、126、128、130、132、134、136)的半导体存储器结构100相比，在一些实施例中，半导体存储器结构300包括用于有源区302、304、306中的每个有源区的七根金属线，以减小有效栅极电阻及位线电阻，如下文更加详细讨论的。例如，如图3所示，半导体存储器结构300包括形成在同一导电/互连层(例如，诸如处于M0互连层)内的金属线302-1、302-2、302-3、302-4、302-5、302-6、302-7，其中的每根金属线都与有源区302相关联。类似地，半导体存储器结构300包括形成于同一导电/互连层内的金属线304-1、304-2、304-3、304-4、304-5、304-6、304-7(其中的每根金属线都与有源区304相关联)以及形成于同一导电/互连层内的金属线306-1、306-2、306-3、306-4、306-5、306-6、306-7(其中的每根金属线都与有源区306相关联)。与每个有源区302、304、306相关联的金属线可以包括铜、铝或其它适当的金属或金属合金。如以下所讨论的，金属线的宽度和间隔已按比例缩小，以提供连接至每个有源区302、304、306的多个位线和位线接触，从而减小位线电阻。此外，如下所述，有源区302、304、306中的每一个都包括它们自己的WLP和WLR栅极连接(对于有源区302、304、306中的每一个表示为WLP0、WLP1、WLR0和WLR1)，以降低栅极电阻(或字线电阻)并确保适当的NVM器件操作。通过为每个有源区302、304、306提供专用的WLP和WLR栅极连接，可以减轻与高字线电阻(例如，编程电压降低)相关的问题。例如，在一些实施例中，专用的WLP栅极连接可用于沿着给定字线对单个位(单个晶体管)进行编程，从而确保位被正确地编程。
如图3所示，对于有源区302，金属线302-3可以通过导电通孔326电连接到下面的栅极结构312，以提供第一编程字线(WLP0)节点，并且金属线302-5可以通过导电通孔328电连接到下面的栅极结构318，以提供第二编程字线(WLP1)节点。此外，金属线302-1可以通过导电通孔330电连接到下面的栅极结构314，以提供第一读取字线(WLR0)节点，并且金属线302-7可以通过导电通孔332电连接到下面的栅极结构316，以提供第二读取字线(WLR1)节点。
对于有源区304，金属线304-3可以通过导电通孔356电连接到下面的栅极结构312，以提供第一编程字线(WLP0)节点，并且金属线304-5可以通过导电通孔358电连接到下面的栅极结构318，以提供第二编程字线(WLP1)节点。此外，金属线304-1可以通过导电通孔360电连接到下面的栅极结构314，以提供第一读取字线(WLR0)节点，并且金属线304-7可以通过导电通孔362电连接到下面的栅极结构316，以提供第二读取字线(WLR1)节点。
参考有源区306，金属线306-3可以通过导电通孔366电连接到下面的栅极结构312，以提供第一编程字线(WLP0)节点，并且金属线306-5可以通过导电通孔368电连接到下面的栅极结构318，以提供第二编程字线(WLP1)节点。此外，金属线306-1可以通过导电通孔370电连接到下面的栅极结构314，以提供第一读取字线(WLR0)节点，并且金属线306-7可以通过导电通孔372电连接到下面的栅极结构316，以提供第二读取字线(WLR1)节点。
关于位线，金属线302-2、302-4、302-6可以分别通过导电通孔334、336、338电连接到下面的有源区302(例如，其可以包括下面的源极/漏极区)，金属线304-2、304-4、304-6可以分别通过导电通孔340、342、344电连接到下面的有源区304(例如，其可以包括下面的源极/漏极区)，并且金属线306-2、306-4、306-6可以分别通过导电通孔346、348、350电连接到下面的有源区306(例如，其可以包括下面的源极/漏极区)。下面参照图7进一步说明金属线通过各种导电通孔与下面的有源区302、304、306的连接。金属线302-2、302-4、302-6因此可用作与有源区302相关联的存储器器件的位线，金属线304-2、304-4、304-6可用作与有源区304相关联的存储器器件的位线，并且金属线306-2、306-4、306-6可用作与有源区306相关联的存储器器件的位线。通过为每个有源区302、304、306提供多个位线和位线接触，减小了位线电阻。
图4提供了半导体存储器结构300的部分324的放大图。在一些实施例中，该部分324可以被描述为半导体存储器结构300的存储器单元。因此，举例来说，图3中所示的半导体存储器结构300可以包括存储器单元阵列。部分324示出了栅极结构308、310、312、314、316、318、320、322、有源区304和形成在同一导电/互连层(例如，诸如在M0层内)内的金属线304-1、304-2、304-3、304-4、304-5、304-6、304-7以及与有源区304相关联的编程字线节点(WLP0、WLP1)和读取字线节点(WLR0、WLR1)。图4还示出了切割的金属区域402。在一些示例中，切割的金属区402包括用于电隔离接触相邻有源区(例如，诸如有源区302、304、306)的源极/漏极区的金属层的电介质区。
在一些实施例中，并且仍然参考图4，金属线304-1、304-2、304-3、304-4、304-5、304-6、304-7(以及与有源区302、306相关联的对应金属线)中的每一根都具有约10-30nm的宽度“W4”，并且相邻金属线之间的间隔“S2”为约10-30nm。在一些情况下，接触字线的导电通孔356、358、360、362(以及与有源区302、306的WLP0、WLP1和WLR0、WLR1相关联的对应导电通孔)的面积为大约50-200nm2。在一些情况下，导电通孔340、342、344(以及与有源区302、306的位线相关联的对应导电通孔)的面积为约400-700nm2。与上述参照半导体存储器结构100讨论的金属线的尺寸相反，与半导体存储器结构300相关的金属线的宽度和间隔已被缩小，以提供连接至每个有源区302、304、306的多个位线和位线接触，从而降低位线电阻。
图5示出了半导体存储器结构300的部分324的等效电路的电路图500。例如，电路图500示出了晶体管T1'的栅极处的WLP0节点、晶体管T2'的栅极处的WLR0节点、晶体管T3'的栅极处的WLP1节点、晶体管T4'的栅极处的WLR1节点和位线节点“BL”(例如，分别连接到金属线304-2、304-4、304-6的导电通孔340、342、344)。在一些实施例中，图5的电路可以用于可靠地存储两个位，即与WLP0和WLR0相对应的“位0”和与WLP1和WLR1相对应的“位1”。
现在参考图6和图7，其提供了关于半导体存储器结构300的配置的进一步细节。图6提供了半导体存储器结构300的与图4类似的部分324的放大视图。然而，图6还示出了用于接触有源区(例如，有源区302、304、306)内的源极/漏极区的金属层602。因此，在一些实施例中，金属层602可以被称为源极/漏极接触或源极/漏极接触金属层。举例而言，切割的金属区402可以用于电隔离与相邻有源区(例如，诸如有源区302、304、306)的源极/漏极区接触的金属层602。图7提供了半导体存储器结构300沿着与由图6的剖面AA'限定的平面基本平行的平面的横截面图。
参照图7，沿着半导体存储器结构300的剖面AA'的横截面图提供了位线接触至下面的有源区的视图。特别是，剖面AA'显示可以包括源极/漏极区的有源区304。在一些实施例中，隔离区704(例如，诸如STI区)可以与有源区304相邻形成，以将相邻的有源区或器件(例如晶体管、NVM器件等)彼此隔离。在半导体存储器结构300包括FinFET器件的实施例中，有源区304可以包括鳍结构，鳍结构具有形成在鳍结构中、鳍结构上和/或形成在鳍结构周围的外延源极/漏极部件。图7还示出了第一层间电介质(ILD)层706，其中可以形成开口(例如，通过光刻和蚀刻的适当组合)，用于随后沉积源极/漏极接触金属(例如，金属层602)。作为示例，第一ILD层706可以包括诸如原硅酸四乙酯(TEOS)氧化物、未掺杂的硅酸盐玻璃或诸如硼磷硅酸盐玻璃(BPSG)、氟硅酸盐玻璃(FSG)、磷硅酸盐玻璃(PSG)、掺硼硅玻璃(BSG)的掺杂氧化硅的材料，和/或其他合适的介电材料。
在各种实施例中，金属层602可以形成在第一ILD层706的开口中，以提供到有源区304(例如，包括源极/漏极区)的电接触。在一些示例中，金属层602可以包括W、Cu、Co、Ru、Al、Rh、Mo、Ta、Ti、TiN、TaN、WN、硅化物或其它合适的导电材料。在一些情况下，在形成金属层602之前，可以执行硅化工艺，以提供介于有源区304和金属层602之间的硅化物层，从而提供低电阻接触。在一些示例中，可以在第一ILD层706的开口的侧壁表面上形成粘合层或阻挡层708，在该开口内形成金属层602。在一些情况下，粘合层或阻挡层708可以包括Ti、TiN、Ta、TaN、W或其它适当的材料。
在一些实施例中，金属层602可以具有如图7所示的锥形侧壁轮廓，其中锥形侧壁的顶部可以横向延伸超过由有源区304的横向边缘707限定的平面。在一些示例中，并且因为金属层602的部分可以延伸超过横向边缘707，有源区304、导电通孔(例如，诸如导电通孔340、344)和导电通孔连接到的相应金属线(例如，诸如金属线304-2和304-6)将可靠地提供到金属层602的电连接，即使导电通孔和它们相应的金属线本身部分地或完全地设置在由有源区304的横向边缘707限定的平面之外或超出该平面。在一些情况下，在(FinFET器件的)鳍结构中、鳍结构上和/或鳍结构周围形成的外延源极/漏极部件可以生长，使得它们横向延伸超过由有源区304的横向边缘707限定的平面。在这种情况下，金属层602可以具有或不具有锥形的侧壁轮廓，并且金属层602可以形成在外延源极/漏极部件上方，包括形成在延伸超过由有源区304的横向边缘707限定的平面的外延源极/漏极部件的部分上方。因此，再次因为金属层602的部分可延伸超过有源区304的横向边缘707，所以导电通孔和导电通孔连接到的相应金属线将可靠地提供到金属层602的电连接，即使导电通孔和它们相应的金属线部分地或完全地设置在由有源区304的横向边缘707限定的平面之外或超出该平面。
如图7进一步所示，在金属层602上形成接触蚀刻停止层(CESL)710，并且在CESL710上形成第二ILD层712。例如，CESL 710可以包括Ti、TiN、TiC、TiCN、Ta、TaN、TaC、TaCN、W、WN、WC、WCN、TiAl、TiAlN、TiAlC、TiAlCN或其组合。在一些实施例中，第二ILD层712可以与第一ILD层706基本相同。可以例如在第二ILD层712和CESL 710内(例如通过光刻和蚀刻的适当组合)形成接触通孔，以用于后续沉积接触通孔金属层(也称为导电通孔)。例如，可以在这种接触通孔内形成导电通孔340、342、344，以提供到金属层602(例如，源极/漏极接触)的电接触。在一些情况下，导电通孔340、342、344(以及本文所讨论的其它导电通孔)可以包括W、Cu、Co、Ru、Al、Rh、Mo、Ta、Ti或其它导电材料。
在一些实施例中，在第二ILD层712以及导电通孔340、342、344上方形成第三ILD层714。在一些实施例中，第三ILD层714可以与上述的第一ILD层706基本相同。此外，虽然第二ILD层712和第三ILD层714被显示为分离的ILD层，但在一些情况下，第二和第三ILD层712、714可以被形成为单层。在各种实施例中，例如可以在第三ILD层714内(例如，通过光刻和蚀刻的适当组合)形成金属线开口，以用于各种金属互连线的后续沉积。例如，金属线304-1、304-2、304-3、304-4、304-5、304-6、304-7可以形成在第三ILD层714的这种金属线开口中。图7还示出了金属线304-1、304-2、304-3、304-4、304-5、304-6、304-7可以形成在同一导电/互连层内。例如，金属线304-2、304-4、304-6分别通过导电通孔340、342、344以及金属层602(例如，源极/漏极接触)形成在下面的有源区304(例如，源极/漏极区)上并与其电连接。在一些实施例中，金属线304-1、304-2、304-3、304-4、304-5、304-6、304-7可以包括铜、铝或其它适当的金属或金属合金。注意，用于形成第一ILD层706、CESL710、第二ILD层712和第三ILD层714中的一个或多个的材料可以包括将相邻的金属层(例如，诸如金属线、金属接触和导电通孔)彼此电隔离的低K电介质材料。如上文所述，通过将多个位线(例如，金属线304-2、304-4、304-6)及多个位线接触(例如，通过多个导电通孔340、342、344)提供到下面的有源区304(例如，源极/漏极区)，降低了有效位线电阻。
本文所述的各种实施例提供了优于现有技术的若干优点。将要理解的是，并非所有优点都已在此作必要地讨论，所有的实施例不需要特定的优点，并且其它实施例可以提供不同的优点。作为示例，本文讨论的实施例包括一种半导体存储器结构，该半导体存储器结构具有直接在有源区上方提供编程字线(WLP)和读取字线(WLR)栅极连接的设计，并且包括用于每个位的独立字线，从而减小了有效栅极电阻(或有效字线电阻)。在各种实施例中，所公开的半导体存储器结构还包含用于每个位的多个位线及到下面的有源区的多个位线接触，因此减小了有效位线电阻。作为所公开的半导体存储器结构设计的结果，有效栅极电阻的减小超过一个数量级，并且预期单元电流(Icell)增加约1.3倍。在一些示例中，减小的栅极电阻提供了基本上可忽略的寄生电压降，这确保了对于存储器阵列中的给定器件的高质量WLP电压。此外，单元电流增加提供了更加可靠的NVM器件操作。因此，本文所公开的各种实施例提供了更高质量和更具鲁棒性的栅极连接，这进一步提供了改进的器件和电路性能。
因此，本公开的实施例之一描述了一种半导体器件，其包括形成于第一有源区上方的第一栅极结构。在一些实施例中，第一金属线设置在第一栅极结构上方并垂直于第一栅极结构，其中第一金属线利用第一导电通孔电连接到第一栅极结构，并且其中第一导电通孔设置在第一有源区上方。在一些示例中，半导体器件还包括均平行于第一金属线并且设置在第一金属线的相对侧上的第二金属线和第三金属线，其中第二金属线利用第二导电通孔电连接到第一有源区的源极/漏极区，并且其中第三金属线利用第三导电通孔电连接到第一有源区的源极/漏极区。
在上述半导体器件中，第一栅极结构包括第一编程字线。
在上述半导体器件中，第二金属线和第三金属线包括位线。
在上述半导体器件中，第一金属线、第二金属线和第三金属线形成在同一互连层内。
在上述半导体器件中，同一互连层包括金属-0(M0)互连层。
在上述半导体器件中，还包括形成在第一有源区的源极/漏极区上方的金属层，其中，第二导电通孔和第三导电通孔均形成在金属层上方并与金属层接触。
在上述半导体器件中，第二导电通孔和第三导电通孔中的至少一个导电通孔被设置在第一有源区上方。
在上述半导体器件中，还包括：第二栅极结构，形成在第一有源区上方，其中，第二栅极结构平行于第一栅极结构；以及第四金属线，设置在第二栅极结构上方并垂直于第二栅极结构，其中，第四金属线利用第四导电通孔电连接到第二栅极结构，并且其中，第四导电通孔设置在第一有源区上方。
在上述半导体器件中，第二栅极结构包括第二编程字线。
在上述半导体器件中，第一有源区与第一存储器单元相关联，并且其中，第一存储器单元包括第一编程字线、第二编程字线、第一读取字线和第二读取字线。
在另一种实施例中，讨论了一种包括具有有源区的存储器单元的半导体器件。在一些实施例中，在有源区上方形成第一字线，其中利用设置在有源区上方的第一导电通孔提供至第一字线的连接。在一些示例中，利用相应的多个导电通孔将多个位线电连接到有源区的源极/漏极。
在上述半导体器件中，至第一字线的连接包括设置在第一字线上方的第一金属线，并且其中，第一金属线利用第一导电通孔连接至第一字线。
在上述半导体器件中，第一金属线和多条位线形成在同一互连层内。
在上述半导体器件中，多条位线包括利用至少三个相应的导电通孔电连接至有源区的源极/漏极的至少三条位线。
在上述半导体器件中，还包括形成在有源区的源极/漏极上方的金属层，其中，多个导电通孔形成在金属层上方并与金属层接触。
在上述半导体器件中，多个导电通孔中的至少一个导电通孔设置在有源区上方。
在上述半导体器件中，还包括：第二字线，形成在有源区上方，其中，利用设置在有源区上方的第二导电通孔来提供到第二字线的连接。
在又一种实施例中，讨论了一种半导体器件，其包括对应于多个存储器单元的多个有源区。在一些实施例中，在多个有源区上形成第一编程字线，其中利用设置在多个有源区的第一有源区上的第一导电通孔提供到第一编程字线的第一连接，并且其中利用设置在多个有源区的第二有源区上的第二导电通孔提供到第一编程字线的第二连接。在一些示例中，第一多个位线利用第一多个导电通孔电连接到第一有源区的第一源极/漏极区，并且第二多个位线利用第二多个导电通孔电连接到第二有源区的第二源极/漏极区。
在上述半导体器件中，多个存储器单元中的第一存储器单元包括到第一编程字线的第一连接以及到第一读取字线的第一连接，并且其中，多个存储器单元中的第二存储器单元包括到第一编程字线的第二连接以及到第一读取字线的第二连接。
在上述半导体器件中，多个存储器单元包括多个一次性可编程(OTP)非易失性存储器(NVM)单元。
上述概述了几个实施例的特征，以便本领域技术人员可以更好地理解本公开的各个方面。本领域技术人员应当理解，他们可以容易地使用本公开作为设计或修改用于实现本文所介绍的实施例的相同目的和/或实现其相同优点的其它过程和结构的基础。本领域技术人员还应当认识到，此类等效结构不背离本发明的精神和范围，并且它们可以在不背离本发明的精神和范围的情况下在本发明中进行各种改变、替换以及改变。
Claims (10)
1.一种半导体器件，包括：
第一栅极结构，形成在第一有源区上方；
第一金属线，设置在所述第一栅极结构上方并且垂直于所述第一栅极结构，其中，所述第一金属线利用第一导电通孔电连接到所述第一栅极结构，并且其中，所述第一导电通孔设置在所述第一有源区上方；以及
第二金属线和第三金属线，均平行于所述第一金属线并且设置在所述第一金属线的相对侧上，其中，所述第二金属线利用第二导电通孔电连接到所述第一有源区的源极/漏极区，并且其中，所述第三金属线利用第三导电通孔电连接到所述第一有源区的源极/漏极区。
2.根据权利要求1所述的半导体器件，其中，所述第一栅极结构包括第一编程字线。
3.根据权利要求1所述的半导体器件，其中，所述第二金属线和所述第三金属线包括位线。
4.根据权利要求1所述的半导体器件，其中，所述第一金属线、所述第二金属线和所述第三金属线形成在同一互连层内。
5.根据权利要求4所述的半导体器件，其中，所述同一互连层包括金属-0(M0)互连层。
6.根据权利要求1所述的半导体器件，还包括形成在所述第一有源区的所述源极/漏极区上方的金属层，其中，所述第二导电通孔和所述第三导电通孔均形成在所述金属层上方并与所述金属层接触。
7.根据权利要求1所述的半导体器件，其中，所述第二导电通孔和所述第三导电通孔中的至少一个导电通孔被设置在所述第一有源区上方。
8.根据权利要求1所述的半导体器件，还包括：
第二栅极结构，形成在所述第一有源区上方，其中，所述第二栅极结构平行于所述第一栅极结构；以及
第四金属线，设置在所述第二栅极结构上方并垂直于所述第二栅极结构，其中，所述第四金属线利用第四导电通孔电连接到所述第二栅极结构，并且其中，所述第四导电通孔设置在所述第一有源区上方。
9.一种半导体器件，包括：
存储器单元，包括有源区；
第一字线，形成在所述有源区上方，其中，利用设置在所述有源区上方的第一导电通孔来提供到所述第一字线的连接；以及
多个位线，利用相应的多个导电通孔电连接到所述有源区的源极/漏极。
10.一种半导体器件，包括：
多个有源区，对应于多个存储器单元；
第一编程字线，形成在所述多个有源区上方，其中，利用设置在所述多个有源区的第一有源区上方的第一导电通孔提供到所述第一编程字线的第一连接，并且其中，利用设置在所述多个有源区的第二有源区上方的第二导电通孔提供到所述第一编程字线的第二连接；
第一多个位线，利用第一多个导电通孔电连接到所述第一有源区的第一源极/漏极区；以及
第二多个位线，利用第二多个导电通孔电连接到所述第二有源区的第二源极/漏极区。
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