DE10156742A1

DE10156742A1 - Halbleiterbauelement mit zumindest einer Speicherzelle und Verfahren dessen Herstellung

Info

Publication number: DE10156742A1
Application number: DE10156742A
Authority: DE
Inventors: Martin Ostermayr; Thomas Nirschl
Original assignee: Infineon Technologies AG
Current assignee: Infineon Technologies AG
Priority date: 2001-11-19
Filing date: 2001-11-19
Publication date: 2003-06-05

Abstract

Ein Halbleiterbauelement weist eine oder mehrere Speicherzellen auf, wobei jede Speicherzelle zur Speicherung eines Bits aus einem Transistor besteht. Ein Gate-Bereich (5) ist mit einer Wortleitung (6) und ein erster Drain-Bereich (2) mit einer Bitleitung (20) elektrisch verbunden. Die Programmierung der Speicherzelle erfolgt über den Source-Bereich (2) des Transistors. Bei einem ersten Programmierzustand der Speicherzelle ist der Source-Bereich (3) mit einer ersten elektrischen Leitung (16) elektrisch verbunden, bei einem zweiten Programmierzustand von dieser isoliert.

Description

Die Erfindung betrifft ein Halbleiterbauelement mit zumindest einer Speicherzelle und insbesondere einem Speicherzellenfeld, deren Speicherzellen die matrixförmig angeordnet und in einem Halbleitersubstrat ausgebildet sind. Des Weiteren betrifft die Erfindung ein Verfahren zum Herstellen eines derartigen Halbleiterbauelements.
In digitalen Systemen müssen Informationen gespeichert Wert den. Entsprechend der Komplexität des Systems reicht der Speicherbedarf von nur einigen Bits bis zu vielen Milliarden Bits. Wird relativ wenig Speicherplatz benötigt, werden die Speicher als Module neben Datenpfaden und Kontroll-Logik auf einem Chip integriert. Für große Mengen von zu speichernder Information werden Standardbausteine hergestellt. Beurteilungskriterien für Speicherbausteine sind Kosten (und damit Komplexität), schneller Zugriff auf Daten, Verlustleistung und Zuverlässigkeit.
Entsprechend der Art der Informationsspeicherung und den verschiedenen Möglichkeiten, die Information einzuschreiben und auszulesen, werden die Halbleiterspeicher in Klassen unterteilt. Bewahrt der Speicher die Information, auch wenn die Versorgungsspannung abgeschaltet ist, wie zum Beispiel in einem ROM (Read Only Memory), spricht man von einem nicht flüchtigen Speicher ("non volatile memory").
Die für ROM-Bauelemente am häufigsten angewendete Organisationsform ist dadurch gekennzeichnet, dass ein Speicherzellenfeld eine Mehrzahl von Speicherzellen aufweist, die an Kreuzungspunkten von Wortleitungen und Bitleitungen angeordnet sind. Die ROM-Bauelemente werden dazu verwendet, Konstanten, Kontrollinformationen und Programminstruktionen zu speichern. Dies sind Anwendungen, die einen wahlfreien Zugriff auf die gespeicherten Informationen benötigen. Die Änderung des Speicherinhalts sollte jedoch nicht oder nur selten notwendig sein. Derartige Lesespeicher speichern Informationen, indem an den Kreuzungspunkten von Wort- und Bitleitungen Transistoren, die Verbindung zwischen den Massepotenzial und Bitleitungen herstellen, vorhanden oder nicht vorhanden sind. Lesespeicher beziehungsweise ROM-Bauelemente unterscheiden sich dadurch, ob die Information während des Herstellungsprozesses oder nach der Herstellung durch elektrische Pulse eingeschrieben werden. Bei den im Stand der Technik betrachteten ROM-Bauelementen werden während der Herstellung an den Kreuzungspunkten zwischen den Wort- und Bitleitungen entsprechend der zu speichernden Information Transistoren oder keine Transistoren realisiert. Die Information dieser als Masken-ROMs ("Mask-programmable ROM") ist später nicht mehr löschbar und nicht mehr überschreibbar.
Die Zellen für ein MOS-ROM-Bauelement (metal oxide semiconductor-Read-only-Memory) benötigen nur einen Transistor für ein zu speicherndes Bit. Bei einem n-Kanaltransistor wird der Source-Bereich an Masse ("low potential") angeschlossen. Zur Speicherung eines Bits ("high" oder "low potential") wird ein elektrischer Kontakt an den Drain-Bereich des Transistors gesetzt um die elektrische Verbindung zwischen dem Transistor und der Bitleitung (BL) zu gewährleisten. Wird nun die Wortleitung (WL), die das Gate des Transistors darstellt, geöffnet, kann "low potential" von Source-Bereich zum Drain- Bereich fließen und über die Bitleitung gelesen werden. Dadurch ist die 1-Bit ROM-Speicherzelle auf den logischen Zustand "0" programmiert. Um das "high potential" zu programmieren, wird der elektrische Kontakt zwischen dem Drain- Bereich des Transistors und der Bitleitung weggelassen. Die Bitleitung ist daher undefiniert und die 1-Bit ROM- Speicherzelle ist auf den zweiten logischen Zustand "1" programmiert.
Bei maskenprogrammierbaren ROM-Zellenfeldern werden Wortleitungen, beispielsweise aus Polysilizium, und Masseleitungen (Diffusionsgebiete) horizontal geführt. Die Bitleitungen verlaufen dazu vertikal. MOS-Transistoren entstehen, wenn die Wortleitungen Diffusionsgebiete kreuzen. Da Polysiliziumleitungen einen hohen Widerstandswert aufweisen, ist es vorteilhaft, diese durch eine zusätzliche Leitung in einer Metallisierungslage zu verstärken.

Ein maskenprogrammierbares Festwertspeicher-Bauelement ist aus US 5,925,917 bekannt. Das maskenprogrammierbare ROM- Speicherbauelement weist eine Mehrzahl an Speicherzellen auf, die in Zeilen und Spalten angeordnet sind und in einem Halbleitersubstrat ausgebildet sind. Jede Speicherzelle weist einen Transistor auf. Jeder Transistor weist einen Source- Bereich und einen Drain-Bereich auf, wobei ein zwischen zwei Gate-Bereichen von zwei benachbarten Transistoren ausgebildeter Source-/Drain-Bereich für beide Transistoren verwendet wird. Dies bedeutet ein Source-/Drain-Bereich des einen Transistors ist elektrisch verbunden mit einem Source-/Drain- Bereich des zweiten benachbarten Transistors. Dieser für beide Transistoren gemeinsame Bereich, ist an Massepotential angeschlossen. Die Masseleitung ist dabei als Diffusionsgebiet in dem Substrat ausgebildet. Auf diese Transistoren ist eine Isolationsschicht abgeschieden, in die Kontaktlöcher ausgebildet werden. Die Programmierung der Speicherzelle erfolgt dadurch, dass Kontaktlöcher in die Isolationsschicht geätzt werden. Die Kontaktlöcher werden lediglich zu den Bereichen der Transistoren ausgebildet, die nur zu jeweils einem einzigen Transistor zugehörig sind. Die Kontaktlöcher werden mit metallhaltigen Material aufgefüllt und auf die Oberfläche dieses metallhaltigen Materials sowie auf die Oberfläche der Isolationsschicht wird eine zweite Isolationsschicht ausgebildet. Um die Speicherzelle auf einen logischen Zustand "0" zu programmieren, wird der Bereich der zweiten Isolationsschicht oberhalb des Kontaktloches entfernt. In diesen freigeätzten Bereich und auf die Oberfläche der zweiten Isolationsschicht wird eine Metallschicht abgeschieden, die als Bitleitung dient. Damit ist ein Source-/Drain-Bereich eines Transistors mit der Bitleitung elektrisch verbunden, wodurch sich beim Einschalten des Transistors die Ladung auf der Bitleitung entlädt und ein logischer Zustand "0" gelesen wird. Ist dieser Source-/Drain-Bereich des Transistors nicht mit der Bitleitung verbunden, sperrt der Transistor beim Einschalten, die Ladung auf der Bitleitung bleibt erhalten und ein logischer Zustand "1" wird ausgelesen.

Nachteilig bei dem bekannten ROM-Speicherbauelement ist dessen großer Flächenbedarf. Dieser resultiert daraus, dass die Diffusionsgebiete, die in dem Substrat ausgebildet sind relativ groß ausgebildet werden müssen, um die große Anzahl an realisierten Transistoren mit einem ausreichenden Strom versorgen zu können. Des Weiteren ist durch die Ausbildung der Diffusionsgebiete und somit der Masseleitung im Substrat die Programmierung und damit die Kontaktierung der Speicherzelle nur in einer Lage möglich. Ein weiterer Nachteil ist darin zu sehen, dass sich die Transistoren das Massepotenzial über die ausgebildeten Diffusionsgebiete teilen. Dadurch ist bei einer großen Anzahl von Transistoren eine Auffrischung des Massepotenzials nötig.

Aufgabe der Erfindung ist es, ein Halbleiterbauelement, mit einer Speicherzelle und ein Verfahren zum Herstellen eines derartigen Bauelements zu schaffen, das einen geringeren Flächenbedarf aufweist und eine verbesserte Programmierung ermöglicht.

Diese Aufgabe wird durch ein Halbleiterbauelement das die Merkmale nach Patentanspruch 1 aufweist und ein Verfahren zum Herstellen eines derartigen Halbleiterbauelements, welches die Schritte nach Patentanspruch 11 aufweist, gelöst.

Ein Halbleiterbauelement mit einem Speicherzellenfeld weist eine Mehrzahl von Speicherzellen auf, die matrixförmig angeordnet sind und in einem Halbleitersubstrat ausgebildet sind. Jede der in dem Speicherzellenfeld angeordnete Speicherzelle weist ein Transistorbauelement mit einem ersten Source/Drain- Bereich, einem zweiten Source/Drain-Bereich und einem Gate- Bereich auf. Der Gate-Bereich ist mit einer Wortleitung elektrisch verbunden. Wesentlicher Gedanke der Erfindung ist es, dass jeder erste Source/Drain-Bereich jedes Transistorbauelements in dem Speicherzellenfeld mit einer Bitleitung fest elektrisch verbunden ist. Der Programmierzustand einer Speicherzelle ist erfindungsgemäß durch den zweiten Source/Drain- Bereich gekennzeichnet. Die Speicherzelle weist einen ersten Programmierzustand auf, wenn der zweite Source/Drain-Bereich des Transistorbauelements mit einer ersten elektrischen Leitung elektrisch verbunden ist. Ein zweiter Programmierzustand der Speicherzelle ist dadurch realisiert, dass der zweite Source/Drain-Bereich des Transistor-Bauelements von der ersten elektrischen Leitung isoliert ist. Der Programmierzustand der Speicherzelle ist somit abhängig von einem Vorhandensein oder einem Nichtvorhandensein einer elektrischen Verbindung zwischen dem zweiten Source/Drain-Bereich des Transistorbauelements und der elektrischen Leitung, bestimmt.

Indem der Programmierzustand der Speicherzelle auf der Seite des zweiten Source/Drain-Bereichs des Transistorbauelements durch Kontaktieren einer elektrischen Leitung realisiert ist, kann eine verbesserte und effektivere Programmierung des Halbleiterspeichers erreicht werden.

Bei einer vorteilhaften Ausgestaltung der Erfindung ist die erste elektrische Leitung als Masseleitung auf einer ersten Isolationsschicht, welche auf dem Transistorbauelement ausgebildet ist, angeordnet. Die den ersten Programmierzustand der Speicherzelle kennzeichnende elektrische Verbindung zwischen dem zweiten Source/Drain-Bereich und der ersten elektrischen Leitung ist derart realisiert, dass ein mit einem metallhaltigen Material aufgefülltes erstes Kontaktloch in der ersten Isolationsschicht angeordnet ist.

Indem die als Masseleitung dienende elektrische Leitung in vielfältiger Weise auf dem Substrat angeordnet sein kann, kann das Programmieren der Speicherzelle in einer beliebigen Ebene oberhalb des Substrats durchgeführt werden. Des Weiteren sind die Transistoren dadurch nicht mehr über Diffusionsgebiete miteinander verbunden, sondern werden über die elektrische Leitung, die als Metallleitung ausgebildet ist, an Massepotenzial gelegt. Da die Diffusionsgebiete im Substrat nicht mehr benötigt werden, kann durch das erfindungsgemäße Halbleiterbauelement eine erhebliche Flächenverkleinerung erzielt werden. Ein weiterer Vorteil ist darin zu sehen, dass keine Massepotenzialauffrischung der Speicherzellen mehr nötig ist, da jede einzelne Speicherzelle separat an die Masseleitung angeschlossen wird.

Im Stand der Technik sind die Masseleitungen als Diffusionsgebiete im Substrat ausgebildet. Aufgrund eines Stromflusses entlang der Diffusionsgebiete entsteht ein Spannungsabfall entlang eines Widerstandes, den das leitende Material, aus dem die Diffusionsgebiete gebildet werden, aufweist. Das leitende Material der Diffusionsgebiete weist einen etwa hundertfach höheren Widerstandswert als Metalle auf. Der Spannungsabfall ist somit um so größer, je länger das Diffusionsgebiet ist und je mehr programmierte Speicherzellen mit dem als Leiter ausgebildeten Diffusionsgebieten elektrisch verbunden sind. Um alle Speicherzellen mit einem benötigten Massepotenzial zu versorgen, muss daher ein Auffrischen des benötigten Massepotenzials nach einer bestimmten Anzahl von programmierten Speicherzellen durchgeführt werden.

Dies ist beim erfindungsgemäßen Halbleiterbauelement nicht mehr nötig, da die Versorgung einer Speicherzelle mit Massepotenzial durch die als erste elektrische Leitung ausgebildete Masseleitung erfolgt.

Vorteilhafterweise ist die Bitleitung oberhalb der ersten elektrischen Leitung angeordnet. Die elektrische Verbindung zwischen dem ersten Source/Drain-Bereich und der Bitleitung weist ein in der ersten Isolationsschicht ausgebildetes und mit einem metallhaltigen Material aufgefülltes zweites Kontaktloch auf. Auf diesem zweiten Kontaktloch ist ein elektrisch leitendes Kontaktpad angeordnet, und auf dem Kontaktpad ein in einer zweiten Isolationsschicht ausgebildetes und mit metallhaltigem Material aufgefülltes drittes Kontaktloch angeordnet. Die erste elektrische Leitung und das Kontaktpad können horizontal nebeneinander angeordnet sein.

Abhängig davon, in welcher Ebene die erste elektrische Leitung und in welcher Ebene die Bitleitung angeordnet sind, kann somit eine in vielfältiger Weise realisierte elektrische Verbindung zwischen dem ersten Source/Drain-Bereich und der Bitleitung erfolgen.

Es kann auch vorgesehen sein die elektrische Verbindung zwischen der Bitleitung und dem ersten Source/Drain-Bereich durch ein einstückiges Kontaktloch, welches in der ersten und der zweiten Isolationsschicht ausgebildet ist, zu erzeugen.

Das erfindungsgemäße Halbleiterbauelement ist bevorzugt als programmierbares Festwertspeicher-Bauelement, insbesondere als maskenprogrammierbares ROM-Bauelement, ausgebildet.

Gemäß den Verfahren zum Herstellen eines Halbleiterbauelements mit zumindest einer Speicherzelle wird ein Transistorbauelement mit einem ersten Source/Drain-Bereich, einem zweiten Source/Drain-Bereich und einem Gate-Bereich mit einer Wortleitung in einem Substrat ausgebildet. Auf dem Transistorbauelement und der Substratoberfläche wird eine erste Isolationsschicht abgeschieden. Oberhalb der Isolationsschicht wird eine Bitleitung ausgebildet und ein elektrischer Kontakt zwischen der Bitleitung und dem ersten Source/Drain- Bereich erzeugt.

Wesentlicher Gedanke des erfindungsgemäßen Verfahrens ist es, dass die Speicherzelle durch elektrisches Kontaktieren oder Isolieren des zweiten Source/Drain-Bereichs mit beziehungsweise von einer ersten elektrischen Leitung programmiert wird. Ein erster Programmierzustand der Speicherzelle wird dadurch erzeugt, dass der zweite Source/Drain-Bereich mit der ersten elektrischen Leitung, welche oberhalb des Substrats ausgebildet wird, verbunden wird. Ein zweiter Programmierzustand der Speicherzelle wird dadurch erzeugt, dass der zweite Source/Drain-Bereich von der ersten elektrischen Leitung isoliert wird. Die Speicherzelle wird derart ausgebildet, dass sie entweder den ersten Programmierzustand oder den zweiten Programmierzustand aufweist.

Ein weiterer wesentlicher Gedanke des erfindungsgemäßen Verfahrens ist es, dass jedes Transistorbauelement einer Speicherzelle eines Speicherzellenfeldes einen festen elektrischen Kontakt zwischen dem ersten Source/Drain-Bereich und der Bitleitung aufweist. Dadurch kann ein Halbleiterbauelement mit einem Speicherzellenfeld hergestellt werden, dessen Speicherzellen durch elektrisches Kontaktieren oder Isolieren der zweiten Source/Drain-Bereiche der Speicherzellentransistoren programmiert werden.

Dies ermöglicht auch eine effektivere und verbesserte Programmierung von programmierbaren Festwertspeicher- Bauelementen, insbesondere von maskenprogrammierbaren ROM- Bauelementen.

Vorteilhafte Ausgestaltungen der Erfindung sind in den Unteransprüchen angegeben.

Nachfolgend wird ein Ausführungsbeispiel der Erfindung anhand von schematischen Zeichnungen näher erläutert. Es zeigen:
Fig. 1-9 eine Darstellung der wesentlichen Verfahrensschritte zum Herstellen eines erfindungsgemäßen Halbleiterbauelements,
Fig. 10 eine Darstellung eines zweiten Programmierzustands einer Speicherzelle des Halbleiterbauelements,
Fig. 11 eine Darstellung von mehreren Speicherzellen eines Speicherzellenfeldes des Halbleiterbauelements,
Fig. 12 eine Layout-Darstellung einer Speicherzelle gemäß Fig. 8,
Fig. 13 eine Layout-Darstellung eines Speicherzellenfeldes mit mehreren Speicherzellen,
Fig. 14 eine Darstellung einer elektrischen Schaltung eines Speicherzellenfeldes gemäß Fig. 13.
In einem Substrat 1 (Fig. 1), beispielsweise einem Siliziumsubstrat, wird ein Drain-Bereich 2 und ein Source-Bereich 3 eines Transistorbauelements ausgebildet. Auf der Oberfläche des Substrats im Bereich zwischen Drain 2 und Source 3 wird eine Oxidschicht als Gateoxid 4 ausgebildet. Auf dieser Gateoxidschicht 4 wird ein Gatebereich 5, der beispielsweise aus einer Polysiliziumschicht ausgebildet sein kann, erzeugt. Auf den Gatebereich 5 wird eine weitere Polysiliziumschicht abgeschieden, die als Wortleitung 6 ausgebildet ist. Physikalisch ist der Gatebereich 5 und die Wortleitung 6 als eine Ebene ausgebildet. Diese Wortleitung 6 verläuft senkrecht zur Zeichenebene und verbindet die Gatebereiche 5 eines jeden Transistors jeweils einer Speicherzelle, die senkrecht zur Zeichenebene in einem Speicherzellenfeld angeordnet sind. Zur Isolation des Drain-Bereichs 2 sowie des Source-Bereichs 3des Transistorbauelements zu in der Zeichenebene benachbarten Source-/Drain-Bereiche werden Isolationszonen 7 und 8 ausgebildet. Auf die Substratoberfläche beziehungsweise auf die Isolationszonen 7 und 8 und den Transistor wird eine erste Isolationsschicht 9 abgeschieden. Die Isolationsschicht 9 kann beispielsweise BPSG (Boro Phospho Silicate Glass) aufweisen und durch ein CVD (Chemical Vapor Deposition) abgeschieden werden.
Zum Erzeugen eines ersten Programmierzustands der Speicherzelle, wird ein erstes Kontaktloch 10 (Fig. 2) und ein zweites Kontaktloch 11 in die erste Isolationsschicht 9 geätzt. Das erste Kontaktloch 10 wird oberhalb des Source-Bereichs 3 und das zweite Kontaktloch 11 oberhalb des Drain-Bereichs 2 in der Isolationsschicht 9 ausgebildet. Die Kontaktlöcher 10 und 11 werden durch Photolithographie und einen Trockenätzschritt, beispielsweise durch ein RIE (Reactive Ion Etching)- Verfahren ausgebildet.
Gemäß Fig. 3 wird das erste Kontaktloch 10 mit einem metallhaltigen Material 12 und das zweite Kontaktloch 11 mit einem metallhaltigen Material 13 aufgefüllt. Sowohl das metallhaltige Material 12 als auch das metallhaltige Material 13 kann anteilig Wolfram enthalten oder vollständig aus Wolfram bestehen. Durch einen nachfolgenden Planarisierungsschritt wird eine ebene Fläche zwischen der Oberfläche der ersten Isolationsschicht 9 und den Oberflächen der metallhaltigen Materialien 12 und 13 ausgebildet.
Gemäß Fig. 4 wird auf diese planarisierte Fläche eine Metallschicht 14, die beispielsweise vollständig aus Kupfer oder Aluminium oder zumindest teilweise Kupfer oder Aluminium aufweist, abgeschieden.
In einem nachfolgenden Verfahrensschritt gemäß Fig. 5 wird ein Kontaktpad 15 durch teilweises Entfernen der Metallschicht 14 erzeugt. Das Kontaktpad 15 erstreckt sich entlang der Zeichenebene und wird derart ausgebildet, dass die gesamte Oberfläche des metallhaltigen Materials 13 unmittelbar durch das Kontaktpad 15 kontaktiert wird. Des Weiteren wird die Metallschicht 14 derart entfernt, dass eine erste elektrische Leitung 16 ausgebildet wird. Diese elektrische Leitung kontaktiert zumindest vollständig unmittelbar die gesamte Oberfläche des metallhaltigen Materials 12. Die elektrische Leitung 16 ist als Masseleitung ausgebildet, und wird auf Massepotenzial VSS ("low potential") gelegt. Diese erste elektrische Leitung 16 verläuft senkrecht zur Zeichenebene und verbindet diejenigen senkrecht zur Zeichenebene angeordneten Transistoren, deren Source-Bereiche 3 mit jeweils einem Kontaktloch 10 kontaktierbar sind.
Im Ausführungsbeispiels ist das Kontaktpad 15 und die erste elektrische Leitung 16 in einer einzigen Metallisierungslage (Metallschicht 14) angeordnet. Es kann auch vorgesehen sein, die elektrische Leitung 16 und das Kontaktpad 15 in unterschiedlichen Ebenen beziehungsweise unterschiedlichen Metallisierungslagen auszubilden.
Vorteilhafter Weise werden das Kontaktpad 15 und die Leitung 16 dadurch erzeugt, dass über der in Fig. 3 dargestellten ausgebildeten Struktur eine Maske, beispielweise eine Schattenmaske, derart angeordnet wird, dass durch Metallabscheidung, beispielweise durch ein Sputterverfahren, die in Fig. 5 dargestellte Struktur ausgebildet wird.
Auf die Oberfläche der ersten Isolationsschicht 9 und die elektrische Leitung 16 sowie das Kontaktpad 15 wird eine zweite Isolationsschicht 17 (Fig. 6) abgeschieden. Die zweite Isolationsschicht 17 kann beispielsweise als Siliziumdioxidschicht ausgebildet sein und durch ein CVD-Verfahren abgeschieden werden.
Gemäß Fig. 7 wird in dieser zweiten Isolationsschicht 17 ein drittes Kontaktloch 18 erzeugt. Dieses Kontaktloch 18 wird zumindest teilweise oberhalb des Kontaktpads 15 ausgebildet und mit einem metallhaltigem Material 19 aufgefüllt. Vorteilhafterweise wird das dritte Kontaktloch 18 derart ausgebildet, dass es vollständig oberhalb des Kontaktpads 15 und vertikal über der Oberfläche des metallhaltigen Materials 13 des Kontaktlochs 11 angeordnet ist. Das metallhaltige Material 19 kann beispielsweise Kupfer oder Aluminium oder zumindest eine teilweise Kupfer oder Aluminium aufweisende Metallverbindung sein. Das mit dem metallhaltigen Material 19 aufgefüllte Kontaktloch 18 dient als Via-Verbindung zu einer auf der Oberfläche der Isolationsschicht 17 ausgebildeten Bitleitung gemäß Fig. 8. Um einen ausreichend sicheren und zuverlässigen Kontakt zwischen dem Kontaktmaterial 13 und dem Kontaktmaterial 19 der Kontaktlöcher 11 und 18 auszubilden, muss das Kontaktpad 15 eine ausreichende Fläche aufweisen. Die Bitleitung 20 verläuft senkrecht zur ersten elektrischen Leitung 16 und zur Wortleitung 6 und erstreckt sich horizontal in der Zeichenebene.
Es kann auch vorgesehen sein, die Isolationsschichten 9 und 17 auszubilden und erst dann ein einstückiges Kontaktloch in diesen beiden Isolationsschichten 9 und 17 zu erzeugen, welches die Bitleitung mit dem Drain-Bereich 2 elektrisch kontaktiert.
Der Drain-Bereich 2 weist somit eine feste und sichere elektrische Verbindung zur Bitleitung 20 auf. Gemäß der Darstellung in Fig. 8 ist eine Speicherzelle eines Speicherzellenfeldes dargestellt, die den ersten Programmierzustand einer Speicherzelle zeigt. Durch Anlegen einer Spannung, die etwa einer Versorgungsspannung VDD entspricht, an die Wortleitung (WL) 6 beziehungsweise das Gate 5 des Transistors wird dieser leitend, da der Source-Bereich 3 über das Kontaktloch 10 an Massepotenzial VSS anliegt. Das Massepotenzial VSS beziehungsweise das "low potential" erzeugt somit einen Stromfluss zwischen dem Source-Bereich 3 und dem Drain-Bereich 2 der über die Bitleitung 20 gelesen wird. Indem die Bitleitung 20 vor einem Lesevorgang auf etwa das Versorgungsspannungspotenzial V_DD geladen wird, wird der Transistor gemäß Fig. 8 beim Anschalten leitend und die Bitleitung 20 entlädt sich über ihn, so dass nach einer gewissen Zeit ein erster logischer Zustand "0" detektiert werden kann. Dieser erste logische Zustand "0" stellt den ersten Programmierzustand der Speicherzelle dar.
In Fig. 10 ist eine Speicherzelle dargestellt, die einen zweiten Programmierzustand aufweist. Der Source-Bereich 3 ist in diesem Falle von der elektrischen Leitung 16 die auf Massepotenzial V_SS liegt, isoliert. Wird die Versorgungsspannung V_DD an die Wortleitung 6 angelegt, ist der Source-Bereich 3 des Transistors undefiniert und es findet kein Stromfluss zwischen dem Drain-Bereich 2 und dem Source-Bereich 3 statt. Die auf das Versorgungsspannungspotenzial VDD aufgeladene Bitleitung 20 kann sich daher nicht über den Transistor entladen und es wird ein zweiter logischer Zustand "1" detektiert. Die Speicherzelle ist somit auf den zweiten logischen Zustand "1" programmiert, welcher den zweiten Programmierzustand darstellt.
Gemäß Fig. 9 wird auf der Bitleitung 20 eine dritte Isolationsschicht 21 ausgebildet, auf der eine senkrecht zur Zeichenebene verlaufende zweite elektrische Leitung 22 ausgebildet wird. Auf der Oberfläche der dritten Isolationsschicht 21 wird eine vierte Isolationsschicht 23 abgeschieden. Die zweite elektrische Leitung 22 dient zur Auffrischung des an der Wortleitung 6 anliegenden Potenzials. Dabei wird eine elektrische Verbindung zwischen der Wortleitung 6 und der als Metallleitung ausgebildeten elektrischen Leitung 22 hergestellt. Diese elektrische Verbindung zwischen der Wortleitung 6 und der zweiten elektrischen Leitung 22 kann nach jedem nten Transistor ausgebildet werden. Beispielsweise kann die Auffrischung des an der Wortleitung anliegenden Potenzials nach jedem achten Transistor, der senkrecht zur Zeichenebene angeordnet ist, durch diese elektrische Verbindung zwischen der Wortleitung 6 und der elektrischen Leitung 22 durchgeführt werden
In Fig. 11 ist ein Speicherzellenfeld mit mehreren Speicherzellen dargestellt. Sowohl auf der linken Seite der Isolationszone 8 als auch auf der rechten Seite sind jeweils zwei Speicherzellen ausgebildet. Die Speicherzellen auf der linken Seite von der Isolationszone 8 weisen jeweils einen Transistor auf, wobei der Drain-Bereich 3 für beide Transistoren verwendet wird. Beide Source-Bereiche 2 weisen eine elektrische Kontaktierung über das Kontaktloch 10 zu den ersten elektrischen Leitungen 16 auf. Beide Speicherzellen weisen somit den ersten Programmierzustand auf. Die beiden Speicherzellen auf der rechten Seite der Isolationszone 8 zeigen ebenfalls zwei Transistoren, die sich den Drain-Bereich 3 teilen. Die der Isolationszone 8 auf der rechten Seite näherliegende Speicherzelle weist den zweiten Programmierzustand auf, da ihr Drain-Bereich 2 von der elektrischen Leitung 16 isoliert ist. Die zweite Speicherzelle auf der rechten Seite der Isolationszone 8 weist wiederum eine elektrische Kontaktierung des Drain-Bereichs 2 mit der elektrischen Leitung 16 auf, wodurch diese den ersten Programmierzustand besitzt.
In Fig. 12 ist eine Layout-Darstellung einer einzigen Speicherzelle eines erfindungsgemäßen programmierbaren Festwertspeicher-Bauelements dargestellt. Der Source-Bereich des Transistors der Speicherzelle weist eine elektrische Verbindung zur elektrischen Leitung 16 auf, wodurch die Speicherzelle auf den ersten Programmierzustand programmiert ist. Die erste elektrische Leitung 16 und die Wortleitung (WL) 6 sind parallel zueinander angeordnet und verlaufen horizontal. Die Bitleitung (BL) 20 weist einen elektrischen Kontakt zum Drain-Bereich des Transistors der Speicherzelle auf. Die Bitleitung (BL) 20 verläuft vertikal und im Bereich oberhalb des Source-/Drain-Bereichs des Transistors. Das Kontaktpad 15 weist im Ausführungsbeispiel eine rechteckige Fläche auf, deren Ausdehnung in der Breite größer ist als die Breite der Bitleitung 20 und des Source-/Drain-Bereichs des Transistors der Speicherzelle.
Die Fläche des Kontaktpads 15 kann in vielfältiger Weise ausgebildet sein und ist nicht auf das in Fig. 12 dargestellte Beispiel beschränkt. Wesentlich ist, dass das Kontaktpad 15 eine derartige Fläche aufweist, um ein sicheres Kontaktieren des Kontaktlochs 18 mit dem Kontaktloch 11 zu ermöglichen.
In Fig. 13 ist eine Layout-Darstellung gezeigt, in der mehrere Speicherzellen mit unterschiedlichen Programmierzuständen (erster oder zweiter Programmierzustand) in einem Speicherzellenfeld angeordnet sind. Der mit A bezeichnete Ausschnitt ist eine Layout-Darstellung der Speicherzellenanordnung gemäß Fig. 11.
Fig. 14 zeigt eine elektrische Schaltung einer Speicherzellenanordnung eines Speicherzellenfeldes gemäß der Layout- Darstellung in Fig. 13. Diejenigen Transistoren einer jeweiligen Speicherzelle, deren Source-Bereich an Masse gelegt ist, weisen den ersten Programmierzustand, diejenigen Transistoren, deren Source-Bereich von der Masseleitung isoliert ist weisen den zweiten Programmierzustand auf.
In allen Ausführungsbeispielen können die als Source-Bereiche bezeichneten Zonen auch als Drain-Bereiche und die als Drain- Bereiche bezeichneten Zonen als Source-Bereiche definiert werden. Für die Erfindung ist es unwesentlich welcher der leitenden Bereiche des Transitors als Drain- und welcher als Source-Bereich bezeichnet wird, da dadurch lediglich die Richtung des Stromflusses im Transistor angegeben wird.
In allen Figuren bezeichnen gleiche Bezugszeichen gleiche oder funktionsgleiche Bereiche des Halbleiterspeicher- Bauelements.
Die Erfindung ist nicht auf das Ausführungsbeispiel beschränkt, sondern kann für alle ROM-Bauelemente verwendet werden, die in CMOS-Logik verwendet werden, insbesondere für Masken-programmierbare ROM-Bauelemente, die einen NMOS- oder einen PMOS-Transistor in der Speicherzelle aufweisen.
Die in dem Ausführungsbeispiel genannten Materialien, Abscheideverfahren und Ätzverfahren sind nicht auf diese beschränkt. So kann für die metallhaltigen Materialien 12 und 13 neben Wolfram auch beispielsweise Silber oder andere Metalllegierungen verwendet werden. Für die Isolationsschichten 9, 17, 21 und 23 können auch Isolationsmaterialien wie beispielsweise PSG, BSG, ASSG, PbSG, SbSG, SOG, und SiON oder laminierte Isolationsschichten dieser Isolationsmaterialien verwendet werden. Für das Kontaktpad 15, die Masseleitung 16, das metallhaltige Material 19 und die zweite elektrische Leitung 22 können neben reinem Aluminium auch Aluminiumverbindungen wie Al-Cu, Al-Si-Cu, Al-Ge und Al-Si-Ge oder Kupfer und weitere Kupferverbindungen verwendet werden.
Das Planarisieren der Oberflächen kann beispielsweise durch ein CMP(Chemical Mechanical Polishing)-Verfahren durchgeführt werden.
Ein programmierbares Festwertspeicher-Bauelement weist ein Speicherzellenfeld mit mehreren Speicherzellen auf. Jede Speicherzelle zur Speicherung eines Bits besteht aus einem Transistor, beispielsweise einem NMOS-Transistor. Jeder erste Source/Drain-Bereich der Transistoren ist im erfindungsgemäßen Festwertspeicher-Bauelement elektrisch mit der Bitleitung verbunden. Die Programmierung der Speicherzelle erfolgt auf der Seite des zweiten Source/Drain-Bereichs. Die Speicherzelle weist den ersten Programmierzustand auf, wenn der zweite Source/Drain-Bereich eines Transistors einer Speicherzelle mit der als Masseleitung ausgebildeten ersten elektrischen Leitung elektrisch verbunden ist. Der zweite Programmierzustand der Speicherzelle ist dadurch realisiert, dass der zweite Source/Drain-Bereich des Transistors von dieser Masseleitung isoliert ist. Die Masseleitung kann in vielfältiger Weise und in verschiedenen Ebenen oberhalb des Substrats ausgebildet sein. Unabhängig davon wie die Bitleitung und die Masseleitung zueinander angeordnet sind, kann an eine elektrische Kontaktierung des ersten Source/Drain-Bereichs an die Bitleitung und die elektrische Kontaktierung des zweiten Source/Drain-Bereichs an die Masseleitung in vielfältiger Weise realisiert werden und ist nicht durch das Ausführungbeispiel beschränkt.

Claims

1. Halbleiterbauelement mit zumindest einer Speicherzelle, wobei jede Speicherzelle
ein Transistorbauelement mit einem ersten Source/Drainbereich (2), einem zweiten Source/Drainbereich (3) und einem Gatebereich (5) aufweist,
der Gatebereich (5) mit einer Wortleitung (6) elektrisch verbunden ist,
der erste Source/Drainbereich (2) mit einer Bitleitung (20) elektrisch verbunden ist, und
der zweite Source/Drainbereich (3) bei einem ersten Programmierzustand der Speicherzelle mit einer ersten elektrischen Leitung (16) elektrisch verbunden ist oder bei einem zweiten Programmierzustand von der ersten elektrischen Leitung (16) isoliert ist.

2. Halbleiterbauelement nach Anspruch 1, dadurch gekennzeichnet, dass die erste elektrische Leitung (16) oberhalb des zweiten Source/Drainbereichs (3) angeordnet ist.

3. Halbleiterbauelement nach einem der Ansprüche 1 oder 2, dadurch gekennzeichnet, dass die elektrische Verbindung zwischen dem zweiten Source/Drainbereich (3) und der ersten elektrischen Leitung (16) beim ersten Programmierzustand der Speicherzelle ein mit einem metallhaltigen Material (12) aufgefülltes erstes Kontaktloch (10) in einer ersten Isolationsschicht (9) ist.

4. Halbleiterbauelement nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass die erste elektrische Leitung (16) als Masseleitung ausgebildet ist.

5. Halbleiterbauelement nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass der erste Programmierzustand ein erster logischer Zustand "0" und der zweite Programmierzustand ein zweiter logischer Zustand "1" ist.

6. Halbleiterbauelement nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass die Bitleitung (20) über der ersten elektrischen Leitung (16) angeordnet ist.

7. Halbleiterbauelement nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass die elektrische Verbindung zwischen dem ersten Source/Drainbereich (2) und der Bitleitung (20) als einstückiger Kontaktierungsbereich ausgebildet ist.

8. Halbleiterbauelement nach einem der Ansprüche 1 bis 6, dadurch gekennzeichnet,
dass die elektrische Verbindung zwischen dem ersten Source/Drainbereich (2) und der Bitleitung (20)
ein in der ersten Isolationsschicht (9) ausgebildetes und mit einem metallhaltigen Material (13) aufgefülltes zweites Kontaktloch (11),
ein auf dem zweiten Kontaktloch (11) ausgebildetes Kontaktpad (15), und
ein darüber in einer zweiten Isolationsschicht (17) ausgebildetes und mit metallhaltigem Material (19) aufgefülltes drittes Kontaktloch (18), aufweist.

9. Halbleiterbauelement nach Anspruch 8, dadurch gekennzeichnet, dass die erste elektrische Leitung (16) und das Kontaktpad (15) horizontal nebeneinander angeordnet sind.

10. Programmierbares Festwertspeicher-Bauelement, insbesondere ein maskenprogrammierbares ROM-Bauelement, nach einem oder mehreren der Ansprüche 1 bis 9 mit einer Mehrzahl von Speicherzellen, die matrixförmig angeordnet sind und in einem Halbleitersubstrat ausgebildet sind.

11. Verfahren zum Herstellen eines Halbleiterbauelements mit einer Speicherzelle das folgende Schritte aufweist:

a) Ausbilden eines Transistorbauelements mit einem ersten Source/Drainbereich (2), einem zweiten Source/Drainbereich (3) und einem Gatebereich (5) mit einer Wortleitung (6) in einem Substrat (1),

b) Erzeugen einer ersten Isolationsschicht (9) auf der Oberfläche des Substrats (1) und dem Transistorbauelement,

c) Ausbilden einer Bitleitung (20) oberhalb der ersten Isolationsschicht (9),

d) Erzeugen eines elektrischen Kontakts zwischen der Bitleitung (20) und dem ersten Source/Drainbereich (2)

e) Erzeugen eines ersten Programmierzustands der Speicherzelle durch elektrisches Kontaktieren des zweiten Source/Drainbereichs (3) mit einer ersten elektrischen Leitung (16), welche oberhalb des zweiten Source/Drainbereichs (3) ausgebildet wird, oder Erzeugen eines zweiten Programmierzustands der Speicherzelle durch Isolieren des zweiten Source/Drainbereichs (3) von der ersten elektrischen Leitung (16).

12. Verfahren nach Anspruch 11, dadurch gekennzeichnet, dass der elektrische Kontakt zum Erzeugen des ersten Programmierzustands der Speicherzelle zwischen dem zweiten Source/Drainbereich (3) und der ersten elektrischen Leitung (16) durch Ausbilden eines ersten Kontaktlochs (10) in der ersten Isolationsschicht (9) und Auffüllen des ersten Kontaktlochs (10) mit einem metallhaltigen Material (12) erzeugt wird.

13. Verfahren nach einem der Ansprüche 11 oder 12, dadurch gekennzeichnet, dass der elektrische Kontakt zwischen dem ersten Source/Drainbereich (2) und der Bitleitung (20) durch folgende Schritte erzeugt wird:

a) Ausbilden eines zweiten Kontaktlochs (11) in der ersten Isolationsschicht (9),

b) Ausbilden eines Kontaktpads (15) auf der Oberfläche der ersten Isolationsschicht (9) und der Oberfläche des metallhaltigen Materials (13) des zweiten Kontaktlochs (11),

c) Erzeugen einer zweiten Isolationsschicht (17) zumindest auf dem Kontaktpad (15) und der ersten Isolationsschicht (9),

d) Erzeugen eines dritten Kontaktlochs (18) in der zweiten Isolationsschicht (17) im Bereich oberhalb des Kontaktpads (15) und Auffüllen des dritten Kontaktlochs (18) mit einem metallhaltigen Material (19), und

e) Ausbilden der Bitleitung (20) auf der Oberfläche der zweiten Isolationsschicht (17) und der Oberfläche des metallhaltigen Materials (19) des dritten Kontaktlochs (18).

14. Verfahren nach Anspruch 13, dadurch gekennzeichnet, dass die erste elektrische Leitung (16) und das Kontaktpad (15) in einer Metallisierungsebene ausgebildet werden.

15. Verfahren nach einem der Ansprüche 11 oder 12, dadurch gekennzeichnet, dass ein elektrischer Kontakt zwischen der Bitleitung (20) und dem ersten Source/Draingebiet (2) durch folgende Schritte erzeugt wird:

a) Ausbilden einer zweiten Isolationsschicht (17) auf der ersten Isolationsschicht (9),

b) Erzeugen eines einstückigen zweiten Kontaktlochs (11) in der zweiten Isolationsschicht (17) und der ersten Isolationsschicht (9),

c) Auffüllen des zweiten Kontaktlochs (11) mit einem metallhaltigen Material (13), und

d) Ausbilden der Bitleitung (20) auf der Oberfläche der zweiten Isolationsschicht (17) und der Oberfläche des metallhaltigen Materials (13) des zweiten Kontaktlochs (11).

16. Verfahren nach einem der Ansprüche 11 bis 15, dadurch gekennzeichnet, dass auf der Bitleitung (20) eine dritte Isolationsschicht (21) ausgebildet wird, auf diese dritte Isolationschicht (21) eine zweite elektrische Leitung (22) ausgebildet wird und diese mit der Wortleitung (6) elektrisch verbunden wird.

17. Verfahren zum Herstellen eines programmierbaren Festwertspeicher-Bauelements, insbesondere eines maskenprogrammierbaren ROM-Bauelements, nach einem oder mehreren der Ansprüche 11 bis 16 mit zumindest einer Speicherzelle.