DE4214923A1 - Masken-rom-einrichtung und verfahren zu deren herstellung - Google Patents

Description

Die vorliegende Erfindung bezieht sich allgemein auf eine Masken-ROM-Einrichtung, im besonderen auf einen hochintegrier­ ten Aufbau eines NAND-Masken-ROM (Nur-Lese-Speichers), sowie auf ein Verfahren zu Herstellung einer solchen Masken-ROM-Ein­ richtung.

Fig. 17 ist die Darstellung eines Ersatzschaltbildes des Spei­ cherzellarrays eines herkömmlichen NAND-Masken-ROM unter Verwendung eines n-Kanal-Transistors, und Fig. 11 ist eine Draufsicht, die den Aufbau des Speicherzellarrays nach Fig. 17 darstellt. Wie diese Figuren zeigen, sind auf der Hauptoberflä­ che eines Siliziumsubstrates parallel zueinander und sich in Spaltenrichtung erstreckend ein erster MOS-Transistor-Zug (a-Zug) und ein zweiter MOS-Transistor-Zug (b-Zug), die jeweils aus einer Mehrzahl von in Reihe geschalteten MOS-Transistoren gebildet sind, gebildet. Diese beiden Transistor-Züge (a-Zug und b-Zug) sind voneinander durch eine LOCOS (durch lokale Oxi­ dation von Silizium hergestellte)-Isolierschicht 4 getrennt und isoliert. Die Gateelektroden (3S0, 3S1) und Wortleitungen (30 bis 37) der MOS-Transistoren sind so gebildet, daß sie sich pa­ rallel zueinander in Zeilenrichtung auf der Hauptoberfläche des Siliziumsubstrates erstrecken.

Fig. 12 gibt eine Querschnittsdarstellung des Aufbaues längs der Linie X-X in Fig. 11. Die auf der Hauptoberfläche des Si­ liziumsubstrates 6 gebildete Mehrzahl von MOS-Transistoren ist in Reihe geschaltet, wobei die Transistoren die Störstellen­ gebiete miteinander teilen. Der MOS-Transistor-Zug aus einer Mehrzahl von MOS-Transistoren enthält einen Transistor vom An­ reicherungs(enhancement)-Typ und einen Transistor vom Verar­ mungs(depletion)-Typ. Im Falle des Verarmungs-Transistors ist ein beliebiger Transistor in Abhängigkeit von den darin zu speichernden Daten als vom Verarmungs-Typ ausgebildet. Genauer gesagt, werden im NAND-Masken-ROM ROM-Speicherwerte "1"/"0" als "Vorhandensein/Abwesenheit" einer Verarmungs-Implantation im MOS-Transistor gespeichert. Der Betrieb eines herkömmlichen NAND-Masken-ROM wird unter Bezugnahme auf die Fig. 17, 11 und 12 beschrieben.

In Fig. 17 sind die Transistoren, deren Kanalgebiete schräg schraffiert sind (z. B. 5S0a, 5S1b, 51a......) Transistoren vom Verarmungs-Typ, und die anderen Transistoren sind vom Anreiche­ rungs-Typ. Die Gateelektroden 3S0 und 3S1 sind Auswahl-Gates zur Auswahl des a-Zuges oder des b-Zuges von MOS-Transistoren.

Im Betrieb wird, wenn ein Wert von der Bitleitung 53a des WL3-a-Zuges ausgelesen wird, das Auswahlgatter 3S0 ausgeschal­ tet, 3S1 eingeschaltet, die Wortleitung WL3(33) des ausgele­ senen Bits wird ausgeschaltet, und die anderen Wortleitungen WL0 bis WL2 und WL4 bis WL7 werden eingeschaltet. In diesem Zu­ stand fließt kein Strom durch die b-Zug-Seite, da der Transi­ stor 5S0b im ausgeschalteten Zustand ist. Da die nicht-ausge­ wählten Wortleitungen (WL0 bis WL2, WL4 bis WL7) alle mit dem Strom des EIN-Zustandes versorgt werden, kann durch die Bits (50a bis 52a, 54a bis 57a), die diesen nicht-ausgewählten Wort­ leitungen entsprechen, unabhängig davon, ob die Bits vom An­ reicherungs- oder Verarmungs-Typ sind, ein Strom fließen. Ob durch den a-Zug ein Strom fließt oder nicht, wird auf der Grundlage dessen bestimmt, ob ein Strom durch das Bit 53a ent­ sprechend der Wortleitung WL3, das in diesem Zustand ausge­ wählt ist, fließen kann. Es sei angenommen, daß das ausgewählte Auslesebit 53a ein Transistor vom Verarmungs-Typ sei. Daher fließt, wenn durch das Auslesebit 53a ein Strom fließt, ein Strom durch die a-Zug-Seite, und dann fließt der Strom durch die Leitung 2. Der Wert des ausgelesenen Bits 53a wird durch Nachweis des Stromes durch die Bitleitung 2 als "1" bestimmt.

Umgekehrt wird, wenn das Auswahlgatter 350 eingeschaltet, 351 ausgeschaltet und die Wortleitung WL3 ausgewählt ist, der Stromfluß unterbrochen, da das Auslesebit 53b durch einen Ver­ armungs-Transistor gebildet ist. Damit fließt kein Strom durch den b-Zug, und der Wert des Auslesebits 53b wird als "0" er­ mittelt.

Im folgenden wird eine Beschreibung des Aufbaues des MOS-Tran­ sistors gegeben, der jedes der Bits bildet. Fig. 13 ist eine Querschnittsdarstellung, die den Aufbau von in Reihe geschal­ teten MOS-Transistoren zeigt. MOS-Transistor-Züge, die Bits bilden, enthalten einen MOS-Transistor 10a vom Verarmungs-Typ und einen MOS-Transistor 10b vom Anreicherungs-Typ. Die Tran­ sistoren haben beide denselben Grundaufbau. Genauer gesagt, enthalten beide Transistoren ein Paar von n⁺-Source-/Drain-Ge­ bieten 13, 13, eine Gateisolierschicht 12 und eine Gate­ elektrode 11. Der Verarmungs-MOS-Transistor 10a hat mindestens in seinem Kanalgebiet eine Verarmungs-Implantationsschicht 15. Die Verarmungs-Implantationsschicht 14 erlaubt einen Stromfluß durch das Source-/Drain-Gebiet auch dann, wenn an die Gateelek­ trode keine Spannung angelegt ist. Genauer gesagt, ist seine Schwellspannung negativ. Umgekehrt beginnt im Falle des An­ reicherungs-MOS-Transistors 10b ein Strom durch die Source-/Drain-Ge­ biete 13, 13 zu fließen, wenn die Gateelektrode 11 mit einer positiven Gate-Spannung versorgt ist.

Im folgenden wird eine Beschreibung eines Verfahrens zur Her­ stellung des in Reihe geschalteten MOS-Transistor-Zuges nach Fig. 13 gegeben. Die Fig. 14 bis 16 sind Querschnittsdar­ stellungen, die den Aufbau des in Fig. 13 gezeigten MOS-Tran­ sistor-Zuges zur Darstellung der Verfahrensschritte in ihrer Reihenfolge zeigen.

Wie Fig. 14 zeigt, wird in einer vorgeschriebenen Lage auf der Hauptoberfläche des Siliziumsubstrates 6 mittels des LOCOS-Ver­ fahrens eine LOCOS-Isolierschicht (nicht gezeigt) gebildet. Dann werden in die Oberfläche des Siliziumsubstrates 6 zum Ein­ stellen der Schwellspannung des Transistors Verunreinigungs­ ionen 26 implantiert.

Wie in Fig. 15 gezeigt, wird in einer vorbestimmten Lage in einem Transistorbildungsgebiet auf dem Siliziumsubstrat eine Maskenschicht 27 ausgebildet. Unter Verwendung der Masken­ schicht werden Verunreinigungsionen 28 wie Phosphor oder Arsen (im Falle des n-Kanal-Typs) in das Gebiet des Siliziumsubstra­ tes 6 implantiert, in dem ein Transistor vom Verarmungs-Typ ge­ bildet werden soll. Auf diese Weise wird die Verarmungs-Implan­ tationsschicht 14 gebildet.

Wie in Fig. 16 gezeigt, wird nach Entfernung der Maskenschicht 27 auf der Oberfläche des Siliziumsubstrates 6 beispielsweise durch ein Hochtemperatur-Oxidationsverfahren eine Gateisolier­ schicht 12 gebildet. Weiter wird auf der Oberfläche der Gate­ isolierschicht 12 eine leitende Schicht, etwa aus polykristal­ linem Silizium, oder ein Zweischicht-Film aus einem Metallsili­ zid mit hohem Schmelzpunkt und polykristallinem Silizium ge­ bildet und in eine vorbestimmte Form gemustert. Auf diese Weise wird eine Mehrzahl von Gateelektroden gebildet. Dann werden un­ ter Verwendung der Gateelektroden als Masken n-Verunreinigungs­ ionen 29 implantiert, wodurch Source und Drain 13 der MOS-Tran­ sistoren gebildet werden. Durch die bezeichneten Schritte wird ein Reihenschaltungs-Aufbau von MOS-Transistoren vom Anreiche­ rungs- und Verarmungs-Typ gebildet.

Nachfolgend werden Zwischenschichtisolierfilme, Bitleitungen und Source-Leitungen gebildet.

Auf dem Gebiet der Halbleitereinrichtungen besteht unvermeid­ lich ein Druck zur Erhöhung der Integrationsdichte zur Vergrös­ serung der verfügbaren Speicherkapazitäten. Die Aufbauten der einen Speicher bildenden Einrichtungen sollten zur Erreichung höherer Integrationsdichten verkleinert werden. Im Falle des Speicherzellarrays eines herkömmlichen NAND-Masken-ROM, wie er oben beschrieben ist, sollte die Größe der in Reihe geschalte­ ten MOS-Transistoren zum Zwecke der Verringerung der Größe des gesamten Aufbaues verringert werden. Der Verringerung der Größe eines MOS-Transistors steht jedoch das folgende Problem entgegen:

• 1) Wie Fig. 13 zeigt, ist im Falle eines Transistors vom An­ reicherungs-Typ - was die Gatelänge der Gateelektrode 11 be­ trifft - eine Länge nötig, die zur Gewährleistung der Durch­ bruchsspannung des Source-Drain-Gebietes ausreicht, die den Stromfluß vom Source- zum Drain-Gebiet abschnürren kann. Ge­ nauer gesagt, es ist erforderlich, einen solchen Abstand zwi­ schen Source und Drain sicherzustellen, daß das Auftreten von Durchbruchserscheinungen im Source-Drain-Gebiet verhindert werden kann.
• 2) Der Abstand der Gateelektroden 11, 11 benachbarter MOS-Transistoren ist durch die Auflösung einer Belichtungseinrich­ tung bzw. die Leistungsfähigkeit einer Ätzvorrichtung im Prozeß der Strukturbildung begrenzt.

Angesichts der genannten Begrenzungen ist im Speichersellarray des herkömmlichen Masken-ROM nach Fig. 13 sowohl die Gatelänge als auch der Abstand der Gateelektroden 11, 11 etwa 0,8 µm.

Wie oben beschrieben, stehen beim herkömmlichen Masken-ROM mit einem Speicherzellarray, in dem MOS-Transistoren in Reihen­ schaltung auf der Hauptoberfläche eines Halbleitersubstrates angeordnet sind, die durch die MOS-Transistorcharakteristiken bedingten Begrenzungen ebenso wie Eigenheiten des Herstellungs­ verfahrens einer weiteren Verringerung der Strukturabmessungen im Wege.

Es ist daher Aufgabe der vorliegenden Erfindung, eine Einrich­ tung und ein Verfahren anzugeben, mit denen eine Erhöhung der Integrationsdichte eines Masken-ROM, insbesondere eines NAND-Masken-ROM, erreicht werden können. Insbesondere ist es Aufgabe der Erfindung, eine Einrichtung und ein Verfahren anzugeben, mit denen die Integrationsdichte eines Speicherzellarrays aus einer Mehrzahl von in einer Masken-ROM-Einrichtung in Reihe ge­ schalteten MOS-Transistoren erhöht werden kann.

Eine Masken-ROM-Einrichtung entsprechend einem Aspekt der vor­ liegenden Erfindung weist eine Mehrzahl von Vertiefungen bzw. Ausnehmungen auf, die sich parallel zueinander in der Haupt­ oberfläche eines Halbleitersubstrates erstreckend gebildet sind. In der Richtung, die die Richtung der gebildeten Vertie­ fungen kreuzt, ist ein erster MOS-Transistor-Zug, in dem eine Mehrzahl von MOS-Transistoren in Reihe geschaltet ist, und ein zweiter MOS-Transistor-Zug, der parallel zum ersten MOS-Tran­ sistor-Zug gebildet ist und aus einer Mehrzahl von in Reihe ge­ schalteten MOS-Transistoren besteht, mit einem zwischen dem ersten und dem zweiten MOS-Transistor-Zug gebildeten Isola­ tions- und Trenngebiet gebildet. Das Isolations- und Trennge­ biet isoliert und trennt die MOS-Transistoren im ersten MOS-Transistor-Zug die MOS-Transistoren im zweiten MOS-Transistor-Zug voneinander. Die Halbleitereinrichtung enthält weiter die Sources/Drains von MOS-Transistoren an einem Ende des ersten MOS-Transistor-Zuges, mit den Sources/Drains der MOS-Transi­ storen am einen Ende des zweiten MOS-Transistor-Zuges verbun­ dene Bitleitungen, die Sources/Drains der MOS-Transistoren am anderen Ende des ersten MOS-Transistor-Zuges und mit den Sources/Drains der MOS-Transistoren am anderen Ende des zweiten MOS-Transistor-Zuges verbundene Source-Leitungen. Die im ersten und im zweiten MOS-Transistor-Zug enthaltenen MOS-Transistoren enthalten jeweils ein Paar von Sources/Drains, die auf dem Boden der Vertiefung und auf der Hauptoberfläche des Substrates in Ausrichtung mit der Vertiefung gebildet sind, ein auf der inneren Oberfläche der Vertiefung gebildetes und zwischen einem Paar von Sources/Drains gelegenes Kanalgebiet und eine auf der inneren Oberfläche der Vertiefung mit einer Isolierschicht da­ zwischen gebildete Gateelektrode.

Beim Masken-ROM kann der Abstand eines Paares von Sources/Drains in der Richtung längs der Hauptoberfläche des Substrates durch Verwendung der Seitenwände der in der Substratoberfläche gebildeten Vertiefung als Kanalgebiet des MOS-Transistors ver­ ringert werden. Die Gatelänge einer Gateelektrode kann in Ab­ hängigkeit von der Tiefe der Ausnehmung bzw. Vertiefung belie­ big gewählt werden. Die Größe des Aufbaues eines MOS-Transi­ stors in einer Ebene kann daher ohne Verringerung der Gate­ länge oder Kanallänge des MOS-Transistors verringert werden. Weiter erlaubt eine Ionenimplantation in einer relativ zur Sei­ tenwand der Vertiefung geneigten bzw. schrägen Richtung die Bildung eines Verarmungsgebietes auf der Seitenwand der Vertie­ fung. Dies ermöglicht die Herstellung des Speicherzellarrays eines Masken-ROM unter Einschluß von MOS-Transistoren des An­ reicherungs-Typs und des Verarmungs-Typs.

Eine Masken-ROM-Einrichtung entsprechend einem anderen Aspekt der Erfindung enthält erste und zweite MOS-Transistoren, die auf den Seitenwänden der Vertiefung gebildet sind, und ein Ver­ fahren zur Herstellung einer solchen Masken-ROM-Einrichtung weist die folgenden Schritte auf: Eine Vertiefung wird auf der Hauptoberfläche eines Halbleitersubstrates eines ersten Lei­ tungstyps gebildet. Eine Isolierschicht wird auf der Hauptober­ fläche des Halbleitersubstrates und auf der Innenoberfläche der Vertiefung gebildet. Eine leitende Schicht wird auf der Ober­ fläche der Isolierschicht gebildet. Die leitende Schicht und die Isolierschicht werden anisotrop geätzt, um eine Gateiso­ lierschicht und eine Gateelektrodenschicht jeweils in Kontakt mit der Seitenwand der Vertiefung zu bilden. Dann werden Verun­ reinigungsionen vom zweiten Leitungstyp in die Hauptoberfläche des Halbleitersubstrates und den Boden der Vertiefung unter Verwendung der Gateelektrodenschicht als Maske implantiert.

Weitere Merkmale und Zweckmäßigkeiten der Erfindung ergeben sich aus der Erläuterung eines Ausführungsbeispieles anhand der Figuren.

Von den Figuren zeigen:

Fig. 1 die Draufsicht eines Aufbaues eines Speicherzell­ arrays in einem NAND-Masken-ROM gemäß einer Aus­ führungsform der Erfindung,

Fig. 2 eine Querschnittsdarstellung des Aufbaues des Speicherzellarrays längs der Linie Y-Y in Fig. 1,

Fig. 3 eine perspektivische Querschnittsdarstellung des in Fig. 2 gezeigten Speicherzellarrays,

Fig. 4 bis 9 Querschnittsdarstellungen, die aufeinanderfolgend in der Reihenfolge der Herstellungsschritte den Aufbau des in Fig. 2 gezeigten Speicherzell­ arrays darstellen,

Fig. 10 eine Querschnittsdarstellung eines Aufbaues in einer Abwandlung des Herstellungsverfahrens für das in Fig. 2 gezeigte Speicherzellarray,

Fig. 11 die Draufsicht eines Aufbaues eines Speicherzell­ arrays in einem herkömmlichen NAND-Masken-ROM,

Fig. 12 die Querschnittsdarstellung eines Aufbaues des Speicherzellarrays nach Fig. 11 längs der Linie X-X,

Fig. 13 eine teilweise vergrößerte Darstellung der in Fig. 12 gezeigten, in Reihe geschalteten MOS-Transistoren,

Fig. 14 bis 16 Querschnittsdarstellungen, die den Aufbau des in Fig. 13 gezeigten Speicherzellarrays in der Rei­ henfolge der Herstellungsschritte zeigen, und

Fig. 17 die Darstellung eines Ersatzschaltbildes eines Speicherzellarrays in einem NAND-Masken-ROM.

Wie die Fig. 1 und 7 zeigen, ist in Spaltenrichtung auf der Hauptoberfläche eines Siliziumsubstrates eine Mehrzahl von zu­ einander parallelen Vertiefungen bzw. Ausnehmungen 5 gebildet. Parallel zueinander und die Richtung, in der sich die Vertie­ fungen 5 erstrecken, schneidend, sind Trennschichten 4 zur Ele­ menttrennung gebildet. Eine LOCOS-Trennschicht 4 ist auf der Hauptoberfläche des Siliziumsubstrates und längs der inneren Oberfläche der Vertiefung 5 gebildet. Im Gebiet zwischen den LOCOS-Trennschichten 4, 4, die benachbart zueinander sind, ist ein Zug aus 10 MOS-Transistoren gebildet, die miteinander in Reihe geschaltet sind (a-Zug), oder ein Zug von 10 MOS-Tran­ sistoren, die miteinander in Reihe geschaltet sind (b-Zug). So­ wohl der a- als auch der b-Transistor-Zug sind aus zwei Aus­ wahltransistoren und 8 Bit-Speichertransistoren gebildet. Diese MOS-Transistoren weisen Gateelektroden (3S0 bis 3S1, 30 bis 37) auf, die sich längs der Seitenwände der Vertiefungen 5 erstrec­ ken. Die Gateelektroden erstrecken sich längs der Seitenwände der Vertiefungen 5 und über die LOCOS-Trennschichten 4 und bil­ den Auswahlgates oder Wortleitungen (WL0 bis WL7). Eine Bit­ leitung 2 ist mit den Störstellengebieten der an einem Ende je­ des der Züge gebildeten MOS-Transistoren über einen Bitlei­ tungskontakt 2a verbunden. Mit den Störstellengebieten der MOS-Transistoren, die an den anderen Enden liegen, ist über einen Source-Leitungskontakt 1a eine Sourceleitung 1 verbunden.

Wie Fig. 2 zeigt, enthält jeder der Auswahltransistoren oder Speichertransistoren ein Paar von Sources/Drains 13a, 13b, eine Gateisolierschicht 12 und eine Gateelektrode 11. Eine der Sour­ ces/Drains 13a, 13b ist auf der Hauptoberfläche des Silizium­ substrates 6 gebildet, mit anderen Worten, auf der Stufenfläche zwischen zwei Vertiefungen 5, 5, und die andere Source/Drain ist auf dem Boden der Vertiefung 5 gebildet. Der Gateisolier­ film 12 ist mit einer Dicke von 150 bis 200 A längs der Seiten­ wand und des Bodens der Vertiefung 5 gebildet. Die Gateelektro­ de 11 ist auf der Oberfläche der Gateisolierschicht 12 gebil­ det, und ihre Dicke beträgt etwa 0,3 µm in der Nähe des Bodens der Vertiefung 5. Die Breite der auf dem Boden der Vertiefung 5 gebildeten Source/Drain 13a ist etwa 0,2 µm. Eine Verarmungs­ schicht 14 ist mit Bezug auf einen bestimmten MOS-Transistor im Kanalgebiet zwischen einem Paar von Sources/Drains 13a, 13b längs der Seitenwand und des Bodens der Vertiefung 5 in Abhän­ gigkeit von den zu speichernden Daten gebildet. Von den Spei­ chertransistoren ist der die Verarmungsschicht 14 aufweisende Transistor im Verarmungs-Typ gebildet, und die anderen sind im Anreicherungs-Typ gebildet.

Wie in Fig. 3 gezeigt, sind die Sources und Drains 13a und 13b benachbarter MOS-Transistoren 10a und 10b durch eine LOCOS-Trenn­ schicht 4 voneinander isoliert und getrennt. Die Gateelek­ trode 11 ist so gebildet, daß sie sich längs der Seitenwand der Vertiefung erstreckt.

Auf diese Weise kann durch Verwendung der in der Hauptoberflä­ che des Substrates gebildeten Vertiefung 5 für das Kanalgebiet des Transistors das Gebiet zur Bildung eines in Reihe geschal­ teten MOS-Transistors in der Ebene verringert werden. Bei­ spielsweise ist, wenn die Breite der Vertiefung 0,5 µm beträgt, der Abstand benachbarter Vertiefungen 5, 5 0,8 µm, und die Länge eines MOS-Transistors 10b in der Ebene ist 0,8 µm. Diese Länge entspricht etwa der Hälfte derjenigen eines herkömmli­ chen MOS-Transistors 10a nach Fig. 13. Darüber hinaus hängt das der Gatelänge entsprechende Gebiet des Transistors von der Tiefe der Seitenwand der Vertiefung 5 ab. Je tiefer die Ver­ tiefung 5 demnach ist, umso größer wird damit die (physische) Gatelänge.

Nachfolgend wird eine Beschreibung eines Herstellungsverfahrens des Speicherzellarrays des Masken-ROM nach Fig. 2 gegeben.

Wie in Fig. 4 gezeigt, wird mit einem vorbestimmten Abstand in der Hauptoberfläche eines p-Siliziumsubstrates 6 mittels aniso­ tropen Ätzens eine Mehrzahl von Vertiefungen 5 parallel zuein­ ander gebildet. Eine LOCOS-Trennschicht (nicht gezeigt) zur Elementtrennung wird in der die Vertiefungen 5 schneidenden Richtung durch selektive Oxidation gebildet. Verunreinigungs­ ionen 20 wie Bor werden in die Oberfläche des Siliziumsubstra­ tes 6 implantiert, um die Schwellspannung der Transistoren ein­ zustellen. Unter Neigung des Siliziumsubstrates 6 bezüglich der Richtung, in der die Implantation der Verunreinigungsionen 20 erfolgt, werden die Ionen unter Drehung des Substrates implan­ tiert, was auch als Verfahren der schrägen Rotationsionenim­ plantation bezeichnet wird.

Wie in Fig. 5 gezeigt, werden in dem ROM Daten eingeschrieben. Ein Wert wird in den ROM durch Bilden einer Verarmungsschicht 14 im Kanalgebiet des MOS-Transistors, welche einem Wert ent­ spricht, geschrieben. Genauer gesagt werden, nachdem das Ge­ biet, in dem keine Verarmungsschicht auszubilden ist, mit einem Resist 21 bedeckt wurde, Verunreinigungsionen 22 - etwa Phos­ phor - in die Hauptoberfläche des Siliziumsubstrates in einer dazu geneigten Richtung mit einer Dosis von 10¹³/cm² implan­ tiert. Wenn die Verarmungsschicht 14 mit einer Konzentration von 10¹⁷ bis 10¹⁸/cm³ in der Seitenwand und einem Teil des Bo­ dens der Vertiefung 5 gebildet werden, werden Verunreinigungs­ ionen 22 mittels des schrägen Ionenimplantationsverfahrens nach Bildung einer Resistmaske 23 implantiert.

Wie in Fig. 6 gezeigt, wird auf der Seitenwand der Vertiefung 5 gegenüber der Verarmungsschicht 14, die durch den Schritt nach Fig. 5 gebildet wurde, eine weitere Verarmungsschicht 14 gebildet, indem Verunreinigungsionen 22 nach Bildung der Resistmaske 23 durch das Verfahren der schrägen Ionenimplanta­ tion implantiert werden. Wie in Fig. 7 gezeigt, wird nach dem Entfernen des Resists 23 auf der Oberfläche des Siliziumsub­ strates 6 beispielsweise durch ein thermisches Oxidationsver­ fahren eine Siliziumoxidschicht 12 gebildet. Eine polykristal­ line Siliziumschicht 12a mit einer Dicke im Bereich von 0,3 bis 0,4 µm wird auf der Oberfläche der Siliziumoxidschicht 12 bei­ spielsweise durch CVD (Chemische Gasphasenabscheidung) gebildet.

Wie in Fig. 8 gezeigt, wird die polykristalline Silizium­ schicht 12a durch reaktives Ionenätzen o. ä. anisotrop geätzt. Die Polysiliziumschicht bleibt im Ergebnis dessen nur in dem­ jenigen Gebiet, das in Kontakt mit der Seitenwand der Vertie­ fung 5 steht, erhalten und bildet die Gateelektroden 11.

Wie in Fig. 9 gezeigt, werden unter Nutzung der Gateelektrode 11 als Maske n-Verunreinigungsionen 25 - etwa Arsen (As) - in die Oberfläche des Siliziumsubstrates 6 implantiert. Ein Paar Sources/Drains 13a, 13b vom n-Typ werden in der Hauptoberfläche des Siliziumsubstrates 6 und auf dem Boden der Vertiefung 5 ge­ bildet.

Dann wird auf der gesamten Oberfläche des Substrates ein Zwi­ schenschichtisolierfilm ausgebildet, und Kontaktlöcher zum Her­ stellen von Verbindungen werden in vorbestimmten Positionen ge­ bildet. Über diese Kontaktlöcher werden Verbindungsschichten gebildet.

Nachfolgend wird die Beschreibung einer Abwandlung des oben beschriebenen Herstellungsverfahrens gegeben. Fig. 10 ist eine Darstellung, die einen eine Abwandlung des Verarmung-Implanta­ tionsschrittes nach den Fig. 5 und 6 darstellenden Herstel­ lungsschritt zeigt. Wenn beispielsweise auf beiden Seitenwänden der einander benachbarten Vertiefungen 5, 5 ein MOS-Transistor vom Verarmungs-Typ gebildet wird, können Verunreinigungsionen 22 simultan in beide Oberflächen der Vertiefungen 5, 5 mittels des Verfahrens der schrägen Rotationsionenimplantation nach Bedeckung der anderen Gebiete mit einem Resist 24 implantiert werden.

Bei den oben beschriebenen Ausführungsformen wird zur besseren Veranschaulichung eine Verarmungsschicht 14 gebildet, bevor die Gateisolierschicht 12 gebildet wird. Die Verarmungsschicht 14 kann jedoch unter Anwendung eines hochenergetischen (mit einer Implantationsenergie von 200 keV oder mehr durchgeführten) Ionenimplantationsverfahrens nach Bildung der Gateisolier­ schicht 12 und der Gateelektrode 11 in der Oberfläche des Sili­ ziumsubstrates gebildet werden.

Weiterhin wurde bei den beschriebenen Ausführungsformen der Fall beschrieben, daß die Auswahltransistoren oder Speicher­ transistoren des Speicherzellarrays innerhalb der Vertiefungen 5 gebildet sind. Es ist jedoch festzuhalten, daß MOS-Transi­ storen in den peripheren Schaltungen des Speicherzellarrays nicht auf der Seitenwand der Vertiefung gebildet werden brauchen, dies aber möglich ist.

Wie oben beschrieben, sind im Speicherzellarray eines NAND-Masken-ROM entsprechend der Erfindung in Reihe geschaltete MOS-Transistoren auf den Seitenwänden von Vertiefungen gebildet, und zwei sich parallel zueinander erstreckende, jeweils in Reihe geschaltete Transistor-Züge sind voneinander isoliert und getrennt, wodurch die in der Ebene belegte Fläche des Substra­ tes ohne Verletzung der einschränkenden Bedingungen, die der Anordnung bezüglich der Gatelänge eines MOS-Transistors aufer­ legt sind, verringert ist. Ein Speicherzellarray in einem Mas­ ken-ROM unter Verwendung von MOS-Transistor-Zügen mit erhöhter Integrationsdichte kann unter Verwendung des Verfahrens hergestellt werden, bei dem eine Verarmungs-Ionenimplantation in relativ zu auf der Seitenwand der Vertiefung gebildeten MOS-Transistoren schräger Richtung ausgeführt wird.

Claims (7)

1. Masken-ROM-Einrichtung mit
einem Halbleitersubstrat (6) mit einer Hauptoberfläche,
einer Mehrzahl von in der Hauptoberfläche des Halbleitersub­ strates sich parallel zueinander erstreckend gebildeten Vertie­ fungen (5),
einem ersten MOS-Transistor-Zug (a), in dem eine Mehrzahl von in Reihe geschalteten MOS-Transistoren in einer Richtung ange­ ordnet ist, die die Richtung schneidet, in der sich die Vertie­ fungen erstrecken,
einem zweiten MOS-Transistor-Zug (b), der parallel zum ersten MOS-Transistor-Zug angeordnet ist und eine Mehrzahl von in Reihe geschalteten MOS-Transistoren enthält,
einem Trenn- und Isoliergebiet (4), das zwischen dem ersten MOS-Transistor-Zug (a) und dem zweiten MOS-Transistor-Zug (b) gebildet ist und zur Isolation und Trennung der MOS-Transisto­ ren des ersten MOS-Transistor-Zuges und der MOS-Transistoren des zweiten MOS-Transistor-Zuges voneinander dient,
einer mit den Sources/Drains (13; 13a, 13b) der MOS-Transi­ storen am einen Ende des ersten MOS-Transistor-Zuges und den Sources/Drains (13; 13a, 13b) der MOS-Transistoren an einem Ende des zweiten MOS-Transistor-Zuges verbundenen Bitleitung (2) und
einer mit dem Sources/Drains (13; 13a, 13b) der MOS-Transisto­ ren am anderen Ende des ersten MOS-Transistor-Zuges und den Sources/Drains (13; 13a, 13b) der MOS-Transistoren am anderen Ende des zweiten MOS-Transistor- Zuges verbundenen Sourcelei­ tung (1),
wobei die im ersten MOS-Transistor-Zug und im zweiten MOS-Transistor-Zug enthaltenen MOS-Transistoren (10a, 10b) ein Paar von Sources und Drains (13a, 13b), die auf dem Boden der Vertiefung (5) und auf der Hauptoberfläche des Halbleiter­ substrates (6) in Ausrichtung mit der Vertiefung (5) gebildet sind, und
ein in der inneren Oberfläche der Vertiefung (5) zwischen dem Paar von Source und Drain (13a, 13b) gebildetes Kanalgebiet und eine auf der inneren Oberfläche der Vertiefung mit einer Isolierschicht (12) dazwischen gebildete Gateelektrode (11) aufweisen.

2. Masken-ROM-Einrichtung nach Anspruch 1, dadurch gekennzeich­ net, daß das Isolations- und Trenngebiet einer auf der Haupt­ oberfläche des Halbleitersubstrates (6) und auf der Oberfläche der Vertiefung (5) derart gebildete Oxidschicht (4) aufweist, daß die ersten, im ersten MOS-Transistor-Zug enthaltenen MOS-Transistoren (10a) und die zweiten, im zweiten MOS-Transistor-Zug enthaltenen MOS-Transistoren (10b) voneinander getrennt sind.

3. Masken-ROM-Einrichtung nach Anspruch 1 oder 2, dadurch ge­ kennzeichnet, daß ein erster MOS-Transistor (10a), der in je­ weils einem der ersten und zweiten MOS-Transistor-Züge enthal­ ten ist,
ein Paar von Source und Drain (13a, 13b), das auf dem Boden einer ersten Vertiefung (5) und auf der Oberfläche des Halblei­ tersubstrates in einer Lage zwischen der ersten Vertiefung und einer zweiten, sich parallel zur ersten Vertiefung erstrecken­ den Vertiefung (5) gebildet ist,
ein auf der Seitenwand der ersten Vertiefung zwischen dem Paar von Source und Drain gebildetes Kanalgebiet und
eine auf der Seitenwand der ersten Vertiefung mit einer Iso­ lierschicht (12) dazwischen gebildete Gateelektrode (11) auf­ weist und
ein zweiter MOS-Transistor (10b), der zum ersten MOS-Transistor benachbart ist,
ein Paar von Source und Drain (13a, 13b), das auf dem Boden der zweiten Vertiefung und auf der Hauptoberfläche des Halbleiter­ substrates in einer Lage zwischen der ersten Vertiefung und der zweiten Vertiefung gebildet ist,
ein auf der Seitenwand der zweiten Vertiefung in einer Lage zwischen dem Paar von Source und Drain gebildetes Kanalgebiet und
ein auf der Seitenwand der zweiten Vertiefung (5) mit einer Isolierschicht (12) dazwischen gebildete Gateelektrode (11) aufweist und daß
Source/Drain (13b) des ersten MOS-Transistors und Source/Drain (13b) des zweiten MOS-Transistors beide auf der Hauptoberfläche des Halbleitersubstrates mit einem miteinander gemeinsamen Ge­ biet gebildet sind.

4. Masken-ROM-Einrichtung nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß der MOS-Transistor ein Störstellen­ gebiet (14) des gleichen Leitungstyps wie Source/Drain (13a, 13b) aufweist, das im Kanalgebiet gebildet und mit dem Paar von Source und Drain verbunden ist.

5. Verfahren zur Herstellung einer ROM-Einrichtung mit ersten und zweiten, auf der Seitenwand einer Vertiefung gebildeten MOS-Transistoren, mit den Schritten:
Bilden einer Vertiefung (5) in der Hauptoberfläche eines Halb­ leitersubstrates (6) eines ersten Leitungstyps,
Bilden einer Isolierschicht (12) auf der Hauptoberfläche des Halbleitersubstrates (6) und auf der inneren Oberfläche der Vertiefung (5),
Bilden einer leitenden Schicht (12a) auf der Oberfläche der Isolierschicht (12),
Bilden einer Gateisolierschicht (12) und einer Gateelektroden­ schicht (11) in Kontakt mit der Seitenwand der Vertiefung (5) durch anisotropes Ätzen der leitenden Schicht (12a) und der Isolierschicht (12) und
Implantieren von Verunreinigungsionen (25) eines zweiten Lei­ tungstyps in die Hauptoberfläche des Halbleitersubstrates (6) und den Boden der Vertiefung (5) unter Verwendung der Gate­ elektrodenschicht (11) als Maske.

6. Verfahren nach Anspruch 5, gekennzeichnet durch den Schritt des Bildens eines Störstellengebietes (14) des ersten Leitungs­ typs auf der Seitenwand und einem Teil des Bodens der Vertie­ fung (5) durch Implantieren von Verunreinigungsionen (22) des ersten Leitungstyps in einer relativ zur Hauptoberfläche des Halbleitersubstrates geneigten Richtung nach dem Schritt des Bildens der Vertiefung.

7. Verfahren nach Anspruch 6, dadurch gekennzeichnet, daß der Ionenimplantationsschritt mittels eines Verfahrens der schrägen Rotationionenimplantation ausgeführt wird.