KR102403387B1 - 반도체 메모리 구조물 - Google Patents

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KR102403387B1
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Abstract

반도체 메모리 디바이스는 제1 활성 영역 위에 형성된 제1 워드 라인을 포함한다. 일부 실시예에서, 제1 워드 라인 위에서 이에 직각으로 제1 금속 라인이 배치되고, 제1 금속 라인은 제1 전도성 비아를 사용하여 제1 워드 라인에 전기적으로 접속되고, 제1 전도성 비아는 제1 활성 영역 위에 배치된다. 일부 예시에서, 반도체 메모리 디바이스는, 제1 금속 라인에 평행하고 제1 금속 라인의 양측에 배치된 제2 금속 라인 및 제3 금속 라인을 더 포함하고, 제2 금속 라인은 제2 전도성 비아를 사용하여 제1 활성 영역의 소스/드레인 영역에 전기적으로 접속되고, 제3 금속 라인은 제3 전도성 비아를 사용하여 제1 활성 영역의 소스/드레인 영역에 전기적으로 접속된다.

Description

반도체 메모리 구조물{SEMICONDUCTOR MEMORY STRUCTURE}
반도체 메모리 디바이스 중에서, 비휘발성 메모리(non-volatile memory; NVM) 디바이스는 메모리 디바이스의 전원이 꺼진 경우에도 데이터를 저장하는 데 사용될 수 있다. 다양한 예에서, NVM 디바이스는 다른 유형의 NVM 디바이스 중에서 ROM(read only memory), 자기 메모리, 광학 메모리, 또는 플래시 메모리를 포함할 수 있다. 상이한 유형의 NVM 디바이스는 한 번, 몇 번, 또는 여러 번 프로그래밍될 수 있다. 한 번 프로그래밍된 후 다시 기록할 수 없는 NVM 디바이스를 OTP(One-Time Programmable) NVM 디바이스라고 한다. OTP NVM 디바이스는 기존 공정과의 호환성, 확장성, 신뢰성, 및 보안으로 인해 임베디드 NVM 응용에 종종 사용된다. 타겟 응용, 디바이스 요건, 또는 공정 요건에 따라, OTP NVM 디바이스는 플로팅 게이트(floating gate), e-퓨즈(e-fuse), 또는 안티퓨즈(antifuse) 기술을 사용하여 구현될 수 있다.
OTP NVM 디바이스를 구현하는 데 사용된 기술에 관계없이, 셀 전류(Icell)는 NVM 디바이스 동작에 중요한 역할을 한다. 예로서, 열화된 셀 전류는 (예를 들어, 판독 장애와 같은) 디바이스 장애를 야기할 수 있다. 또한, 프로그램 워드 라인(program word line; WLP) 전압은 셀 전류와 상관 관계가 있는 것으로 알려져 있다. 일부 예에서, 게이트 저항의 증가는 바람직하지 않은 기생 전압 강하를 야기하여 주어진 메모리 셀에 대한 열화된 WLP 전압을 초래할 수 있으며, 이는 열화된 셀 전류 및 디바이스 장애를 초래할 수 있다.
따라서, 기존 기법들은 모든 측면들에서 완전히 만족스러운 것으로는 입증되지는 못했다.
본 개시의 양상은 첨부한 도면들과 함께 읽을 때 하기의 상세한 설명으로부터 가장 잘 이해된다. 업계의 표준적 관행에 따라, 다양한 피처들(features)은 실제 크기대로 도시되지 않는 것을 주목해야 한다. 실제로, 다양한 피처의 치수는 논의의 명료화를 위해 임의로 증가되거나 감소될 수 있다.
도 1은 반도체 메모리 구조물의 배치도이다.
도 2는 도 1의 반도체 메모리 구조물의 일부의 등가 회로의 회로도를 도시한다.
도 3은 일부 실시예에 따른 반도체 메모리 구조물의 배치도이다.
도 4는 일부 실시예에 따른 도 3의 반도체 메모리 구조물의 일부의 도면을 제공한다.
도 5는 일부 실시예에 따른 도 4에 도시된 반도체 메모리 구조물의 일부의 등가 회로의 회로도를 도시한다.
도 6은 일부 실시예에 따른 소스/드레인 금속층을 더 포함하는, 도 3의 반도체 메모리 구조물의 일부의 도면을 제공한다.
도 7은 일부 실시예에 따라 도 6의 섹션 AA'에 의해 정의된 평면에 실질적으로 평행한 평면을 따른 도 6의 반도체 메모리 구조물의 단면도를 제공한다.
하기의 개시는 제공되는 특허 대상의 상이한 피처들을 구현하기 위한 다수의 상이한 실시예들 또는 예시들을 제공한다. 컴포넌트들 및 배열들(arrangements)의 특정 예시는 본 개시를 단순화시키기 위해 이하에서 설명된다. 물론, 이것들은 단지 예이고, 제한하는 것으로 의도되지 않는다. 예를 들면, 이하의 설명에서 제2 피처 위에 또는 제2 피처 상에 제1 피처의 형성은, 제1 피처와 제2 피처가 직접 접촉해서 형성되는 실시예를 포함할 수 있고, 추가적인 피처가 제1 피처와 제2 피처 사이에 형성될 수 있어서 제1 피처와 제2 피처가 직접 접촉될 수 없는 실시예를 또한, 포함할 수 있다. 또한, 본 개시는 다양한 예시들에서 참조 번호들 및/또는 문자들을 반복할 수 있다. 이 반복은 간략함과 명료함을 위한 것이고, 논의되는 다양한 실시예들 및/또는 구성들 간의 관계를 본질적으로 지시하지는 않는다.
또한, "밑에", "아래에", "더 낮은", "위에", "상부에" 등과 같은 공간적으로 상대적인 용어들은 도면들에서 도시되는 바와 같이 하나의 요소 또는 피처와 또 다른 요소 또는 피처 간의 관계를 설명하도록 설명의 용이함을 위해 본 명세서에서 이용될 수 있다. 공간적으로 상대적인 용어들은 도면들에서 묘사된 방위에 추가적으로 사용 또는 동작 중인 디바이스의 상이한 방위들을 포괄하도록 의도된다. 장치는 다르게(90도 회전되거나 또는 다른 배향으로) 배향될 수 있고, 본 명세서에서 사용된 공간적으로 상대적인 기술어들은 마찬가지로 상응하게 해석될 수 있다.
반도체 메모리 디바이스 중에서, 비휘발성 메모리(NVM) 디바이스는 메모리 디바이스의 전원이 꺼진 경우에도 데이터를 저장하는 데 사용될 수 있다. NVM 디바이스는 ROM, 자기 메모리, 광학 메모리, 또는 플래시 메모리를 포함할 수 있으며, 여기서 다양한 유형의 NVM 디바이스가 한 번, 몇 번 또는 여러 번 프로그래밍될 수 있다. 한 번 프로그래밍된 후 다시 기록할 수 없는 NVM 디바이스를 OTP NVM 디바이스라고 한다. OTP NVM 디바이스는 기존 공정과의 호환성, 확장성, 신뢰성 및 보안으로 인해 임베디드 NVM 응용 프로그램에 종종 사용된다. 타겟 응용, 디바이스 요건, 또는 공정 요건에 따라, OTP NVM 디바이스는 플로팅 게이트, e-퓨즈, 또는 안티퓨즈 기술을 사용하여 구현될 수 있다. OTP NVM 디바이스를 구현하는 데 사용된 기술에 관계없이, 셀 전류(Icell)는 아래에서 더 자세히 논의되는 바와 같이, NVM 디바이스 동작에 중요한 역할을 한다.
다양한 예들에서, 개별 NVM 디바이스들에 대한 전기적 접속부는 BEOL(back-end-of-line) 제조 공정 동안 형성될 수 있다. BEOL 공정에서, 반도체 집적 회로(integrated circuit; IC)의 다양한 컴포넌트를 접속시키기 위해 (예를 들어, 구리와 같은) 전도성 금속 상호접속층의 망(network)이 형성된다. 전도성 금속 상호접속층의 망은 로우-K 유전체 물질을 포함할 수 있는 층간 유전체(interlayer dielectric; ILD) 물질 내에 형성된다. ILD 물질은 주어진 상호접속 레벨 내에서 그리고 인접한 레벨들의 상호접속층들 사이에서 인접한 금속 상호접속층을 서로 전기적으로 격리시킨다(isolate). 예를 들어, 단일 다마신 공정 및 듀얼 다마신 공정과 같은 다마신 공정은 다중 레벨 상호접속 구조물을 제조하기 위해 일상적으로 사용된다. 다마신 공정에서, 트렌치 및 비아 홀(via holes)은 ILD 층 내에 그리고 이 층을 관통해 형성되고, 전도성 물질(예를 들어, 구리 또는 구리계 합금)로 채워져, 인접한 상호접속층들 사이에 금속화 라인(metallization lines) 및 수직 전도성 경로(비아)를 생성한다.
이제 도 1의 예를 참조하면, 이 도면에 반도체 메모리 구조물(100)의 배치도 도시되어 있다. 반도체 메모리 구조물(100)은 활성 영역(102, 104, 106)을 포함할 수 있다. 일부 경우에, 활성 영역(102, 104, 106)은 핀 전계 효과 트랜지스터(fin field-effect transistor; FinFET)를 형성하는 데 사용되는 핀 구조물을 포함할 수 있다. 일부 예에서, 활성 영역(102, 104, 106)은 또한, 트랜지스터 소스/드레인 영역이 형성될 수 있는 도핑된 반도체 영역과 같은 도핑된 영역을 포함할 수 있다. 일부 경우에, 이온 주입 공정이 활성 영역(102, 104, 106) 내의 반도체 기판 내로 도펀트 종(dopant species)을 도입하기 위해 사용될 수 있다. 다양한 경우에, 활성 영역(102, 104, 106)은 예를 들어, 동일한 기판층 또는 전도성층 내에 서로 동일한 높이(elevation)에 배치될 수 있다. 일부 실시예에서, 활성 영역(102, 104, 106)은 약 50 nm 내지 70 nm의 폭('W1')을 갖는다.
일부 실시예들에서, 반도체 메모리 구조물(100)은 실리콘 기판을 포함할 수 있는 반도체 기판 상에 형성되고, 기판 상에 형성된 전도성 또는 절연층을 포함하는 다양한 층을 포함할 수 있다. 기판은 당업계에 공지된 바와 같은 설계 요건들에 종속되는 다양한 도핑 구성들을 포함할 수 있다. 기판은 또한, 게르마늄, 실리콘 탄화물(SiC), 실리콘 게르마늄(SiGe), 또는 다이아몬드와 같은, 다른 반도체를 포함할 수 있다. 대안적으로, 기판은 화합물 반도체 및/또는 합금 반도체를 포함할 수 있다. 또한, 일부 실시에에서, 기판은 에피택셜층(epitaxial layer; epi-layer)을 포함할 수 있고, 기판은 성능 개선을 위해 변형될(strained) 수 있고, 기판은 실리콘 온 인슐레이터(silicon-on-insulator; SOI) 구조물을 포함할 수 있으며, 그리고/또는 기판은 다른 적절한 개선 피처를 가질 수 있다.
다양한 예들에서, STI(shallow trench isolation) 영역들과 같은 격리 영역들이 인접 디바이스들(예를 들어, 트랜지스터들, NVM 디바이스들 등)을 서로 격리시키기 위해 반도체 기판 상에 형성될 수 있다. 이러한 격리 영역은, 실리콘 산화물, 실리콘 질화물, 실리콘 산화질화물, 불화물 도핑 실리케이트 유리(fluorine-doped silicate glass; FSG), 로우-k 유전체, 이 물질들의 조합, 및/또는 당업계에 공지된 다른 적당한 절연 물질로 조성될 수 있다. 실시예에서, 격리 영역은 기판에서 트렌치를 에칭함으로써 형성된다. 그런 다음, 트렌치가 격리 물질로 충전될 수 있고, 화학 기계적 연마(chemical mechanical polishing; CMP) 공정에 의해 후속된다. 그러나, 다른 실시예가 가능하다. 일부 실시예에서, 격리 영역은 예를 들면, 하나 이상의 라이너층을 가진 다층 구조물을 포함할 수 있다.
반도체 메모리 구조물(100)은 또한 게이트 구조물(108, 110, 112, 114, 116, 118, 120, 122)을 포함할 수 있다. 도시된 바와 같이, 게이트 구조물 중 적어도 일부는 활성 영역(102, 104, 106) 위에 형성된다. 예로서, 트랜지스터 어레이(예를 들어, 도 1에 도시된 트랜지스터 T1 및 T2)는 게이트 구조물과 활성 영역(102, 104, 106)의 교차점에 형성될 수 있으며, 여기서 트랜지스터 어레이는 NMV 메모리 어레이를 형성할 수 있다. 따라서, 다양한 경우에, 게이트 구조물은 메모리 어레이의 워드 라인으로서 기능할 수 있다.
일부 실시예에서, 게이트 구조물(108, 110, 112, 114, 116, 118, 120, 122)은 게이트 유전체 및 게이트 유전체 상에 배치된 게이트 전극을 포함할 수 있다. 일부 실시예들에서, 게이트 유전체는 실리콘 산화물층(SiO2) 또는 실리콘 산화질화물(SiON)과 같은 계면층을 포함할 수 있다. 일부 예에서, 게이트 유전체는 하프늄 산화물(HfO2)과 같은 하이-K 유전체층을 포함한다. 대안적으로, 하이-K 유전체층은, TiO2, HfZrO, Ta2O3, HfSiO4, ZrO2, ZrSiO2, LaO, AlO, ZrO, TiO, Ta2O5, Y2O3, SrTiO3(STO), BaTiO3(BTO), BaZrO, HfZrO, HfLaO, HfSiO, LaSiO, AlSiO, HfTaO, HfTiO, (Ba,Sr)TiO3(BST), Al2O3, Si3N4, 산화질화물들(SiON), 이들의 조합, 또는 다른 적절한 물질과 같은, 다른 하이-K 유전체를 포함할 수 있다. 여전히 다른 실시예에서, 게이트 유전체는 실리콘 이산화물 또는 다른 적절한 유전체를 포함할 수 있다. 다양한 실시예들에서, 게이트 전극은 W, Ti, TiN, TiAl, TiAlN, Ta, TaN, WN, Re, Ir, Ru, Mo, Al, Cu, Co, CoSi, Ni, NiSi, 이들의 조합, 및/또는 다른 적합한 조성물과 같은 전도성층을 포함한다. 일부 실시예에서, 게이트 전극은 폴리실리콘층을 교대로 또는 추가로 포함할 수 있다. 일부 실시예에서, 측벽 스페이서는 게이트 구조물의 측벽 상에 형성된다. 이러한 측벽 스페이서는, 실리콘 산화물, 실리콘 질화물, 실리콘 탄화물, 실리콘 산화질화물, 또는 이들의 조합과 같은 유전체 물질을 포함할 수 있다.
반도체 메모리 구조물(100)은 동일한 전도성/상호접속층 내에 형성된 금속 라인(124, 126, 128, 130, 132, 134, 136)을 더 포함한다. 일부 실시예들에서, 금속 라인은 금속-0(M0) 상호접속층 내에 형성될 수 있다. 금속 라인은 구리, 알루미늄, 또는 다른 적절한 금속 또는 금속 합금을 포함할 수 있다. 도 1에 도시된 바와 같이, 금속 라인(124)은 제1 프로그램 워드 라인(WLP0) 노드를 제공하기 위해 전도성 비아(138)에 의해 하부 게이트 구조물(112)에 전기적으로 접속될 수 있고, 금속 라인(132)은 제2 프로그램 워드 라인(WLP1) 노드를 제공하기 위해 전도성 비아(140)에 의해 하부 게이트 구조물(118)에 전기적으로 접속될 수 있다. 또한, 금속 라인(136)은 제1 판독 워드 라인(WLR0) 노드를 제공하기 위해 전도성 비아(142)에 의해 하부 게이트 구조물(114)에 전기적으로 접속될 수 있고, 금속 라인(128)은 제2 판독 워드 라인(WLR1) 노드를 제공하기 위해 전도성 비아(144)에 의해 하부 게이트 구조물(116)에 전기적으로 접속될 수 있다. 예로서, 금속 라인들(124, 128, 132, 136)은 약 30 nm 내지 50 nm의 폭('W2')을 가질 수 있다. 일부 경우에, 전도성 비아(138, 140, 142, 144)의 면적은 약 50 nm2 내지 200 nm2이다.
일부 예에서, 금속 라인(126)은 전도성 비아(146)에 의해 하부 활성 영역(102)(예를 들어, 하부 소스/드레인 영역을 포함할 수 있음)에 전기적으로 접속될 수 있고, 금속 라인(130)은 전도성 비아(148)에 의해 하부 활성 영역(104)에 전기적으로 접속될 수 있으며, 금속 라인(134)은 전도성 비아(150)에 의해 하부 활성 영역(106)에 전기적으로 접속될 수 있다. 따라서, 금속 라인(126, 130, 134)은 메모리 어레이의 비트 라인으로서 기능할 수 있다. 일부 실시예에서, 비트 라인(금속 라인(126, 130, 134))은 약 50 nm 내지 70 nm의 폭 'W3'을 갖는다. 일부 경우에, 전도성 비아(146, 148, 150)의 면적은 약 400 nm2 내지 700 nm2이다. 또한, 일부 실시예에서, 게이트 구조물 및 인접한 비트 라인에 접속된 금속 라인들 사이(예를 들어, 금속 라인들(124 및 126) 사이)의 간격('S1')은 약 40 nm 내지 75 nm이다.
전술한 바와 같이, 셀 전류(Icell)는 NVM 디바이스 동작에서 중요한 역할을 하며, 열화된 셀 전류는 디바이스 장애(예를 들어, 판독 장애)를 초래할 수 있다. 워드 라인 프로그램(word line program; WLP) 전압은 셀 전류와 상관 관계가 있는 것으로 알려져 있다. 또한, 일부 예에서, 증가된 게이트 저항은 바람직하지 않은 기생 전압 강하를 야기하여 주어진 메모리 어레이 내의 주어진 디바이스에 대한 열화된 WLP 전압을 초래할 수 있으며, 이는 열화된 셀 전류 및 디바이스 장애를 초래할 수 있다. 도 1의 예를 참조하면, 프로그래밍 전압('V1')이 WLP0 노드에 인가되는 경우가 고려된다. 일부 예에서, 인가된 프로그래밍 전압('V1')은 트랜지스터(T1)에서 제1 비트를 프로그래밍하기에 충분할 수 있다. 그러나 적어도 부분적으로는 고급(advanced) 반도체 기술의 크기가 매우 크기 때문에 WLP0 노드와 트랜지스터(T2) 사이에 상당한 워드 라인 저항 'R1'이 존재할 수 있다. 일부 실시예에서, 저항('R1')은 약 10 킬로 옴(kΩ) 이상일 수 있다. 저항('R1')은 특히 인가된 프로그래밍 전압 ('V1')에 강하를 일으켜 트랜지스터(T2)에서의 워드 라인 프로그램 전압('V2')이 'V1'보다 작을 수 있고, 전압('V2')은 트랜지스터(T2)에서 제2 비트를 프로그래밍하기에 불충분할 수 있다. 트랜지스터(T2)의 실패된 프로그래밍의 결과로서, 트랜지스터(T2)의 후속 판독 동작도 실패할 것이다. 다양한 경우에, 증가된 워드 라인 저항과 연관된 상기 문제는 인가된 WLP 전압이 2개 이상의 비트(예를 들어, 주어진 워드 라인을 따라 2개 이상의 트랜지스터)를 프로그래밍하기 위해 사용될 때 발생할 수 있다.
도 2는 반도체 메모리 구조물(100)의 일부의 등가 회로의 회로도(200)를 도시한다. 예를 들어, 회로도(200)는 WLP0 노드(프로그래밍 전압('V1')이 인가되는 곳), 워드 라인 저항('R1') 및 트랜지스터(T2)의 게이트에서의 열화된 전압('V2')을 도시한다. 회로도(200)는 또한 트랜지스터(T3)의 게이트에서 제1 판독 워드 라인(WLR0) 노드, 선택 'SEL '게이트 입력, 및 비트 라인 노드('BL')(예를 들어, 금속 라인(130)에 접속된 전도성 비아(148))를 도시한다. 위에서 언급했듯이 워드 라인 저항('R1') 때문에 전압('V2')은 트랜지스터(T2)를 프로그래밍하기에 충분하지 않을 수 있다. 따라서, 일부 실시예에서, 트랜지스터(T2)의 후속 판독 동작은 열화된 셀 전류(Icell) 및 판독 장애를 초래할 것이다. 다양한 실시예에서, 셀 전류(Icell)는 또한 단일 비트 라인(예를 들어, 금속 라인(126)) 및 단일 비트 라인 콘택(예를 들어, 전도성 비아(146))으로 인해 열화될 수 있는데, 이들 자신은 자신들의 고도로 스케일링된 치수로 인해 증가된 저항의 문제를 겪는다.
본 개시의 실시예들은 기존 기술보다 이점들을 제공하지만, 그러나 다른 실시예들은 상이한 이점들을 제공할 수 있고, 모든 이점들이 반드시 본 명세서에서 논의되는 것은 아니며, 모든 실시예들에 대해 아무런 특별한 이점도 요구되지는 않는다는 것을 이해해야 할 것이다. 예를 들어, 본원에서 논의된 실시예들은 프로그램 워드 라인(WLP) 및 판독 워드 라인(WLR) 게이트 접속부를 활성 영역 바로 위에 제공하고, 각각의 비트에 대해 독립적인 워드 라인을 포함하는 설계를 갖는 반도체 메모리 구조물을 포함함으로써, 효과적인 게이트 저항(또는 유효 워드 라인 저항)을 감소시킨다. 다양한 실시예에서, 개시된 반도체 메모리 구조물은 또한 각 비트에 대해 하부의 활성 영역에 대해 복수의 비트 라인 및 복수의 비트 라인 콘택을 포함하여, 유효 비트 라인 저항을 감소시킨다. 개시된 반도체 메모리 구조물 설계의 결과로서, 유효 게이트 저항이 10배 이상(over an order of magnitude) 감소되고, 셀 전류(Icell)는 약 1.3x 만큼 개선될 것으로 예상된다. 일부 예에서, 감소된 게이트 저항은 메모리 어레이에서 주어진 디바이스에 대해 고품질 WLP 전압을 보장하는 실질적으로 무시할 수 있는 기생 전압 강하를 제공한다. 또한, 향상된 셀 전류는 보다 신뢰성이 있는 NVM 디바이스 동작을 제공한다. 일부 실시예에서, 여기에 개시된 반도체 메모리 구조물은 OTP NVM 디바이스를 포함한다. 그러나, 일부 경우에, 반도체 메모리 구조물은 일부 경우에 다른 유형의 NVM 디바이스를 포함할 수 있다. 본 개시의 실시예들의 추가적인 세부 사항이 아래에 제공되고, 추가적인 이득 및/또는 다른 이점이 본 개시의 이득을 갖는 당업자에게 명백할 것이다.
이제 도 3을 참조하면, 일부 실시예에 따른 반도체 메모리 구조물(300)의 배치도가 도시되어 있다. 반도체 메모리 구조물(300)은 활성 영역(302, 304, 306)을 포함할 수 있다. 일부 경우에, 활성 영역(302, 304, 306)은 FinFET을 형성하는 데 사용되는 핀 구조물을 포함할 수 있다. 일부 예에서, 활성 영역(302, 304, 306)은 또한 위에서 설명된 바와 같이 트랜지스터 소스/드레인 영역이 그 내부에 형성될 수 있는 도핑된 반도체 영역과 같은 도핑된 영역을 포함할 수 있다. 다양한 경우에, 활성 영역(302, 304, 306)은 예를 들어, 동일한 기판층 또는 전도성층 내에 서로 동일한 높이(elevation)에 배치될 수 있다. 일부 실시예에서, 활성 영역(302, 304, 306)은 약 60 nm 내지 150 nm 범위의 폭('W1')을 갖는다.
일부 실시예에서, 반도체 메모리 구조물(300)은 반도체 메모리 구조물(100)과 관련하여 위에서 논의된 기판과 유사한 반도체 기판 상에 형성된다. 반도체 메모리 구조물(300)은 또한 이웃하는 디바이스들(예를 들어, 트랜지스터들, NVM 디바이스들 등)을 서로 격리하기 위해 반도체 기판 상에 형성된 격리 영역들(예를 들어, STI 영역들)을 포함할 수 있다.
반도체 메모리 구조물(300)은 또한 게이트 구조물(308, 310, 312, 314, 316, 318, 320, 322)을 포함할 수 있다. 도시된 바와 같이, 게이트 구조물 중 적어도 일부는 활성 영역(302, 304, 306) 위에 형성된다. 예로서, 트랜지스터 어레이는 게이트 구조물과 활성 영역(302, 304, 306)의 교차점에 형성될 수 있으며, 여기서 트랜지스터 어레이는 NMV 메모리 어레이를 형성할 수 있다. 따라서, 다양한 경우에, 게이트 구조물은 메모리 어레이의 워드 라인으로서 기능할 수 있다. 일부 실시예에서, 게이트 구조물(308, 310, 312, 314, 316, 318, 320, 322)은 위에서 논의된 바와 같이 게이트 유전체, 게이트 유전체 상에 배치된 게이트 전극, 및 측벽 스페이서를 포함할 수 있다.
3개의 상이한 활성 영역(102, 104, 106)에 걸쳐 7개의 금속 라인(금속 라인(124, 126, 128, 130, 132, 134, 136))을 포함한 반도체 메모리 구조물(100)과 대조적으로, 일부 실시예에서 반도체 메모리 구조물(300)은, 아래에서 더 상세히 논의되는 바와 같이, 유효 게이트 저항 및 비트 라인 저항을 감소시키기 위해, 활성 영역(302, 304, 306) 각각에 대해 7개의 금속 라인을 포함한다. 예를 들어, 도 3에서 도시된 바와 같이, 반도체 메모리 구조물(300)은 각각 활성 영역(302)과 연관된 동일한 전도성/상호접속층 내에(예컨대, M0 상호접속층 내에) 형성된 금속 라인(302-1, 302-2, 302-3, 302-4, 302-5, 302-6, 302-7)을 포함한다. 유사하게, 반도체 메모리 구조물(300)은 동일한 전도성/상호접속층 내에 형성된 금속 라인(304-1, 304-2, 304-3, 304-4, 304-5, 304-6, 304-7)(이들 각각은 활성 영역(304)과 연관됨)과, 동일한 전도성/상호접속층 내에 형성된 금속 라인(306-1, 306-2, 306-3, 306-4, 306-5, 306-6, 306-7)(이들 각각은 활성 영역(306)과 연관됨)을 포함한다. 각각의 활성 영역(302, 304, 306)과 연관된 금속 라인은 구리, 알루미늄 또는 다른 적절한 금속 또는 금속 합금을 포함할 수 있다. 아래에서 논의되는 바와 같이, 금속 라인의 폭 및 간격은 비트 라인 저항을 감소시키기 위해 각각의 활성 영역(302, 304, 306)에 접속된 복수의 비트 라인 및 비트 라인 콘택을 제공하도록 축소되었다. 또한, 아래에서 논의된 바와 같이, 각각의 활성 영역(302, 304, 306)은 게이트 저항(또는 워드 라인 저항)을 감소시키고 적절한 NVM 디바이스 동작을 보장하기 위해, 그들만의 WLP 및 WLR 게이트 접속부(활성 영역(302, 304, 306) 각각에 대해 WLP0, WLP1, WLR0, 및 WLR1로 표시됨)를 포함한다. 각각의 활성 영역(302, 304, 306)에 대한 전용 WLP 및 WLR 게이트 접속부를 제공함으로써, 높은 워드 라인 저항(예를 들어, 열화된 프로그래밍 전압)과 연관된 문제가 완화될 수 있다. 예를 들어, 일부 실시예들에서, 전용 WLP 게이트 접속부는 주어진 워드 라인을 따라 단일 비트(단일 트랜지스터)를 프로그래밍하기 위해 사용될 수 있으며, 그에 따라 비트가 적절히 프로그래밍되도록 보장한다.
도 3에 도시된 바와 같이 그리고 활성 영역(302)에 대해, 금속 라인(302-3)은 제1 프로그램 워드 라인(WLP0) 노드를 제공하기 위해 전도성 비아(326)에 의해 하부 게이트 구조물(312)에 전기적으로 접속될 수 있고, 금속 라인(302-5)은 제2 프로그램 워드 라인(WLP1) 노드를 제공하기 위해 전도성 비아(328)에 의해 하부 게이트 구조물(318)에 전기적으로 접속될 수 있다. 또한, 금속 라인(302-1)은 제1 판독 워드 라인(WLR0) 노드를 제공하기 위해 전도성 비아(330)에 의해 하부 게이트 구조물(314)에 전기적으로 접속될 수 있고, 금속 라인(302-7)은 제2 판독 워드 라인(WLR1) 노드를 제공하기 위해 전도성 비아(332)에 의해 하부 게이트 구조물(316)에 전기적으로 접속될 수 있다.
활성 영역(304)에 대해, 금속 라인(304-3)은 제1 프로그램 워드 라인(WLP0) 노드를 제공하기 위해 전도성 비아(356)에 의해 하부 게이트 구조물(312)에 전기적으로 접속될 수 있고, 금속 라인(304-5)은 제2 프로그램 워드 라인(WLP1) 노드를 제공하기 위해 전도성 비아(358)에 의해 하부 게이트 구조물(318)에 전기적으로 접속될 수 있다. 또한, 금속 라인(304-1)은 제1 판독 워드 라인(WLR0) 노드를 제공하기 위해 전도성 비아(360)에 의해 하부 게이트 구조물(314)에 전기적으로 접속될 수 있고, 금속 라인(304-7)은 제2 판독 워드 라인(WLR1) 노드를 제공하기 위해 전도성 비아(362)에 의해 하부 게이트 구조물(316)에 전기적으로 접속될 수 있다.
활성 영역(306)을 참조하면, 금속 라인(306-3)은 제1 프로그램 워드 라인(WLP0) 노드를 제공하기 위해 전도성 비아(366)에 의해 하부 게이트 구조물(312)에 전기적으로 접속될 수 있고, 금속 라인(306-5)은 제2 프로그램 워드 라인(WLP1) 노드를 제공하기 위해 전도성 비아(368)에 의해 하부 게이트 구조물(318)에 전기적으로 접속될 수 있다. 또한, 금속 라인(306-1)은 제1 판독 워드 라인(WLR0) 노드를 제공하기 위해 전도성 비아(370)에 의해 하부 게이트 구조물(314)에 전기적으로 접속될 수 있고, 금속 라인(306-7)은 제2 판독 워드 라인(WLR1) 노드를 제공하기 위해 전도성 비아(372)에 의해 하부 게이트 구조물(316)에 전기적으로 접속될 수 있다.
비트 라인과 관련하여, 금속 라인(302-2, 302-4, 302-6)은 각각 전도성 비아(334, 336, 338)에 의해 하부 활성 영역(302)(예를 들어, 하부 소스/드레인 영역을 포함할 수 있음)에 전기적으로 접속될 수 있고, 금속 라인들(304-2, 304-4, 304-6)은 각각 전도성 비아들(340, 342, 344)에 의해 하부 활성 영역(304)(예를 들어, 하부 소스/드레인 영역을 포함할 수 있음)에 전기적으로 접속될 수 있고, 금속 라인(306-2, 306-4, 306-6)은 각각 전도성 비아(346, 348, 350)에 의해 하부 활성 영역(306)(예를 들어, 하부 소스/드레인 영역을 포함할 수 있음)에 전기적으로 접속될 수 있다. 다양한 전도성 비아에 의해 하부의 활성 영역(302, 304, 306)으로의 금속 라인의 접속부가 도 7을 참조하여 아래에 추가로 예시되어 있다. 금속 라인들(302-2, 302-4, 302-6)은 활성 영역(302)과 연관된 메모리 디바이스의 비트 라인들로서 기능할 수 있고, 금속 라인들(304-2, 304-4, 304-6)은 활성 영역(304)과 연관된 메모리 디바이스의 비트 라인들로서 기능할 수 있으며, 금속 라인들(306-2, 306-4, 306-6)은 활성 영역(306)과 연관된 메모리 디바이스의 비트 라인들로서 기능할 수 있다. 복수의 비트 라인 및 비트 라인 콘택을 제공함으로써, 각각의 활성 영역(302, 304, 306)에 대해 비트 라인 저항이 감소된다.
도 4는 반도체 메모리 구조물(300)의 부분(324)의 확대도를 제공한다. 일부 실시예에서, 부분(324)은 반도체 메모리 구조물(300)의 메모리 셀로서 설명될 수 있다. 따라서, 예로서, 도 3에 도시된 반도체 메모리 구조물(300)은 메모리 셀 어레이를 포함할 수 있다. 부분(324)은, 활성 영역(304)과 연관된 프로그램 워드 라인 노드(WLP0, WLP1) 및 판독 워드 라인 노드(WLR0, WLR1)뿐만 아니라 게이트 구조물(308, 310, 312, 314, 316, 318, 320, 322), 활성 영역(304), 및 동일한 전도성/상호접속층 내에(예를 들어, M0 층 내에) 형성된 금속 라인(304-1, 304-2, 304-3, 304-4, 304-5, 304-6, 304-7)을 예시한다. 도 4는 또한 절단 금속 영역(402)을 도시한다. 일부 예에서, 절단 금속 영역(402)은 이웃 활성 영역(예를 들어, 활성 영역(302, 304, 306))의 소스/드레인 영역과 접촉하는 금속층을 전기적으로 격리하는 데 사용되는 유전체 영역을 포함한다.
일부 실시예에서, 여전히 도 4를 참조하면, 각각의 금속 라인(304-1, 304-2, 304-3, 304-4, 304-5, 304-6, 304-7)(및 활성 영역(302, 306)과 연관된 대응하는 금속 라인)은 약 10 nm 내지 30 nm의 폭('W4')을 가지며, 인접한 금속 라인들 사이의 간격('S2')은 약 10 nm 내지 30 nm이다. 일부 경우에, 워드 라인과 접촉하는 전도성 비아(356, 358, 360, 362)(및 활성 영역(302, 306)의 WLP0, WLP1 및 WLR0, WLR1과 연관된 대응하는 전도성 비아)의 면적은 약 50 nm2 내지 200 nm2이다. 일부 경우에, 전도성 비아(340, 342, 344)(및 활성 영역(302, 306)의 비트 라인과 연관된 대응하는 전도성 비아)의 면적은 약 400 nm2 내지 700 nm2이다. 반도체 메모리 구조물(100)을 참조하여 위에서 논의된 금속 라인의 치수와 대조적으로, 반도체 메모리 구조물(300)과 연관된 금속 라인의 폭 및 간격은 비트 라인 저항을 감소시키기 위해 각각의 활성 영역(302, 304, 306)에 접속된 복수의 비트 라인 및 비트 라인 콘택을 제공하도록 축소되었다.
도 5는 반도체 메모리 구조물(300)의 일부(324)의 등가 회로의 회로도(500)를 도시한다. 예를 들어, 회로도(500)는 트랜지스터(T1')의 게이트에서 WLP0 노드, 트랜지스터(T2')의 게이트에서 WLR0 노드, 트랜지스터(T3')의 게이트에서 WLP1 노드, 트랜지스터(T4')의 게이트에서 WLR1 노드, 및 비트 라인 노드('BL')(예를 들어, 각각 금속 라인(304-2, 304-4, 304-6)에 접속된 전도성 비아(340, 342, 344))를 도시한다. 일부 실시예에서, 도 5의 회로는 2개의 비트, 즉, WLP0 및 WLR0에 대응하는 '비트0(bit0)' 및 WLP1 및 WLR1에 대응하는 '비트1(bit1)'을 신뢰성 있게 저장하는 데 사용될 수 있다.
이제 반도체 메모리 구조물(300)의 구성에 관한 추가 세부 사항을 제공하는 도 6 및 도 7을 참조한다. 도 6은 반도체 메모리 구조물(300)의, 도 4와 유사한, 부분(324)의 확대도를 제공한다. 그러나, 도 6은 또한 활성 영역(예를 들어, 활성 영역(302, 304, 306)) 내의 소스/드레인 영역과 접촉하는 데 사용되는 금속층(602)을 도시한다. 따라서, 일부 실시예에서, 금속층(602)은 소스/드레인 콘택 또는 소스/드레인 콘택 금속층으로 지칭될 수 있다. 예시로서, 절단 금속 영역(402)은 이웃 활성 영역(예를 들어, 활성 영역(302, 304, 306))의 소스/드레인 영역과 접촉하는 금속층(602)을 전기적으로 격리하는 데 사용될 수 있다. 도 7은 도 6의 섹션 AA'에 의해 규정된 평면에 실질적으로 평행한 평면을 따른 반도체 메모리 구조물의 단면도를 제공한다.
도 7을 참조하면, 반도체 메모리 구조물(300)의 섹션 AA'를 따른 단면도는 하부 활성 영역으로의 비트 라인 콘택의 도면을 제공한다. 특히, 섹션 AA'는 소스/드레인 영역을 포함할 수 있는 활성 영역(304)을 예시한다. 일부 실시예에서, 격리 영역(704)(예를 들어, STI 영역)은 이웃 활성 영역 또는 디바이스(예를 들어, 트랜지스터, NVM 디바이스 등)를 서로 격리시키기 위해 활성 영역(304)에 인접하게 형성될 수 있다. 반도체 메모리 구조물(300)이 FinFET 디바이스를 포함하는 실시예에서, 활성 영역(304)은 핀 구조물 내에, 그 위에, 및/또는 그 주변에 형성된 에피택셜 소스/드레인 피처를 갖는 핀 구조물을 포함할 수 있다. 도 7은 또한 소스/드레인 콘택 금속(예를 들어, 금속층(602))의 후속 퇴적을 위해 (예를 들어, 리소그래피 및 에칭의 적절한 조합에 의해) 개구가 그 내부에 형성될 수 있는 제1 층간 유전체(ILD) 층(706)을 도시한다. 예시에 의해, 제1 ILD층(706)은 TEOS(tetraethylorthosilicate) 산화물, 미도핑 실리케이트 글래스, 또는 BPSG(borophosphosilicate glass), FSG(fluorosilicate glass), PSG(phosphosilicate glass), BSG(boron doped silicon glass), 및/또는 다른 적합한 유전 물질과 같은 도핑된 실리콘 산화물과 같은 물질을 포함할 수 있다.
다양한 실시예들에서, 금속층(602)은 제1 ILD 층(706)의 개구 내에 형성되어 활성 영역(304)(예를 들어, 소스/드레인 영역을 포함함)으로의 전기적 콘택을 제공할 수 있다. 일부 예에서, 금속층(602)은 W, Cu, Co, Ru, Al, Rh, Mo, Ta, Ti, TiN, TaN, WN, 규화물, 또는 다른 적합한 전도성 물질을 포함할 수 있다. 일부 경우에, 금속층(602)을 형성하기 전에, 활성 영역(304)과 금속층(602)에 개재하는(interpose) 규화물층을 제공하여 저 저항 콘택을 제공하기 위해 규화 공정이 수행될 수 있다. 일부 예에서, 접착제 또는 배리어층(708)은 금속층(602)이 그 내부에 형성되는 제1 ILD 층(706)의 개구의 측벽 표면 상에 형성될 수 있다. 일부 경우에, 접착제 또는 배리어층(708)은 Ti, TiN, Ta, TaN, W, 또는 다른 적절한 물질을 포함할 수 있다.
일부 실시예에서, 금속층(602)은 도 7에 도시된 바와 같이 테이퍼드(tapered) 측벽 프로파일을 가질 수 있으며, 테이퍼드 측벽의 상부는 활성 영역(304)의 측면 에지(707)에 의해 규정된 평면을 넘어 측방향으로 연장될 수 있다. 일부 예에서 그리고 금속층(602)의 일부는 활성 영역(304)의 측면 에지(707)를 넘어 연장될 수 있기 때문에, 전도성 비아들(예를 들어, 전도성 비아(340, 344)) 및 그들의 각각의 금속 라인들이 그 자체가 활성 영역(304)의 측면 에지(707)에 의해 규정된 평면의 외부 또는 그 너머에 부분적으로 또는 완전히 배치되더라도, 전도성 비아들 및 이들 전도성 비아가 접속되는 각각의 금속 라인(예를 들어, 금속 라인(304-2 및 304-6))은 금속층(602)으로의 전기적 접속부를 신뢰성 있게 제공할 것이다. 일부 경우에, (FinFET 디바이스의) 핀 구조물 내에, 그 위에 및/또는 그 주변에 형성된 에피택셜 소스/드레인 피처는 활성 영역(304)의 측면 에지(707)에 의해 규정된 평면을 넘어 측방향으로 연장되도록 성장될 수 있다. 그러한 경우에, 금속층(602)은 테이퍼드 측벽 프로파일을 갖거나 갖지 않을 수 있고, 금속층(602)은 활성 영역(304)의 측면 에지(707)에 의해 규정된 평면을 넘어 연장되는 에피택셜 소스/드레인 피처의 일부 위에를 포함하여 에피택셜 소스/드레인 피처 위에 형성될 수 있다. 따라서, 또 다시 금속층(602)의 일부가 활성 영역(304)의 측면 에지(707)를 넘어 연장될 수 있기 때문에, 전도성 비아들 및 그들의 각각의 금속 라인들이 활성 영역(304)의 측면 에지(707)에 의해 규정된 평면의 외부 또는 그 너머에 부분적으로 또는 완전히 배치되더라도, 전도성 비아 및 이 전도성 비아가 접속되는 각각의 금속 라인은 금속층(602)으로의 전기적 접속부를 신뢰성 있게 제공할 것이다.
도 7에 추가로 도시된 바와 같이, 콘택 에칭 정지층(contact etch stop layer; CESL)(710)이 금속층(602) 위에 형성되고, 제2 ILD 층(712)이 CESL(710) 위에 형성된다. 예로서, CESL(710)은 Ti, TiN, TiC, TiCN, Ta, TaN, TaC, TaCN, W, WN, WC, WCN, TiAl, TiAlN, TiAlC, TiAlCN 또는 이들의 조합을 포함할 수 있다. 일부 실시예에서, 제2 ILD 층(712)은 전술한 제1 ILD 층(706)과 실질적으로 동일할 수 있다. 콘택 비아 개구는 콘택 비아 금속층(전도성 비아라고 또한 지칭됨)의 후속 퇴적을 위해(예를 들어, 리소그래피 및 에칭의 적절한 조합에 의해) 예를 들면, 제2 ILD 층(712) 및 CESL(710) 내에 형성될 수 있다. 예를 들어, 전도성 비아(340, 342, 344)는 이러한 콘택 비아 개구 내에 형성되어 금속층(602)으로의 전기적 콘택(예를 들어, 소스/드레인 콘택)을 제공할 수 있다. 일부 경우에, 전도성 비아(340, 342, 344)(및 여기에 논의된 다른 전도성 비아)는 W, Cu, Co, Ru, Al, Rh, Mo, Ta, Ti, 또는 다른 전도성 물질을 포함할 수 있다.
일부 실시예에서, 제3 ILD 층(714)은 제2 ILD 층(712) 위에 그리고 전도성 비아(340, 342, 344) 위에 형성된다. 일부 실시예에서, 제3 ILD 층(714)은 전술한 제1 ILD 층(706)과 실질적으로 동일할 수 있다. 또한, 제2 ILD 층(712) 및 제3 ILD 층(714)은 별개의 ILD 층으로서 도시되지만, 일부 경우에 제2 및 제3 ILD 층(712, 714)은 단일층으로서 형성될 수 있다. 다양한 실시예에서, 다양한 금속 상호접속 라인의 후속 퇴적을 위해, 예를 들어, 제3 ILD 층(714) 내에 금속 라인 개구가 (예를 들어, 리소그래피 및 에칭의 적절한 조합에 의해) 형성될 수 있다. 예를 들어, 금속 라인(304-1, 304-2, 304-3, 304-4, 304-5, 304-6, 304-7)은 제3 ILD 층(714)의 이러한 금속 라인 개구 내에 형성될 수 있다. 도 7은 또한 금속 라인들(304-1, 304-2, 304-3, 304-4, 304-5, 304-6, 304-7)이 동일한 전도성/상호접속층 내에 형성될 수 있음을 도시한다. 예를 들어, 금속 라인(304-2, 304-4, 304-6)은 금속층(602)(예를 들어, 소스/드레인 콘택)에 의해서뿐만 아니라, 각각 전도성 비아(340, 342, 344)에 의해 하부 활성 영역(304)(예를 들어, 소스/드레인 영역) 위에 형성되고, 이 영역에 전기적으로 접속된다. 일부 실시예들에서, 금속 라인들(304-1, 304-2, 304-3, 304-4, 304-5, 304-6, 304-7)은 구리, 알루미늄 또는 다른 적절한 금속 또는 금속 합금을 포함할 수 있다. 제1 ILD 층(706), CESL(710), 제2 ILD 층(712), 및 제3 ILD 층(714) 중 하나 이상을 형성하는 데 사용되는 물질은, 인접한 금속층들(예를 들어, 금속 라인들, 금속 콘택들, 및 전도성 비아들)을 서로 전기적으로 격리시키는 로우-K 유전체 물질을 포함할 수 있음에 유의한다. 전술한 바와 같이, 복수의 비트 라인(예를 들어, 금속 라인(304-2, 304-4, 304-6)) 및 복수의 비트 라인 콘택을 (예를 들어, 복수의 전도성 비아(340, 342, 344)에 의해) 하부 활성 영역(304)(예를 들어, 소스/드레인 영역)에 제공함으로써, 유효 비트 라인 저항이 감소된다.
본 개시에서 설명되는 다양한 실시예들은 기존 기술에 대해 다수의 이점들을 제공한다. 모든 이점들이 본 개시에서 반드시 논의되지는 않았고, 어떠한 특정 이점도 모든 실시예를 위해 요구되지는 않으며, 다른 실시예가 상이한 이점을 제공할 수 있다는 것을 이해할 것이다. 하나의 예시로서, 본원에서 설명된 실시예들은 프로그램 워드 라인(WLP) 및 읽기 워드 라인(WLR) 게이트 접속부를 활성 영역 바로 위에 제공하고, 각각의 비트에 대해 독립적인 워드 라인을 포함하는 설계를 갖는 반도체 메모리 구조물을 포함함으로써, 효과적인 게이트 저항(또는 유효 워드 라인 저항)을 감소시킨다. 다양한 실시예에서, 개시된 반도체 메모리 구조물은 또한 각 비트에 대해 하부의 활성 영역으로의 복수의 비트 라인 및 복수의 비트 라인 콘택을 포함하여, 유효 비트 라인 저항을 감소시킨다. 개시된 반도체 메모리 구조물 설계의 결과로서, 유효 게이트 저항이 10배 이상(over an order of magnitude) 감소되고, 셀 전류(Icell)는 약 1.3x 만큼 개선될 것으로 기대된다. 일부 예들에서, 감소된 게이트 저항은 메모리 어레이에서 주어진 디바이스에 대한 고품질 WLP 전압을 보장하는 실질적으로 무시할 수 있는 기생 전압 강하를 제공한다. 또한, 향상된 셀 전류는 보다 신뢰성이 있는 NVM 디바이스 동작을 제공한다. 따라서, 여기에 개시된 다양한 실시예는 더 높은 품질 및 보다 견고한 게이트 접속부를 제공하며, 이는 또한 개선된 디바이스 및 회로 성능을 제공한다.
따라서, 본 개시의 실시예들 중 하나는 제1 활성 영역 위에 형성된 제1 게이트 구조물을 포함하는 반도체 디바이스를 설명하였다. 일부 실시예에서, 제1 게이트 구조물 위에서 이에 직각으로 제1 금속 라인이 배치되고, 제1 금속 라인은 제1 전도성 비아를 사용하여 제1 게이트 구조물에 전기적으로 접속되고, 제1 전도성 비아는 제1 활성 영역 위에 배치된다. 일부 예시에서, 반도체 디바이스는, 제1 금속 라인에 평행하고 제1 금속 라인의 양측에 배치된 제2 금속 라인 및 제3 금속 라인을 더 포함하고, 제2 금속 라인은 제2 전도성 비아를 사용하여 제1 활성 영역의 소스/드레인 영역에 전기적으로 접속되며, 제3 금속 라인은 제3 전도성 비아를 사용하여 제1 활성 영역의 소스/드레인 영역에 전기적으로 접속된다.
또 다른 실시예에서, 활성 영역을 갖는 메모리 셀을 포함하는 반도체 디바이스가 논의된다. 일부 실시예에서, 제1 워드 라인이 활성 영역 위에 형성되고, 제1 워드 라인에 대한 접속부는 활성 영역 위에 배치된 제1 전도성 비아를 사용하여 제공된다. 일부 예시에서, 복수의 비트 라인은, 각각의 복수의 전도성 비아를 사용하여 활성 영역의 소스/드레인에 전기적으로 접속된다.
또 다른 실시예에서, 복수의 메모리 셀에 대응하는 복수의 활성 영역을 포함하는 반도체 디바이스가 논의된다. 일부 실시예에서, 제1 프로그램 워드 라인이 복수의 활성 영역 위에 형성되고, 제1 프로그램 워드 라인에 대한 제1 접속부는 복수의 활성 영역 중 제1 활성 영역 위에 배치된 제1 전도성 비아를 사용하여 제공되며, 제1 프로그램 워드 라인에 대한 제2 접속부는 복수의 활성 영역 중 제2 활성 영역 위에 배치된 제2 전도성 비아를 사용하여 제공된다. 일부 예시에서, 제1 복수의 비트 라인은 제1 복수의 전도성 비아를 사용하여 제1 활성 영역의 제1 소스/드레인 영역에 전기적으로 접속되고, 제2 복수의 비트 라인은 제2 복수의 전도성 비아를 사용하여 제2 활성 영역의 제2 소스/드레인 영역에 전기적으로 접속된다.
전술된 설명은, 당업자가 본 개시의 양상을 더 잘 이해할 수 있도록 다수의 실시예의 피처를 서술한다. 당업자는, 자신이 본 명세서에서 소개된 실시예의 동일한 목적을 수행하고 그리고/또는 동일한 이점을 달성하기 위한 다른 공정과 구조물을 설계 또는 수정하기 위한 기초로서 본 발명 개시를 쉽게 이용할 수 있다는 것을 인식해야 한다. 또한, 당업자들은 이러한 등가의 구성이 본 개시의 취지 및 범위를 벗어나지 않으며, 본 개시의 취지 및 범위를 벗어나지 않고 다양한 변화, 대체, 및 변경을 이룰 수 있음을 알아야 한다.
<부기>
1. 반도체 디바이스에 있어서,
제1 활성 영역 위에 형성된 제1 게이트 구조물;
상기 제1 게이트 구조물 위에 그리고 상기 제1 게이트 구조물에 직각으로 배치된 제1 금속 라인 - 상기 제1 금속 라인은 제1 전도성 비아를 사용하여 상기 제1 게이트 구조물에 전기적으로 접속되고, 상기 제1 전도성 비아는 상기 제1 활성 영역 위에 배치됨 -; 및
제2 금속 라인 및 제3 금속 라인 - 상기 제2 금속 라인 및 상기 제3 금속 라인 둘 다는 상기 제1 금속 라인에 평행하고 상기 제1 금속 라인의 양측에 배치되며, 상기 제2 금속 라인은 제2 전도성 비아를 사용하여 상기 제1 활성 영역의 소스/드레인 영역에 전기적으로 접속되고, 상기 제3 금속 라인은 제3 전도성 비아를 사용하여 상기 제1 활성 영역의 소스/드레인 영역에 전기적으로 접속됨 -
을 포함하는, 반도체 디바이스.
2. 제1항에 있어서,
상기 제1 게이트 구조물은 제1 프로그램 워드 라인을 포함하는 것인, 반도체 디바이스.
3. 제1항에 있어서,
상기 제2 금속 라인 및 상기 제3 금속 라인은 비트 라인을 포함하는 것인, 반도체 디바이스.
4. 제1항에 있어서,
상기 제1 금속 라인, 상기 제2 금속 라인, 및 상기 제3 금속 라인은 동일한 상호접속층 내에 형성되는 것인, 반도체 디바이스.
5. 제4항에 있어서,
상기 동일한 상호접속층은 금속-0(M0) 상호접속층을 포함하는 것인, 반도체 디바이스.
6. 제1항에 있어서,
상기 제1 활성 영역의 소스/드레인 영역 위에 형성된 금속층을 더 포함하며, 상기 제2 전도성 비아 및 상기 제3 전도성 비아 둘 다는 상기 금속층 위에 그리고 상기 금속층과 접촉하게 형성되는 것인, 반도체 디바이스.
7. 제1항에 있어서,
상기 제2 전도성 비아와 상기 제3 전도성 비아, 중 적어도 하나는 상기 제1 활성 영역 위에 배치되는 것인, 반도체 디바이스.
8. 제1항에 있어서,
상기 제1 활성 영역 위에 형성된 제2 게이트 구조물 - 상기 제2 게이트 구조물은 상기 제1 게이트 구조물에 평행함 - ; 및
상기 제2 게이트 구조물 위에 그리고 상기 제2 게이트 구조물에 직각으로 배치된 제4 금속 라인 - 상기 제4 금속 라인은 제4 전도성 비아를 사용하여 상기 제2 게이트 구조물에 전기적으로 접속되고, 상기 제4 전도성 비아는 상기 제1 활성 영역 위에 배치됨 -
을 더 포함하는, 반도체 디바이스.
9. 제8항에 있어서,
상기 제2 게이트 구조물은 제2 프로그램 워드 라인을 포함하는 것인, 반도체 디바이스.
10. 제1항에 있어서,
상기 제1 활성 영역은 제1 메모리 셀과 연관되고, 상기 제1 메모리 셀은 제1 프로그램 워드 라인, 제2 프로그램 워드 라인, 제1 판독 워드 라인, 및 제2 판독 워드 라인을 포함하는 것인, 반도체 디바이스.
11. 반도체 디바이스에 있어서,
활성 영역을 포함하는 메모리 셀;
상기 활성 영역 위에 형성된 제1 워드 라인 - 상기 제1 워드 라인에 대한 접속부는, 상기 활성 영역 위에 배치된 제1 전도성 비아를 사용하여 제공됨 - ; 및
개개의 복수의 전도성 비아를 사용하여 상기 활성 영역의 소스/드레인에 전기적으로 접속된 복수의 비트 라인
을 포함하는, 반도체 디바이스.
12. 제11항에 있어서,
상기 제1 워드 라인에 대한 접속부는, 상기 제1 워드 라인 위에 배치된 제1 금속 라인을 포함하며, 상기 제1 금속 라인은 상기 제1 전도성 비아를 사용하여 상기 제1 워드 라인에 접속되는 것인, 반도체 디바이스.
13. 제12항에 있어서,
상기 제1 금속 라인 및 상기 복수의 비트 라인은 동일한 상호접속층 내에 형성되는 것인, 반도체 디바이스.
14. 제11항에 있어서,
상기 복수의 비트 라인은, 적어도 3개의 개개의 전도성 비아를 사용하여 상기 활성 영역의 소스/드레인에 전기적으로 접속된 적어도 3개의 비트 라인을 포함하는 것인, 반도체 디바이스.
15. 제11항에 있어서,
상기 활성 영역의 소스/드레인 위에 형성된 금속층을 더 포함하며, 상기 복수의 전도성 비아는 상기 금속층 위에 그리고 상기 금속층과 접촉하게 형성되는 것인, 반도체 디바이스.
16. 제11항에 있어서,
복수의 전도성 비아 중 적어도 하나는 상기 활성 영역 위에 배치되는 것인, 반도체 디바이스.
17. 제11항에 있어서,
상기 활성 영역 위에 형성된 제2 워드 라인을 더 포함하며, 상기 제2 워드 라인에 대한 접속부는, 상기 활성 영역 위에 배치된 제2 전도성 비아를 사용하여 제공되는 것인, 반도체 디바이스.
18. 반도체 디바이스에 있어서,
복수의 메모리 셀에 대응하는 복수의 활성 영역;
상기 복수의 활성 영역 위에 형성된 제1 프로그램 워드 라인 - 상기 제1 프로그램 워드 라인에 대한 제1 접속부는, 상기 복수의 활성 영역 중 제1 활성 영역 위에 배치된 제1 전도성 비아를 사용하여 제공되고, 상기 제1 프로그램 워드 라인에 대한 제2 접속부는, 상기 복수의 활성 영역 중 제2 활성 영역 위에 배치된 제2 전도성 비아를 사용하여 제공됨 - ;
제1 복수의 전도성 비아를 사용하여 상기 제1 활성 영역의 제1 소스/드레인 영역에 전기적으로 접속된 제1 복수의 비트 라인; 및
제2 복수의 전도성 비아를 사용하여 상기 제2 활성 영역의 제2 소스/드레인 영역에 전기적으로 접속된 제2 복수의 비트 라인
을 포함하는, 반도체 디바이스.
19. 제18항에 있어서,
상기 복수의 메모리 셀 중 제1 메모리 셀은 상기 제1 프로그램 워드 라인에 대한 제1 접속부 및 제1 판독 워드 라인에 대한 제1 접속부를 포함하며, 상기 복수의 메모리 셀 중 제2 메모리 셀은 상기 제1 프로그램 워드 라인에 대한 제2 접속부 및 상기 제1 판독 워드 라인에 대한 제2 접속부를 포함하는 것인, 반도체 디바이스.
20. 제18항에 있어서,
상기 복수의 메모리 셀은 복수의 OTP(one-time programmable) 비휘발성 메모리(non-volatile memory; NVM) 셀을 포함하는 것인, 반도체 디바이스.

Claims (10)

  1. 반도체 디바이스에 있어서,
    제1 활성 영역 위에 형성된 제1 게이트 구조물;
    상기 제1 게이트 구조물 위에 그리고 상기 제1 게이트 구조물에 직각으로 배치된 제1 금속 라인 - 상기 제1 금속 라인은 제1 전도성 비아를 사용하여 상기 제1 게이트 구조물에 전기적으로 접속되고, 상기 제1 전도성 비아는 상기 제1 활성 영역 위에 배치됨 -; 및
    제2 금속 라인 및 제3 금속 라인 - 상기 제2 금속 라인 및 상기 제3 금속 라인 둘 다는 상기 제1 금속 라인에 평행하고 상기 제1 금속 라인의 양측에 배치되며, 상기 제2 금속 라인은 제2 전도성 비아를 사용하여 상기 제1 활성 영역의 소스/드레인 영역에 전기적으로 접속되고, 상기 제3 금속 라인은 제3 전도성 비아를 사용하여 상기 제1 활성 영역의 소스/드레인 영역에 전기적으로 접속됨 -
    을 포함하는, 반도체 디바이스.
  2. 제1항에 있어서,
    상기 제1 게이트 구조물은 제1 프로그램 워드 라인을 포함하는 것인, 반도체 디바이스.
  3. 제1항에 있어서,
    상기 제2 금속 라인 및 상기 제3 금속 라인은 비트 라인을 포함하는 것인, 반도체 디바이스.
  4. 제1항에 있어서,
    상기 제1 금속 라인, 상기 제2 금속 라인, 및 상기 제3 금속 라인은 동일한 상호접속층 내에 형성되는 것인, 반도체 디바이스.
  5. 제1항에 있어서,
    상기 제1 활성 영역의 소스/드레인 영역 위에 형성된 금속층을 더 포함하며, 상기 제2 전도성 비아 및 상기 제3 전도성 비아 둘 다는 상기 금속층 위에 그리고 상기 금속층과 접촉하게 형성되는 것인, 반도체 디바이스.
  6. 제1항에 있어서,
    상기 제2 전도성 비아와 상기 제3 전도성 비아, 중 적어도 하나는 상기 제1 활성 영역 위에 배치되는 것인, 반도체 디바이스.
  7. 제1항에 있어서,
    상기 제1 활성 영역 위에 형성된 제2 게이트 구조물 - 상기 제2 게이트 구조물은 상기 제1 게이트 구조물에 평행함 - ; 및
    상기 제2 게이트 구조물 위에 그리고 상기 제2 게이트 구조물에 직각으로 배치된 제4 금속 라인 - 상기 제4 금속 라인은 제4 전도성 비아를 사용하여 상기 제2 게이트 구조물에 전기적으로 접속되고, 상기 제4 전도성 비아는 상기 제1 활성 영역 위에 배치됨 -
    을 더 포함하는, 반도체 디바이스.
  8. 제1항에 있어서,
    상기 제1 활성 영역은 제1 메모리 셀과 연관되고, 상기 제1 메모리 셀은 제1 프로그램 워드 라인, 제2 프로그램 워드 라인, 제1 판독 워드 라인, 및 제2 판독 워드 라인을 포함하는 것인, 반도체 디바이스.
  9. 반도체 디바이스에 있어서,
    활성 영역을 포함하는 메모리 셀;
    상기 활성 영역 위에 형성된 제1 워드 라인 - 상기 제1 워드 라인의 게이트에 대한 접속부는, 상기 활성 영역 위에 배치된 제1 전도성 비아를 사용하여 제공됨 - ; 및
    개개의 복수의 전도성 비아를 사용하여 상기 활성 영역의 소스/드레인에 전기적으로 접속된 복수의 비트 라인
    을 포함하는, 반도체 디바이스.
  10. 반도체 디바이스에 있어서,
    복수의 메모리 셀에 대응하는 복수의 활성 영역;
    상기 복수의 활성 영역 위에 형성된 제1 프로그램 워드 라인 - 상기 제1 프로그램 워드 라인에 대한 제1 접속부는, 상기 복수의 활성 영역 중 제1 활성 영역 위에 배치된 제1 전도성 비아를 사용하여 제공되고, 상기 제1 프로그램 워드 라인에 대한 제2 접속부는, 상기 복수의 활성 영역 중 제2 활성 영역 위에 배치된 제2 전도성 비아를 사용하여 제공됨 - ;
    제1 복수의 전도성 비아를 사용하여 상기 제1 활성 영역의 제1 소스/드레인 영역에 전기적으로 접속된 제1 복수의 비트 라인; 및
    제2 복수의 전도성 비아를 사용하여 상기 제2 활성 영역의 제2 소스/드레인 영역에 전기적으로 접속된 제2 복수의 비트 라인
    을 포함하는, 반도체 디바이스.
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