KR20210110382A - 메모리 디바이스를 프로그래밍하는 방법 - Google Patents

메모리 디바이스를 프로그래밍하는 방법 Download PDF

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지펭 동
벤카타기리쉬 나가바라푸
하이보 리
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양쯔 메모리 테크놀로지스 씨오., 엘티디.
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Abstract

메모리 디바이스는 N개의 행으로 배열된 복수의 메모리 셀을 포함하며, N은 양의 정수이다. 방법은 N개의 행 중 제1 행을 프로그래밍하는 단계와, 제1 행을 프로그래밍한 후, 제(2m+1) 행을 프로그래밍하는 단계 - m은 1과 N/2-1 사이의 정수임 - 와, 제(2m+1) 행을 프로그래밍한 직후, 제(2m) 행을 프로그래밍하는 단계와, 제(N-2) 행을 프로그래밍한 후, 제N 행을 프로그래밍하는 단계를 포함한다. 제1 행에 가까운 짝수 행은 제1 행으로부터 멀리 떨어진 짝수 행보다 먼저 프로그래밍된다.

Description

메모리 디바이스를 프로그래밍하는 방법
본 발명은 메모리 제어에 관한 것으로, 특히, 메모리 디바이스를 프로그래밍하는 방법에 관한 것이다.
기술이 발전함에 따라, 비휘발성 메모리의 집적도는 디바이스 성능 및 가격 경쟁력을 향상시키기 위해 증가하였다. 그러나, 집적도의 증가는 프로그래밍 동안 비휘발성 메모리 내의 메모리 셀들 사이의 용량성 결합 및 간섭도 악화시켜, 데이터 신뢰성을 감소시킨다.
따라서, 메모리 디바이스를 프로그래밍하는 방법은 용량성 결합 및 간섭을 감소시켜, 데이터 신뢰성 및 디바이스 성능을 향상시킬 필요가 있다.
발명의 양상에 따르면, 메모리 디바이스를 프로그래밍하는 방법이 제공된다. 메모리 디바이스는 N개의 행으로 배열된 복수의 메모리 셀을 포함하며, N은 양의 정수이다. 방법은 N개의 행 중 제1 행을 프로그래밍하는 단계로 시작하여, 제1 행을 프로그래밍한 후, 제(2m+1) 행을 프로그래밍하는 단계 - m은 1과 N/2-1 사이의 정수임 - 와, 제(2m+1) 행을 프로그래밍한 직후, 제(2m) 행을 프로그래밍하는 단계와, 제(N-2) 행을 프로그래밍한 후, 제N 행을 프로그래밍하는 단계를 포함한다. 제1 행에 가까운 짝수 행은 제1 행으로부터 멀리 떨어진 짝수 행보다 먼저 프로그래밍된다.
발명의 다른 양상에 따르면, 메모리 디바이스를 프로그래밍하는 방법이 개시된다. 메모리 디바이스는 N개의 행으로 배열된 복수의 메모리 셀을 포함하며, N은 양의 정수이다. 방법은 제(2m) 행을 프로그래밍하는 단계 - m은 1과 N/2 사이의 정수임 - 로 시작하여, 제(2m) 행을 프로그래밍한 직후, 제(2m-1) 행을 프로그래밍하는 단계를 포함한다. N개의 행 중 제1 행에 가까운 짝수 행은 제1 행으로부터 멀리 떨어진 짝수 행보다 먼저 프로그래밍된다.
본 발명의 이러한 목적 및 다른 목적은 다양한 도면에 도시된 바람직한 실시예의 다음 상세한 설명을 읽은 후 당업자에게 의심할 여지 없이 명백해질 것이다.
본 명세서에 통합되고 명세서의 일부를 형성하는 첨부 도면은 본 개시내용의 실시예를 예시하고, 설명과 함께 본 개시내용의 원리를 설명하고 당업자가 본 개시내용을 구성하고 사용할 수 있게 하는 역할을 한다.
도 1은 본 발명의 일 실시예에 따른 메모리 디바이스의 블록도이다.
도 2 및 도 3은 각각 워드 라인 대 워드 라인 결합이 있거나 없는 메모리 셀의 문턱 전압 분포를 나타낸다.
도 4는 도 1의 메모리 디바이스에 의해 채택된 예시적인 프로그래밍 방식을 도시한다.
도 5 및 도 6은 상이한 프로그래밍 스텝 크기를 사용하는 증분 스텝 펄스 프로그래밍으로부터 발생하는 예시적인 임계 전압 분포를 도시한다.
도 7은 도 4의 프로그래밍 방식을 구현하는 프로그래밍 방법의 흐름도이다.
도 8은 도 1의 메모리 디바이스에 의해 채택된 다른 예시적인 프로그래밍 방식을 도시한다.
도 9는 도 8의 프로그래밍 방식을 구현하는 다른 프로그래밍 방법의 흐름도이다.
도 1은 본 발명의 일 실시예에 따른 메모리 디바이스(1)의 블록도이다. 메모리 디바이스(1)는 만족스러운 프로그래밍 속도를 제공하면서 더 좁은 임계 전압 분포를 달성하기 위해 고유한 프로그램 시퀀스를 채택할 수 있다. 메모리 디바이스(1)는 프로그램 전압 생성 회로(10), 제어기(12) 및 NAND 플래시 메모리(14)를 포함할 수 있다. 프로그램 전압 생성 회로(10)는 NAND 플래시 메모리(14)에 연결되고, 제어기(12)는 프로그램 전압 생성 회로(10) 및 NAND 플래시 메모리(14)에 연결되어 NAND 플래시 메모리(14)의 판독, 프로그래밍 및/또는 소거 동작을 제어한다.
NAND 플래시 메모리(14)는 메모리 셀 C(1,1) 내지 C(P,N), 스트링-선택 트랜지스터 Tss(1) 내지 Tss(P) 및 접지-선택 트랜지스터 Tgs(1) 내지 Tgs(P)를 포함할 수 있다. 복수의 메모리 셀 C(1,1) 내지 C(P,N)은 위에서 아래로 또는 아래에서 위로 N개의 행 R(1) 내지R(N)으로 배열되고, 왼쪽에서 오른쪽으로 또는 오른쪽에서 왼쪽으로 P개의 셀 스트링으로 배열될 수 있으며, N은 양의 정수(예컨대, N=64)이고 P는 양의 정수(예컨대, P=8192)이다. 도 1에서, 복수의 메모리 셀 C(1,1) 내지 C(P,N)은 위에서 아래로 N개의 행 R(1) 내지 R(N)로 배열되며, 즉, 제1 행 R(1)은 스트링-선택 트랜지스터 Tss(1) 내지 Tss(P) 옆에 배열되고, 마지막 행 R(N)은 접지-선택 트랜지스터 Tgs(1) 내지 Tgs(P) 옆에 배열된다. 다른 실시예에서, 복수의 메모리 셀 C(1,1) 내지 C(P,N)은 아래에서 위로 N개의 행 R(1) 내지 R(N)으로 배열되고, 즉, 제1 행 R(1)은 접지-선택 트랜지스터 Tgs(1) 내지 Tgs(P) 옆에 배열되고, 마지막 행 R(N)은 스트링-선택 트랜지스터 Tss(1) 내지 Tss(P) 옆에 배열된다. 메모리 셀 C(1,1) 내지 C(P,N)은 부동-게이트 트랜지스터 또는 전하-트래핑 트랜지스터일 수 있으며, 단일 레벨 셀(SLC) 유형, 다중 레벨 셀(MLC) 유형, 트리플 레벨 셀(TLC) 유형, 쿼드 레벨 셀(QLC) 유형, 펜타 레벨 셀(PLC) 유형, 또는 더 높은 레벨 유형일 수 있다. 각각의 메모리 셀 C(p,n)는 Q개의 가능한 상태 중 하나를 유지할 수 있으며, p는 P 이하인 정수이고, n은 N 이하인 양의 정수이며, Q는 2 이상인 양의 정수이며, 예를 들어, SLC의 경우 Q=2, MLC의 경우 Q=4, TLC의 경우 Q=8, QLC의 경우 Q=16 및 PLC의 경우 Q=32이다. 프로그램 전압 생성 회로(10)는 메모리 셀 C(1,1) 내지 C(P,N)을 원하는 프로그램 상태로 프로그래밍하기 위한 프로그램 펄스를 생성할 수 있다. 메모리 셀 C(1,1) 내지 C(P,N), 스트링-선택 트랜지스터 Tss(1) 내지 Tss(P) 및 접지-선택 트랜지스터 Tgs(1) 내지 Tgs(P) 각각은 제어 단자, 제1 단자 및 제2 단자를 포함할 수 있다. 행 R(1)의 메모리 셀 C(p,1)의 제어 단자 내지 행 R(N)의 메모리 셀 C(p,N)의 제어 단자는 각각 워드 라인 WL(1) 내지 WL(N)에 연결될 수 있다. P개의 셀 스트링은 각각 비트 라인 BL(1) 내지 BL(P)에 연결될 수 있다. 제어기(12)는 워드 라인 WL(1) 내지 WL(N) 및 비트 라인 BL(1) 내지 BL(P)을 이용하여 메모리 셀 C(1,1) 내지 C(P,N)을 어드레싱할 수 있다. 제어기(12)는 외부 호스트와 통신하여 NAND 플래시 메모리(14)에 저장하기 위한 데이터를 수신하고 NAND 플래시 메모리(14)로부터 페치된 데이터를 송신할 수 있다. 스트링-선택 트랜지스터 Tss(1) 내지 Tss(P)의 제어 단자는 스트링-선택 라인(SSL)에 연결될 수 있고, 접지-선택 트랜지스터 Tgs(1) 내지 Tgs(P)의 제어 단자는 접지-선택 라인(GSL)에 연결될 수 있다.
모든 메모리 셀 C(1,1) 내지 C(P,N)은 초기에 소거된 상태이고, 메모리 셀 C(1,1) 내지 C(P,N) 중 일부는 선택되고 원패스 프로그래밍 동작을 사용하여 타깃 프로그램 상태로 프로그래밍된다. 원패스 프로그래밍 동작은 초기 프로그램 레벨에서 시작하여 선택된 메모리 셀의 임계 전압이 각각의 타깃 프로그램 상태의 하나 이상의 각각의 검증 전압 레벨에 도달할 때까지 타깃 프로그램 레벨로 진행하는 복수의 프로그래밍 검증 동작의 시퀀스를 포함한다. 프로그래밍 동작 동안, 하나 이상의 프로그램 펄스가 워드 라인 WL(1) 내지 WL(N)에서 선택된 워드 라인에 인가되어 선택된 워드 라인의 선택된 메모리 셀을 각각의 타깃 프로그램 상태로 설정할 수 있고, 턴온 전압, 예를 들어, 1.5V가 스트링-선택 라인(SSL)에 인가되어 스트링-선택 트랜지스터 Tss(1) 내지 Tss(P)를 턴온할 수 있고, 턴오프 전압, 예를 들어, 0V가 접지-선택 라인(GSL)에 인가되어 접지-선택 트랜지스터 Tgs(1) 내지 Tgs(P)를 턴오프할 수 있다. 선택된 메모리 셀을 더 높은 상태로 프로그래밍할 때, 로직 상태 "0" 또는 접지 전압, 예를 들어, 0V가 비트 라인 BL(1) 내지 BL(P) 중 하나 이상의 비트 라인 BL(p)에 가해질 수 있고; 선택된 메모리 셀을 더 높은 상태로 프로그래밍하지 않을 때, 로직 상태 "1" 또는 공급 전압, 예를 들어, 1.5V가 비트 라인 BL(1) 내지 BL(P) 중 하나 이상의 비트 라인 BL(p)에 가해질 수 있다.
프로그래밍 동작 동안, 선택된 워드 라인에 물리적으로 인접한 비선택 워드 라인의 메모리 셀의 임계 전압 분포는 용량성 결합으로 인해 시프트 및/또는 넓어진다. 도 2 및 3은 각각 워드 라인 대 워드 라인 결합이 없고 워드 라인 대 워드 라인 결합이 있는 MLC 메모리 셀의 임계 전압 분포를 나타내어 워드 라인 대 워드 라인 결합의 효과를 입증한다. 도 2에서, 분포 곡선(20, 22, 24 및 26)은 각각 워드 라인 대 워드 라인 결합이 없는 상태 "E", "A", "B", "C"에 대한 MLC 메모리의 임계 전압 분포를 나타내고, 도 3에서, 분포 곡선(20', 22', 24' 및 26')은 각각 워드 라인 대 워드 라인 결합이 있는 상태 "E", "A", "B", "C"에 대한 MLC 메모리 셀의 임계 전압 분포를 나타낸다.
도 2 및 도 3에서, 전압(Vth1, Vth2, Vth3)은 각각 상태 "E"와 상태 "A" 사이, 상태 "A"와 상태 "B" 사이 및 상태 "B"와 상태 "C" 사이의 MLC 메모리 셀을 구별하기 위한 검증 전압 레벨 또는 판독 전압 레벨을 나타내고, 분포 곡선(20과 22, 22와 24 및 24와 26) 사이의 전압으로부터 각각 선택될 수 있다. 몇몇 실시예에서, 전압(Vth1, Vth2, Vth3)은 각각 분포 곡선 22', 24', 26'(또는 22, 24, 26)의 최소 임계 전압으로서 선택될 수 있다. 워드 라인 대 워드 라인 결합이 없는 경우, 분포 곡선(20, 22, 24 및 26)은 서로 멀리 떨어져서 MLC 메모리 셀로부터 데이터를 정확하게 판독하게 된다. 그러나, 워드 라인 대 워드 라인 결합이 있는 경우, 분포 곡선(20', 22', 24' 및 26')이 서로를 향해 확장될 수 있으며, 몇몇 극단적인 경우에는 서로 겹칠 수도 있다. 결과적으로, 두 개의 연속 상태 사이의 구별이 점점 더 어려워진다. 상태 "E"는 음의 임계 전압의 영역 또는 실질적으로 0V를 커버하는 영역을 점유할 수 있다. 각각의 메모리 셀의 소거 상태는 최저 상태 "E"이고, 각각의 메모리 셀의 타깃 프로그램 상태는 상태 "E", "A", "B", "C" 중 하나이다. 상태 "E"의 임계 전압 분포는 전형적으로 더 높은 상태 "A", "B", "C"의 임계 전압 분포보다 훨씬 낮게 위치되고, 더 넓은 임계 전압 분포(20')가 허용가능하며, 워드 라인 대 워드 라인 결합 효과는 소거 상태의 메모리 셀에 대해서는 무시될 수 있다. 대조적으로, 넓어진 분포 곡선(22', 24' 및 26')은 더 높은 상태 "A", "B", "C"에서 데이터를 판독하기에 덜 허용가능하며, 결과적으로, 워드 라인 대 워드 라인 결합 효과는 상태 "A", "B", "C"에 더 큰 영향을 미칠 수 있고 프로그래밍된 상태에서 메모리 셀에 대해 고려될 수 있다.
메모리 디바이스(1)는 도 4에 도시되고 표 1A 및 1B에 도시된 바와 같이 NAND 플래시 메모리(14)의 16개의 행을 프로그래밍하기 위한 예시적인 프로그램 시퀀스(4)를 사용할 수 있다. NAND 플래시 메모리(14)의 N개의 행 R(1) 내지 R(N)은 홀수 행과 짝수 행으로 구분될 수 있다. 프로그램 시퀀스(4)는 홀수 행에서 임계 전압 분포를 넓히는 대가로 짝수 행에서 워드 라인 대 워드 라인 결합을 감소 또는 제거할 수 있다. 프로그래밍 동작 동안, 제어기(12)는 표 1A 및 1B에 명시된 프로그램 시퀀스(4)의 프로그래밍 순서에 따라 선택된 행에 각각의 데이터를 프로그래밍하도록 워드 라인 WL(n)을 선택할 수 있다. 제어기(12)는 처음에 워드 라인 WL(1)을 통해 제1 행 R(1)을 프로그래밍한 다음 제14 행에 도달할 때까지 후속 홀수 행 R(2m+1) 및 후속 짝수 행(2m)에 대해 교대로 프로그래밍을 진행할 수 있고 마지막으로 워드 라인 WL(16)을 통해 제16 행에서 프로그래밍을 종료할 수 있으며, m은 1과 7 사이의 정수이다. 일반적으로, 제어기(12)는 먼저 N개의 행 중 제1 행을 프로그래밍하고, 제1 행을 프로그래밍한 후 제(2m+1) 행을 프로그래밍하며, 제(2m+1) 행을 프로그래밍한 직후에 제(2m) 행을 프로그래밍하되, m은 1과 (N/2)-1 사이의 정수이며, 제(N-2) 행을 프로그래밍한 후 제N 행을 프로그래밍할 수 있다. 제1 행 R(1)에 가까운 짝수 행은 제1 행 R(1)에서 멀리 떨어진 짝수 행보다 먼저 프로그래밍된다. 예를 들어, 제2 행 R(2)은 제4 행 R(4)보다 먼저 프로그래밍되고, 제4 행 R(4)은 제6 행 R(6)보다 먼저 프로그래밍된다. 실시예에서, 프로그램 시퀀스(4)는 (WL(1), WL(3), WL(2),…WL(2m+1), WL(2m),…WL(15), WL(14), WL(16))일 수 있다.
Figure pct00001
Figure pct00002
프로그램 시퀀스(4)는 홀수 행 R(1), R(2m+1) 및 짝수 행 R(2m)에 대해 서로 다른 양의 결합을 초래할 수 있다. 홀수 행 R(1), R(2m+1)은 짝수 행 R(2m)보다 먼저 프로그래밍되기 때문에, 홀수 행 R(1), R(2m+1)은 짝수 행 R(2m)보다 많은 워드 라인 대 워드 라인 결합을 수신할 수 있다. 몇몇 실시예에서, 제1 행 R(1)은 제2 행 R(2)로부터 결합을 한 번 수신할 수 있고, 제(2m+1) 행은 이웃하는 제(2m) 행으로부터 결합을 수신(예를 들어, 제5 행 R(5)은 제4 행 R(4)와 제6 행 R(6) 모두로부터 결합을 수신함)할 수 있으며, 제(2m) 행은 이웃하는 제(2m-1) 행 및 제(2m+1) 행으로부터 결합을 수신하지 않을 수 있다. 그 결과, 제(2m) 행의 임계 전압 분포는 제1 행 R(1)의 대응하는 임계 전압 분포보다 좁을 수 있고, 차례로 제(2m+1) 행의 대응하는 임계 전압 분포보다 좁다. 홀수 행 R(1), R(2m+1) 및 짝수 행 R(2m)은 서로 다른 임계 전압 분포를 보일 수 있으므로, 제어기(12)는 상이한 검증 레벨을 사용하여 홀수 행 R(1), R(2m+1) 및 짝수 행 R(2m)을 검증할 수 있다. 몇몇 실시예에서, 제어기(12)는 홀수 행 검증 레벨 세트를 사용하여 홀수 행 R(1), R(2m+1)을 검증하고, 짝수 행 검증 레벨 세트를 사용하여 짝수 행 R(2m)을 검증할 수 있다. 홀수 행 검증 레벨 세트와 짝수 행 검증 레벨 세트가 모두 Q개의 가능 상태에 대응하는 검증 레벨을 포함하고, 홀수 행 검증 레벨 세트로부터의 및 Q개의 가능한 상태 중 특정 상태에 대응하는 홀수 행 검증 레벨은 짝수 행 검증 레벨 세트로부터의 및 특정 상태에 대응하는 짝수 행 검증 레벨과 상이할 수 있다. 홀수 행 R(1), R(2m+1) 및 짝수 행 R(2m)이 실질적으로 동일한 임계 전압 분포를 나타내 경우, 제어기(12)는 짝수 행 R(2m)을 검증하는 데 사용할 짝수 행 검증 레벨 세트와 실질적으로 동일한 홀수 행 검증 레벨 세트를 사용하여 홀수 행 R(1), R(2m+1)을 검증할 수 있다.
몇몇 실시예에서, 메모리 디바이스(1)는 홀수 행 R(1), R(2m+1) 및 짝수 행 R(2m)을 프로그래밍하기 위한 증분 스텝 펄스 프로그래밍(incremental step pulse programming: ISPP) 방식에서 서로 다른 프로그래밍 스텝 크기를 사용할 수 있으며, 이로써 프로그래밍 속도를 더욱 가속화하고 임계 전압 분포를 좁게 하며 데이터 신뢰성을 향상시킨다. ISPP 방식에서, 하나 이상의 프로그래밍 펄스가 증가하는 크기로 선택된 워드 라인에 인가될 수 있고, 각각의 연속적인 프로그래밍 펄스는 프로그래밍 스텝 크기만큼 직전 프로그래밍 펄스를 초과할 수 있다. 제어기(12)는 홀수 행 프로그래밍 스텝 크기, 예를 들어, 0.4V를 이용하여 홀수 행 프로그래밍 펄스를 생성하고, 선택된 홀수 행에 홀수 행 프로그래밍 펄스를 인가하도록 프로그래밍 전압 생성 회로(10)를 제어함으로써 선택된 홀수 행을 프로그래밍할 수 있다. 마찬가지로, 제어기(12)는 짝수 행 프로그래밍 스텝 크기, 예를 들어, 0.6V를 사용하여 짝수 행 프로그래밍 펄스를 생성하고 선택된 짝수 행에 짝수 행 프로그래밍 펄스를 인가하도록 프로그래밍 전압 생성 회로(10)를 제어함으로써 선택된 짝수 행을 프로그래밍할 수 있다. 짝수 행 프로그래밍 스텝 크기는 홀수 행 프로그래밍 스텝 크기를 초과할 수 있다.
도 5 및 도 6은 임계 전압 분포에 대한 프로그래밍 스텝 크기의 영향을 도시한다. 도 5는 프로그래밍 스텝 크기 dV1을 사용하여 ISPP로부터 발생한 상태 "E", "A", "B", "C"에 대한 MLC 메모리 셀의 예시적인 임계 전압 분포(50, 52, 54, 56)를 도시한다. 도 6은 프로그래밍 스텝 크기 dV2를 사용하여 ISPP로부터 발생한 상태 "E", "A", "B", "C"에 대한 MLC 메모리 셀의 예시적인 임계 전압 분포(60, 62, 64, 66)를 도시한다. 프로그래밍 스텝 크기 dV1은 프로그래밍 스텝 크기 dV2보다 작을 수 있다. 더 작은 프로그래밍 스텝 크기 dV1을 채택함으로써, 임계 전압 분포(50, 52, 54, 56)는 프로그래밍 시간을 증가시키는 대가로 좁아질 수 있다. 대조적으로, 더 큰 프로그래밍 스텝 크기 dV2를 채택함으로써, 임계 전압 분포(60, 62, 64, 66)는 프로그래밍 시간을 줄이는 이점으로 넓어질 수 있다. 따라서, 홀수 행 R(1), R(2m+1)이 더 넓은 임계 전압 분포를 가질 수 있으므로, 제어기(12)는 임계 전압 분포를 좁게 하고 데이터 손실을 완화하는 데 더 작은 홀수 행 프로그래밍 스텝 크기(예를 들어, 0.4V)를 사용할 수 있고, 짝수 행 R(2m)이 더 좁은 임계 전압 분포를 가질 수 있으므로, 제어기(12)는 프로그래밍 시간을 가속화하고 수용 가능한 데이터 신뢰성을 전달하는 데 더 큰 짝수 행 프로그래밍 스텝 크기(예컨대, 0.6V)를 사용할 수 있으며, 따라서 전반적인 데이터 신뢰성과 디바이스 성능이 향상된다.
2차원 평면 메모리 구조가 NAND 플래시 메모리(14)에서 구현되었지만, 당업자는 3차원 적층 구조 및/또는 NOR 플래시 메모리 구조가 NAND 플래시 메모리(14)에 채택될 수 있음을 알 것이다.
프로그램 시퀀스(4)와 동일한 원리를 갖고 홀수 행 및 짝수 행에 대해 다른 프로그래밍 스텝 크기를 갖는 프로그램 시퀀스를 채택함으로써, 메모리 디바이스(1)는 전체 데이터 신뢰성 및 디바이스 성능을 향상시킬 수 있다.
도 7은 메모리 디바이스(1)에 의해 사용하기 위한 프로그래밍 방법(7)의 흐름도이다. 프로그래밍 방법(7)은 NAND 플래시 메모리(14) 내의 메모리 셀 C(1,1) 내지 C(P,N)의 N개의 행을 프로그래밍하기 위한 단계(S700 내지 S710)를 포함한다. 임의의 합리적인 단계 변경 또는 조정은 본 개시의 범위 내에 있다. 단계(S700 내지 S710)는 다음과 같이 설명된다:
단계(S700): 제어기(12)는 NAND 플래시 메모리(14)의 N개의 행 중 제1 행 R(1)을 프로그래밍한다.
단계(S702): 제1 행 R(1)을 프로그래밍한 후, 제어기(12)는 제(2m+1) 행을 프로그래밍한다.
단계(S704): 제(2m+1) 행을 프로그래밍한 직후, 제어기(12)는 제(2m) 행을 프로그래밍한다.
단계(S706): 제어기(12)는 m이 (N/2)-1보다 작은지 여부를 판정한다. 그렇다면, 단계(S708)로 이동하고, 그렇지 않으면, 단계(S710)로 이동한다.
단계(S708): 제어기(12)는 m을 1씩 증가시키고, 단계(S702)로 이동한다.
단계(S710): 제(N-2) 행을 프로그래밍한 후, 제어기(12)는 제N 행을 프로그래밍한다.
프로그래밍 방법(7)은 단계의 세부사항을 설명하기 위해 프로그램 시퀀스(4)를 사용하여 예시될 수 있다. 제어기(12)는 제1 행(R(1))부터 16개의 행(N=16)에 대한 프로그래밍 동작을 시작한다(S700). 제1 행 R(1)을 프로그래밍한 후, 제어기(12)는 다음으로 제3 행 R(3)을 프로그래밍한다(m은 1과 (N/2)-1 사이의 정수이고 m은 1에서 시작하며, 2m+1=3)(S702). 제3 행 R(3)을 프로그래밍한 직후, 제어기(12)는 제2 행 R(2)를 프로그래밍한다(m=1, 2m=2). 다음으로, 제어기(12)는 m이 7보다 작은 것으로 판단하고(m=1, N=16, (N/2)-1=7)(S706), m을 1씩 증가시킨다(m=2)(S708). 제어기(12)는 제14 행 R(14)(m=7, 2m=14)에 도달할 때까지 단계(S702 내지 S708)를 반복한다. 제14 행 R(14)(N=16, N-2=14)를 프로그래밍한 후, 제어기(12)는 단계(S710)에서 제16 행 R(16)(N=16)을 프로그래밍하여 프로그래밍 방법(7)을 완료한다.
프로그래밍 방법(7)은 메모리 디바이스(1)에 의해 채택되어 전체 데이터 신뢰성 및 장치 성능을 향상시킬 수 있다.
메모리 디바이스(1)는 도 8에 도시되고 표 2A 및 2B에 도시된 바와 같이 NAND 플래시 메모리(14)의 16개의 행을 프로그래밍하기 위한 예시적인 프로그램 시퀀스(8)를 사용할 수 있다. 프로그램 시퀀스(8)는 짝수 행에서 임계 전압 분포를 넓히는 대가로 홀수 행에서 워드 라인 대 워드 라인 결합을 감소 또는 제거할 수 있다. 프로그래밍 동작 동안, 제어기(12)는 프로그램 시퀀스(8)의 프로그래밍 순서에 따라 데이터 프로그래밍을 수행하도록 워드 라인 WL(n)을 선택할 수 있다. 제어기(12)는 처음에 워드 라인 WL(2)을 통해 제2 행 R(2)을 프로그래밍하고, 제2 행 R(2)을 프로그래밍한 직후에 워드 라인 WL(1)을 통해 제1 행 R(1)을 프로그래밍하고, 제15 행에 도달할 때까지 후속 짝수 행과 후속 홀수 행에 대해 교대로 프로그래밍을 진행할 수 있다. 일반적으로, 제어기(12)는 제2m 행을 프로그래밍할 수 있되, m은 1과 N/2 사이의 정수이고, 제2m 행을 프로그래밍한 직후, 제(2m-1) 행을 프로그래밍할 수 있다. 제1 행 R(1)에 더 가까운 짝수 행은 제1 행 R(1)에서 멀리 떨어진 짝수 행보다 먼저 프로그래밍된다. 실시예에서, 프로그램 시퀀스(4)는 (WL(2), WL(1), WL(4), WL(3),…WL(2m), WL(2m-1),…WL(16), WL(15))일 수 있다.
Figure pct00003
Figure pct00004
프로그램 시퀀스(4)는 NAND 플래시 메모리(14)의 홀수 행 R(2m) 및 짝수 행 R(2m-1)에서 서로 다른 양의 결합을 초래할 수 있다. 짝수 행 R(2m)은 홀수 행 R(2m-1)보다 먼저 프로그래밍되기 때문에, 짝수 행 R(2m)은 홀수 행 R(2m-1)보다 많은 워드 라인 대 워드 라인 결합을 수신할 수 있다. 몇몇 실시예에서, 짝수 행 R(2m)은 R(15)로부터의 결합만 수신하는 R(16)을 제외하고는 이웃하는 제(2m-1) 및 제(2m+1) 행 R(2m-1), R(2m+1)로부터 결합을 수신할 수 있다. 홀수 행 R(2m-1)은 결합을 수신하지 않을 수 있다. 그 결과, 홀수 행 R(2m-1) 행의 임계 전압 분포는 짝수 행 R(2m)의 대응하는 임계 전압 분포보다 좁을 수 있다. 홀수 행 R(2m-1) 및 짝수 행 R(2m)은 서로 다른 임계 전압 분포를 보일 수 있으므로, 제어기(12)는 상이한 검증 레벨을 사용하여 홀수 행 R(2m-1) 및 짝수 행 R(2m)을 검증할 수 있다. 몇몇 실시예에서, 제어기(12)는 홀수 행 검증 레벨 세트를 사용하여 홀수 행 R(2m-1)을 검증하고, 짝수 행 검증 레벨 세트를 사용하여 짝수 행 R(2m)을 검증할 수 있다. 홀수 행 검증 레벨 세트와 짝수 행 검증 레벨 세트가 모두 Q개의 가능 상태에 대응하는 검증 레벨을 포함하고, 홀수 행 검증 레벨 세트로부터의 및 Q개의 가능한 상태 중 특정 상태에 대응하는 홀수 행 검증 레벨은 짝수 행 검증 레벨 세트로부터의 및 특정 상태에 대응하는 짝수 행 검증 레벨과 상이할 수 있다. 홀수 행 R(2m-1) 및 짝수 행 R(2m)이 실질적으로 동일한 임계 전압 분포를 나타내 경우, 제어기(12)는 짝수 행 R(2m)을 검증하는 데 사용할 짝수 행 검증 레벨 세트와 실질적으로 동일한 홀수 행 검증 레벨 세트를 사용하여 홀수 행 R(2m-1)을 검증할 수 있다.
몇몇 실시예에서, 메모리 디바이스(1)는 홀수 행 R(2m-1) 및 짝수 행 R(2m)을 프로그래밍하기 위한 증분 스텝 펄스 프로그래밍(ISPP) 방식에서 서로 다른 프로그래밍 스텝 크기를 사용할 수 있으며, 이로써 프로그래밍 속도를 더욱 가속화하고 임계 전압 분포를 좁게 하며 데이터 신뢰성을 향상시킨다. 제어기(12)는 짝수 행 프로그래밍 스텝 크기, 예를 들어, 0.4V를 이용하여 짝수 행 프로그래밍 펄스를 생성하고, 선택된 짝수 행에 짝수 행 프로그래밍 펄스를 인가하도록 프로그래밍 전압 생성 회로(10)를 제어함으로써 선택된 짝수 행을 프로그래밍할 수 있다. 마찬가지로, 제어기(12)는 홀수 행 프로그래밍 스텝 크기, 예를 들어, 0.6V를 사용하여 홀수 행 프로그래밍 펄스를 생성하고 선택된 홀수 행에 홀수 행 프로그래밍 펄스를 인가하도록 프로그래밍 전압 생성 회로(10)를 제어함으로써 선택된 홀수 행을 프로그래밍할 수 있다. 짝수 행 프로그래밍 스텝 크기는 홀수 행 프로그래밍 스텝 크기보다 작을 수 있다. 짝수 행 R(2m)이 더 넓은 임계 전압 분포를 가질 수 있기 때문에, 제어기(12)는 더 작은 짝수 행 프로그래밍 스텝 크기(예를 들어, 0.4V)를 사용하여 임계 전압 분포를 좁게 하고 데이터 손실을 완화할 수 있으며, 홀수 행 R(2m-1)은 더 좁은 임계 전압 분포를 가질 수 있으므로, 제어기(12)는 더 큰 홀수 행 프로그래밍 스텝 크기(예컨대, 0.6V)를 사용하여 프로그래밍 시간을 가속화하고 수용 가능한 데이터 신뢰성을 전달할 수 있으며, 이에 따라 전체 데이터 신뢰성 및 디바이스 성능을 증가시킨다.
프로그램 시퀀스(8)와 동일한 원리 및 홀수 행 및 짝수 행에 대해 상이한 프로그래밍 스텝 크기를 갖는 프로그램 시퀀스를 채택함으로써, 메모리 디바이스(1)는 전체 데이터 신뢰성 및 디바이스 성능을 향상시킬 수 있다.
도 9는 메모리 디바이스(1)에 의해 사용하기 위한 다른 프로그래밍 방법(9)의 흐름도이다. 프로그래밍 방법(9)은 NAND 플래시 메모리(14) 내의 메모리 셀 C(1,1) 내지 C(P,N)의 N개의 행을 프로그래밍하기 위한 단계(S900 내지 S906)를 포함한다. 임의의 합리적인 단계 변경 또는 조정은 본 개시의 범위 내에 있다. 단계(S900 내지 S906)는 다음과 같이 설명된다:
단계(S900): 제어기(12)는 제(2m) 행을 프로그래밍한다.
단계(S902): 제(2m) 행을 프로그래밍한 직후, 제어기(12)는 제(2m-1) 행을 프로그래밍한다.
단계(S904): 제어기(12)는 m이 N/2보다 작은지 여부를 결정한다. 그렇다면, 단계(S906)로 이동하고, 그렇지 않은 경우 프로그래밍 방법(9)을 종료한다.
단계(S906): 제어기(12)는 m을 1씩 증가시키고, 단계(S900)로 이동한다.
프로그래밍 방법(9)은 단계의 세부사항을 설명하기 위해 프로그램 시퀀스(8)를 사용하여 예시될 수 있다. 제어기(12)는 제2 행 R(2)로부터 16개의 행(N=16)에 대한 프로그래밍 동작을 시작한다(m은 1과 (N/2) 사이의 정수이고 m은 1에서 시작하며, 2m=2)(S900). 제2 행 R(2)를 프로그래밍한 직후, 제어기(12)는 제1 행 R(1)을 프로그래밍한다(m=1, 2m-1=1)(S902). 다음으로, 제어기(12)는 m이 8보다 작은 것으로 판단하고(m=1, N=16, (N/2)=8)(S904), m을 1씩 증가시킨다(m=2)(S906). 제어기(12)는 m=8에 도달할 때까지 단계(S900 내지 S906)를 반복한다. 제15 행 R(15)(m=8, 2m-1=15)을 프로그래밍한 후, 제어기(12)는 프로그래밍 방법(9)을 종료한다.
프로그래밍 방법(9)은 메모리 디바이스(1)에 의해 채택되어 전체 데이터 신뢰성 및 디바이스 성능을 향상시킬 수 있다.
당업자는 본 발명의 교시를 유지하면서 디바이스 및 방법의 수많은 수정 및 변경이 이루어질 수 있음을 쉽게 관찰할 것이다. 따라서, 앞의 개시내용은 첨부된 청구항의 범위에 의해서만 제한되는 것으로 해석되어야 한다.

Claims (8)

  1. N개의 행으로 배열된 복수의 메모리 셀을 포함하는 메모리 디바이스를 프로그래밍하는 방법으로서, N은 양의 정수이고, 상기 방법은,
    상기 N개의 행 중 제1 행을 프로그래밍하는 단계와,
    상기 제1 행을 프로그래밍한 후, 제(2m+1) 행을 프로그래밍하는 단계 - m은 1과 (N/2)-1 사이의 정수임 - 와,
    상기 제(2m+1) 행을 프로그래밍한 직후, 제(2m) 행을 프로그래밍하는 단계와,
    제(N-2) 행을 프로그래밍한 후, 제N 행을 프로그래밍하는 단계를 포함하되,
    상기 제1 행에 가까운 짝수 행은 상기 제1 행으로부터 멀리 떨어진 짝수 행보다 먼저 프로그래밍되는
    방법.
  2. 제1항에 있어서,
    상기 제(2m) 행 및 상기 제N 행은 짝수 행 프로그래밍 스텝 크기를 사용하여 생성된 짝수 행 프로그래밍 펄스를 인가함으로써 각각 프로그래밍되고,
    상기 제1 행 및 상기 제(2m+1) 행은 홀수 행 프로그래밍 스텝 크기를 사용하여 생성된 홀수 행 프로그래밍 펄스를 인가함으로써 각각 프로그래밍되며,
    상기 짝수 행 프로그래밍 스텝 크기는 상기 홀수 행 프로그래밍 스텝 크기를 초과하는
    방법.
  3. 제1항에 있어서,
    홀수 행 검증 레벨 세트를 사용하여 홀수 행을 검증하는 단계와,
    짝수 행 검증 레벨 세트를 사용하여 짝수 행을 검증하는 단계를 더 포함하되,
    상기 홀수 행 검증 레벨 세트의 홀수 행 검증 레벨은 상기 짝수 행 검증 레벨 세트의 짝수 행 검증 레벨과 다르고, 상기 홀수 행 검증 레벨 및 상기 짝수 행 검증 레벨은 하나의 공통 프로그램 상태에 대응하는
    방법.
  4. 제1항에 있어서,
    상기 N개의 행은 원패스로 각각의 타깃 프로그램 상태로 프로그래밍되는
    방법.
  5. N개의 행으로 배열된 복수의 메모리 셀을 포함하는 메모리 디바이스를 프로그래밍하는 방법으로서, N은 양의 정수이고, 상기 방법은,
    제(2m) 행을 프로그래밍하는 단계 - m은 1과 N/2 사이의 정수임 - 와,
    상기 제(2m) 행을 프로그래밍한 직후, 제(2m-1) 행을 프로그래밍하는 단계를 포함하되,
    상기 N개의 행 중 상기 제1 행에 가까운 짝수 행은 상기 제1 행으로부터 멀리 떨어진 짝수 행보다 먼저 프로그래밍되는
    방법.
  6. 제5항에 있어서,
    상기 제(2m) 행은 짝수 행 프로그래밍 스텝 크기를 사용하여 생성된 짝수 행 프로그래밍 펄스를 인가함으로써 프로그래밍되고,
    상기 제(2m-1) 행은 홀수 행 프로그래밍 스텝 크기를 사용하여 생성된 홀수 행 프로그래밍 펄스를 인가함으로써 프로그래밍되며,
    상기 홀수 행 프로그래밍 스텝 크기는 상기 짝수 행 프로그래밍 스텝 크기를 초과하는
    방법.
  7. 제5항에 있어서,
    짝수 행 검증 레벨 세트를 사용하여 짝수 행을 검증하는 단계와,
    홀수 행 검증 레벨 세트를 사용하여 홀수 행을 검증하는 단계를 더 포함하되,
    상기 홀수 행 검증 레벨 세트의 홀수 행 검증 레벨은 상기 짝수 행 검증 레벨 세트의 짝수 행 검증 레벨과 다르고, 상기 홀수 행 검증 레벨 및 상기 짝수 행 검증 레벨은 하나의 공통 프로그램 상태에 대응하는
    방법.
  8. 제5항에 있어서,
    상기 N개의 행은 원패스로 각각의 타깃 프로그램 상태로 프로그래밍되는
    방법.
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