CN112041932B - 生成增强位线电压的操作方法及非易失性存储器设备 - Google Patents

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Abstract

提供了一种操作方法和非易失性存储器设备。该非易失性存储器设备包括存储器阵列，该存储器阵列包括多个存储器单元。该操作方法包括：在第一编程周期期间，将第一编程电压信号施加到与选定存储器单元连接的选定字线，并且测量第一阈值电压；在第二编程周期期间，将第二编程电压信号施加到选定字线，并且测量第二阈值电压；在第三编程周期期间，将测试位线电压信号施加到选定位线，并且将第三编程电压信号施加到选定字线，并且测量第三阈值电压；以及通过将第三阈值电压与第二阈值电压之间的差和第二阈值电压与第一阈值电压之间的差进行比较，来确定增强位线电压。

Description

生成增强位线电压的操作方法及非易失性存储器设备
技术领域
本发明涉及一种操作方法及非易失性存储器设备，并且更具体地涉及一种能够提供阈值电压分布的优异均匀性的操作方法及非易失性存储器设备。
背景技术
非易失性存储器设备(例如，闪存存储器)已成为各种电气产品(例如，个人计算机、闪存驱动器、数码相机和移动电话)中的存储选择。闪存存储器设备已经经历了快速发展。闪存存储器可以在无电源的情况下相当长时间地存储数据，并且具有例如高集成度、快速访问、容易擦除和重写的优点。为了进一步提高闪存存储器设备的位密度并且降低其成本，已经开发了三维(3D)NAND闪存存储器。3D NAND存储器架构将存储器单元垂直堆叠在多个层中，从而实现比传统NAND存储器更高的密度。随着添加更多的层，位密度增加，并且因此增加更多的存储容量。
在多层存储器单元结构中，窄的阈值电压分布宽度是必要的，以在阈值电压分布之间具有足够的裕度。此外，为了实现紧密编程的阈值电压分布宽度，重要的是在编程期间控制阈值电压偏移。例如，两步验证方法可以提供更窄的阈值电压分布。然而，制造工艺变化可能影响半导体器件和互连的电特性，使得同一晶片中的不同管芯的电特性将有所不同。这样，如果同一晶片中不同管芯的待编程存储器单元被施加相同的位线电压，则阈值电压分布的不均匀性问题将变得更加严重，从而影响闪存存储器设备的可靠性和性能。因此，需要改进。
发明内容
因此，本发明的目的在于提供一种操作方法及一种非易失性存储器设备，其能够提供阈值电压分布的优异均匀性。
实施例提供了一种非易失性存储器设备的操作方法。非易失性存储器设备包括存储器阵列，存储器阵列包括多个存储器串组，每个存储器串组包括多个存储器串、多条位线和多条字线，每个存储器串耦合到多条位线中的一条位线，每个存储器串包括串联连接的多个存储器单元，每个存储器单元耦合到多条字线中的一条字线。该操作方法包括：在第一编程周期期间，将第一编程电压信号施加到多条字线中的连接到存储器阵列的多个存储器单元中的选定存储器单元的选定字线，并且测量与选定存储器单元相关联的第一阈值电压，其中，对于每条选定字线，至少一个选定存储器单元连接到每条选定字线；在第二编程周期期间，将第二编程电压信号施加到连接到选定存储器单元的选定字线，并且测量与选定存储器单元相关联的第二阈值电压；在第三编程周期期间，将测试位线电压信号施加到多条位线中的选定位线，并且将第三编程电压信号施加到连接到选定存储器单元的选定字线，并且测量与选定存储器单元相关联的第三阈值电压；通过将第三阈值电压与第二阈值电压之间的差和第二阈值电压与第一阈值电压之间的差进行比较来确定增强位线电压。
另一实施例提供了一种非易失性存储器设备。非易失性存储器设备包括：存储器阵列，其包括多个存储器串组，每个存储器串组包括多个存储器串，每个存储器串包括串联连接的多个存储器单元；多条位线，其连接到存储器阵列的多个存储器串；多条字线，其连接到存储器阵列；第一控制电路，其被配置为在第一编程周期期间，将第一编程电压信号施加到多条字线中的连接到存储器阵列的选定存储器单元的选定字线，在第二编程周期期间，将第二编程电压信号施加到连接到存储器阵列的选定存储器单元的选定字线，以及在第三编程周期期间，将第三编程电压信号施加到连接到存储器阵列的选定存储器单元的选定字线；以及第二控制电路，其被配置为在第三编程周期期间，将测试位线电压信号施加到多条位线中的选定位线；感测电路，其被配置为测量第一编程周期期间的第一阈值电压、第二编程周期期间的第二阈值电压以及第三编程周期期间的第三阈值电压；以及处理器，其被配置为通过将第三阈值电压与第二阈值电压之间的差和第二阈值电压与第一阈值电压之间的差进行比较来确定增强位线电压。
附图说明
在阅读了在各附图中示出的优选实施例的以下具体实施方式之后，本发明的这些和其它目的无疑将对本领域的普通技术人员变得显而易见。
图1是根据本发明的实施例的非易失性存储器设备的示意图。
图2是示出根据本发明的实施例的存储器阵列的示例性结构的图。
图3是示出根据本发明的实施例的图2所示的存储器阵列的存储器串及相关连接线的示意图。
图4是根据本发明的实施例的过程的流程图。
图5是根据本发明的实施例的具有粗略编程和精细编程的编程过程的流程图。
具体实施方式
在整个说明书和所附权利要求书中使用某些术语来指代特定部件。本领域技术人员将理解，硬件制造商可能会用不同的名称来指代一个部件。本文并不打算区分名称不同而功能相同的部件。在以下说明书和权利要求中，术语“包括”和“包含”以开放式方式使用，并且因此应当解释为表示“包括但不限于…”。而且，术语“耦合”旨在表示间接或直接的电连接。因此，如果一个设备耦合到另一设备，那么该连接可以通过直接电连接或通过经由其它设备及连接的间接电连接。
请参考图1，其为根据本发明的实施例的非易失性存储器设备1的示意图。非易失性存储器设备1可以是NAND闪存存储器。例如，非易失性存储器设备1可以是三维(3D)NAND闪存存储器。非易失性存储器设备1包括：存储器阵列10、控制电路20和30、感测电路40、处理器50以及储存设备60。存储器阵列10包括多个存储器串组。每个存储器串组包括多个存储器串。每个存储器串包括多个存储器单元。每个串的存储器单元串联连接在一起。字线和半导体沟道的交叉形成存储器单元。顶部选择栅极线TSG、字线WL和底部选择栅极线BSG连接在存储器阵列10与控制电路20之间。位线BL连接在存储器阵列10与控制电路30之间。
图2是示出根据本发明的实施例的存储器阵列10的示例性结构的图。存储器阵列10可以划分为由BLOCK1到BLOCKi表示的存储器单元的多个块(存储器串组)，其中，i为正整数且通常等于大数。每个块包含一组NAND串，一组NAND串经由位线BL1至BLm和公共的一组字线WL1至WLn访问，其中m和n是大于1的整数。NAND串的一个端子经由顶部选择栅极(连接到选择栅极线TSG)连接到对应的位线，并且另一端子经由底部选择栅极(连接到选择栅极线BSG)连接到源极线。每个块通常划分为如虚线所指示的若干页。在一个实施例中，块是常规擦除的单位，并且页是常规编程的单位。然而，也可以使用其它擦除/编程单位。
图3是示出根据本发明的实施例的图2所示的存储器阵列10的存储器串100及相关连接线的示意图。存储器阵列10的存储器串100包括但不限于顶部选择栅极晶体管TT、存储器单元MC1至MCn和底部选择栅极晶体管BT。位线BL耦合到存储器串100。顶部选择栅极线TSG连接到存储器串100的顶部选择栅极晶体管TT。存储器单元MC1至MCn与顶部选择栅极晶体管TT串联连接。字线WL1至WLn连接到存储器单元MC1至MCn。字线WL1至WLn中的每一个分别连接到存储器单元MC1至MCn中的存储器单元。底部选择栅极线BSG连接到底部选择栅极晶体管BT。存储器串100可以经由由底部选择栅极线BSG控制的底部选择栅极晶体管BT连接到源极线，并且经由由顶部选择栅极线TSG控制的顶部选择栅极晶体管TT连接到相关联的位线BL。位线BL可以在垂直于字线WL1至WLn的方向上设置在存储器串100的顶部上，并且连接到一个或多个感测放大器。可以通过非易失性存储器设备1的连接线从控制电路20、30和外部电路来控制存储器单元MC1至MCn中的数据的写入及擦除。注意，顶部选择栅极晶体管、存储器单元和底部选择栅极晶体管的数目可以不受限制，并且可以根据实际系统需求和要求而变化和设计。
为了说明非易失性存储器设备1的产生增强位线电压的操作，请参考图4。图4是根据本发明的实施例的过程4的流程图。图4的流程图主要对应于图1至图3所示的非易失性存储器设备1的操作，过程4包括以下步骤：
步骤S400：开始。
步骤S402：将第一编程电压信号施加到多条字线中的连接到选定存储器单元的选定字线，并且测量第一阈值电压Vt1。
步骤S404：将第二编程电压信号施加到连接到选定存储器单元的选定字线，并且测量第二阈值电压Vt2。
步骤S406：将测试位线电压信号施加到选定位线，并且将第三编程电压信号施加到连接到选定存储器单元的选定字线，并且测量第三阈值电压Vt3。
步骤S408：确定是否(Vt3-Vt2)＝R*(Vt2-Vt1)。若是，执行步骤410；否则，回到步骤406。
步骤S410：确定测试位线电压信号为非易失性存储器设备的增强位线电压。
步骤S412：结束。
根据过程4，在步骤S402中，在第一编程周期期间，控制电路30被配置为将第一位线电压信号施加到存储器阵列10的选定存储器单元。控制电路20被配置为在第一编程周期期间，将第一编程电压信号施加到存储器阵列10的选定存储器单元。可以通过使用递增阶跃脉冲编程(ISPP)方案来生成第一编程电压。例如，以三级单元(TLC)存储器设备为例，非易失性存储器设备1的存储器阵列10可以通过使用TLC结构来制造。存储器阵列10的每个存储器单元可以支持由不同阈值电压表示的多个编程状态。每个存储器单元可以存储具有八个可能状态P1-P8的3位值。编程状态P1-P8可以是“P1:000”、“P2:001”、“P3:010”、“P4:011”、“P5:100”、“P6:101”、“P7:110”和“P8:111”。此时存储器阵列10的选定存储器单元可以被编程到对应的编程状态。控制电路30被配置为将第一位线电压信号施加到连接到存储器阵列10的选定存储器串的选定位线。控制电路20被配置为在第一编程周期期间，将第一编程电压信号施加到非易失性存储器设备1上的多条字线中的连接到存储器阵列10中的选定存储器串的选定存储器单元的选定字线。对于每条选定字线，存储器阵列10中的选定存储器串的至少一个选定存储器单元连接到每条选定字线。第一编程电压信号可以施加到连接到每条选定字线的至少一个选定存储器单元，而第一编程电压信号由控制电路20施加到每条选定字线。连接到每条选定字线的至少一个选定存储器单元可以经由每条选定字线来控制。例如，在第一编程周期期间，如果存储器阵列10的存储器串100是选定存储器串，则选定存储器串100可以由选定位线BL和字线WL1至WLn控制。在选定存储器串100的存储器单元MC1至MCn中，被称为选定存储器单元的待编程存储器单元由选定位线BL和字线WL1至WLn中的选定字线控制。控制电路30被配置为将第一位线电压信号施加到连接到存储器阵列10中的选定存储器串的选定位线(例如，连接到存储器阵列10的选定存储器串100的选定位线BL)。控制电路20被配置为在第一编程周期期间，将第一编程电压信号施加到至少一条选定字线，所述至少一条选定字线连接到选定存储器串100的存储器单元MC1至MCn中的至少一个选定存储器单元并且连接到其它选定存储器串的任何存储器单元。
此外，感测电路40被配置为在第一编程电压信号施加到连接到存储器阵列10中的选定存储器串的选定存储器单元的选定字线之后，测量存储器阵列10的选定存储器单元的阈值电压，该阈值电压被称为第一测量阈值电压。每个选定存储器单元具有对应的第一测量阈值电压。此外，处理器50被配置为根据第一测量阈值电压计算第一阈值电压Vt1。例如，第一阈值电压Vt1可以是第一测量阈值电压的分布的中值或第一测量阈值电压的平均值。在实施例中，处理器50可以计算第一测量阈值电压的平均值以获得第一阈值电压Vt1。在实施例中，处理器50可以将第一测量阈值电压转换成第一测量阈值电压的分布。第一测量阈值电压的分布表示自从在第一编程周期期间施加第一阈值电压以来第一测量阈值电压出现的频率(即，从中获得第一测量阈值电压的存储器单元的数目)。处理器50可以计算第一测量阈值电压的分布的中值以获得第一阈值电压Vt1。
在步骤S404中，在第二编程周期期间，控制电路30被配置将第二位线电压信号施加到存储器阵列10的选定存储器单元，在实施例中，步骤S404中所使用的第二位线电压信号可以等于步骤S402中所使用的第一位线电压信号。在实施例中，步骤S404中所使用的第二位线电压信号可以不同于步骤S402中所使用的第一位线电压信号。此外，控制电路20被配置为在第二编程周期期间，将第二编程电压信号施加到存储器阵列10的选定存储器单元。可以通过使用ISPP方案来生成第二编程电压。例如，控制电路30被配置为将第二位线电压信号施加到连接到存储器阵列10的选定存储器串的选定位线。控制电路20被配置为在第二编程周期期间，将第二编程电压信号施加到非易失性存储器设备1上的多条字线中的连接到存储器阵列10的选定存储器串的选定存储器单元的选定字线。对于每条选定字线，存储器阵列10中的选定存储器串的至少一个选定存储器单元连接到每条选定字线。
感测电路40被配置为在第二编程电压信号施加到连接到存储器阵列10中的选定存储器串的选定存储器单元的选定字线之后，测量存储器阵列10的选定存储器单元的阈值电压，该阈值电压被称为第二测量阈值电压。每个选定存储器单元具有对应的第二测量阈值电压。处理器50被配置为根据第二测量阈值电压计算第二阈值电压Vt2。例如，处理器50可以计算第二测量阈值电压的平均值以获得第二阈值电压Vt2。处理器50可以将第二测量阈值电压转换成第二测量阈值电压的分布。第二测量阈值电压的分布表示自从在第二编程周期期间施加第二阈值电压以来第二测量阈值电压出现的频率(即，从中获得第二测量阈值电压的存储器单元的数目)。处理器50可以计算第二测量阈值电压的分布的中值以获得第二阈值电压Vt2。
此外，在步骤S404中，可以通过将第二阈值电压Vt2与第一阈值电压Vt1之间的差除以第二编程电压信号的电压电平与第一编程电压信号的电压电平之间的差来计算非易失性存储器设备1的ISPP斜率。
在步骤S406中，在第三编程周期期间，控制电路30被配置为将测试位线电压信号施加到多条位线中的连接到存储器阵列10的选定存储器单元的选定位线。测试位线电压信号可以预先预设。例如，测试位线电压信号可以是VTEST1、VTEST2、VTEST3、VTEST4和VTEST5。预设的测试位线电压的数目可以不受限制，并且可以根据实际系统需求和要求而变化和设计。当步骤S406在迭代中第一次执行时，测试位线电压信号VTEST1可以被选择施加到连接到存储器阵列10的选定存储器单元的选定位线。当步骤S406在迭代中第二次执行时，测试位线电压信号VTEST2可以被选择施加到连接到存储器阵列10的选定存储器单元的选定位线。当步骤S406在迭代中第三次执行时，测试位线电压信号VTEST3可以被选择施加到连接到存储器阵列10的选定存储器单元的选定位线，等等。控制电路20被配置为在第三编程周期期间，将第三编程电压信号施加到非易失性存储器设备1上的多条字线中的连接到存储器阵列10的选定存储器单元的选定字线。可以通过使用ISPP方案来生成第三编程电压。例如，控制电路30被配置为将测试位线电压信号施加到连接到存储器阵列10的选定存储器串的选定位线。此外，控制电路20被配置为在第三编程周期期间，将第三编程电压信号施加到连接到存储器阵列10的选定存储器串的选定存储器单元的选定字线。步骤S402中使用的第一编程电压、步骤S404中使用的第二编程电压和步骤S406中使用的第三编程电压可以通过使用ISPP方案来生成。
感测电路40被配置为在测试位线电压信号施加到选定位线并且第三编程电压信号施加到连接到存储器阵列10中的选定存储器串的选定存储器单元的选定字线之后，测量存储器阵列10的选定存储器单元的阈值电压，该阈值电压被称为第三阈值电压。每个选定存储器单元具有对应的第三测量阈值电压。处理器50被配置为根据第三测量阈值电压计算第三阈值电压Vt3。例如，处理器50可以计算第三测量阈值电压的平均值以获得第三阈值电压Vt3。处理器50可以将第三测量阈值电压转换成第三测量阈值电压的分布。第三测量阈值电压的分布表示自从在第三编程周期期间施加第三阈值电压以来第三测量阈值电压出现的频率(即，从中获得第三测量阈值电压的存储器单元的数目)。处理器50可以计算第三测量阈值电压的分布的中值以获得第三阈值电压Vt3。
在步骤S408中，处理器50根据第一阈值电压Vt1、第二阈值电压Vt2及第三阈值电压Vt3，确定非易失性存储器设备1的增强位线电压。例如，由于测试位线电压信号由控制电路30施加到连接到存储器阵列10的选定存储器单元的选定位线，并且第三编程电压信号施加到连接到存储器阵列10的选定存储器单元的选定字线，因而处理器50可以通过将第三阈值电压Vt3与第二阈值电压Vt2之间的差和第二阈值电压Vt2与第一阈值电压Vt1之间的差进行比较来确定非易失性存储器设备1的增强位线电压。更详细地，处理器50被配置为计算第三阈值电压Vt3的电压电平与第二阈值电压Vt2的电压电平之间的差。处理器50被配置为计算第二阈值电压Vt2的电压电平与第一阈值电压Vt1的电压电平之间的差的第一比例。第一比例可以在40％与60％之间。例如，第一比例可以是50％。处理器50被配置为确定：第三阈值电压Vt3的电压电平与第二阈值电压Vt2的电压电平之间的差是否(几乎)等于第二阈值电压Vt2的电压电平与第一阈值电压Vt1的电压电平之间的差和第一比例的乘积。第一阈值电压Vt1、第二阈值电压Vt2、第三阈值电压Vt3与第一比例的关系可以表示如下：
(Vt3-Vt2)＝R*(Vt2-Vt1) (1)
其中，Vt1表示第一阈值电压的电压电平，Vt2表示第二阈值电压的电压电平，Vt3表示第三阈值电压的电压电平，并且R代表第一比例。
在步骤S408中，处理器50确定是否满足等式(1)所示的条件。当处理器50确定满足等式(1)所示的条件时，则执行步骤S410。当处理器50确定不满足等式(1)中所示的条件时，过程返回到步骤S406，并且然后再次执行步骤S406。
在步骤S410中，处理器50响应于在步骤S408中确定第三阈值电压Vt3的电压电平与第二阈值电压Vt2的电压电平之间的差等于第二阈值电压Vt2的电压电平与第一阈值电压Vt1的电压电平之间的差的第一比例，确定在步骤S406中施加的测试位线电压信号为非易失性存储器设备1的与步骤S404中计算的ISPP斜率对应的增强位线电压。由于在步骤S408中满足等式(1)所示的条件，所以这意味着在测试位线电压信号施加到选定位线并且第三编程电压信号施加到连接到选定存储器单元的选定字线时，可以减小阈值电压偏移或漂移，并且与编程状态对应的阈值电压的分布变得更窄。换句话说，当与每个编程状态对应的阈值电压的分布变得更窄时，对应于一个编程状态的阈值电压的分布可以不与对应于另一编程状态的阈值电压的分布重叠。因此，与每两个相邻编程状态对应的阈值电压的分布的裕度将彼此分离。因此，在与每两个相邻编程状态对应的阈值电压的分布之间具有足够的裕度，从而有效地提高了阈值电压分布的均匀性。此外，处理器50被配置为将与非易失性存储器设备1的ISPP斜率对应的增强位线电压存储到储存设备60。非易失性存储器设备1的增强位线电压可以存储在储存设备60中可用的查找表中，以用于后续编程操作。换句话说，本发明的实施例可以利用对应的ISPP斜率估计用于执行每个非易失性存储器设备(管芯)的编程过程的适当的增强位线电压。这样一来，非易失性存储器设备1的增强位线电压可以在用于具有对应的ISPP斜率的非易失性存储器设备的后续编程操作中使用，从而提供阈值电压分布的优异均匀性，并且提高非易失性存储器设备1的可靠性和性能。
在步骤S408中，响应于确定第三阈值电压Vt3的电压电平与第二阈值电压Vt2的电压电平之间的差不等于第二阈值电压Vt2的电压电平与第一阈值电压Vt1的电压电平之间的差的第一比例时，过程4返回到步骤S406，并且然后再次执行步骤S406。因此，非易失性存储器设备1重复执行步骤S406到S408，直到满足等式(1)所示的条件。例如，当处理器50确定不满足等式(1)所示的条件时，过程4返回到步骤S406，并且然后再次执行步骤S406。控制电路30被配置为在第四编程周期期间，将在先前编程循环中未使用的另一测试位线电压信号施加到存储器阵列10的选定存储器单元。控制电路20被配置为在第四编程周期期间，将第三编程电压信号施加到存储器阵列10的选定存储器单元。感测电路40被配置为测量存储器阵列10的选定存储器单元的阈值电压，该阈值电压被称为第四测量阈值电压。处理器50被配置为根据第四测量阈值电压计算第四阈值电压Vt4。在步骤S408中，处理器50通过比较第四阈值电压Vt4与第二阈值电压Vt2之间的差和第二阈值电压Vt2与第一阈值电压Vt1之间的差来确定非易失性存储器设备1的增强位线电压。
可以在各种编程过程中利用通过过程4生成的增强位线电压。例如，在实施例中，可以将增强位线电压施加到具有粗略编程和精细编程的编程过程。请参考图5，其为根据本发明的实施例的具有粗略编程和精细编程的编程过程的流程图。过程5包括以下步骤：
步骤S500：开始。
步骤S502：以粗略步长递增编程电压。
步骤S504：提供粗略验证电流。
步骤S506：确定是否通过粗略验证电流；若是，则执行步骤510；若否，执行步骤508。
步骤S508：通过利用初始位线电压对正被编程且未超过对应的粗略验证电流的存储器单元执行编程操作。
步骤S510：提供精细验证电流。
步骤S512：确定是否通过精细验证电流；若是，则执行步骤516；若否，执行步骤514。
步骤S514：通过利用增强位线电压，对正被编程且未超过对应的精细验证电流的存储器单元执行编程操作。
步骤S516：结束。
根据过程5，在步骤S502中，在粗略编程周期期间，控制电路30被配置为将初始位线电压信号施加到存储器阵列10的选定存储器单元。例如，初始位线电压信号的电压电平可以为0伏特。控制电路20被配置为在粗略编程周期期间施加编程电压信号，该编程电压信号可以是从初始电压电平开始的呈阶梯波形形式的一系列编程电压脉冲。处于编程中的存储器单元经受此系列编程电压脉冲，并且每次尝试将递增电荷添加到其浮置栅极。在粗略编程周期期间，以粗略步长递增编程电压。更具体地，在每个粗略编程周期开始时，编程电压的电平递增粗略脉冲的步长电压VC的量。在步骤510中，在精细编程周期期间，以精细步长递增编程电压。更具体地，在每个精细编程周期开始时，编程电压的电平递增精细脉冲的步长电压VF的量，其中VF＜VC。
在步骤S504中，感测电路40可以提供粗略验证电流。感测电路40可以包括提供参考电平的一个或多个参考电路，基于该参考电平可以进行粗略验证和精细验证。例如，数据可以是电流的形式，并且参考电路可以包括提供参考电流的编程的存储器单元。在步骤S506中，感测电路122可以接收来自存储器阵列10的数据，并且将来自存储器阵列10的数据与对应的粗略验证电流进行比较。如果正被编程的存储器单元中的至少一个没有超过对应的粗略验证电流，则执行步骤S508。如果正被编程的所有存储器单元都已经超过了对应的粗略验证电流，则执行步骤S510。
在步骤S508中，处理器50对控制电路20和30进行控制，以通过利用初始位线电压对正被编程且未超过对应的粗略验证电流的存储器单元执行编程操作，并且然后再次执行步骤S502。控制电路30被配置为在步骤502中将初始位线电压信号施加到未超过对应的粗略验证电流的选定存储器单元。控制电路20被配置为施加编程电压信号，该编程电压信号可以是从初始电压电平开始的呈阶梯波形形式的一系列编程电压脉冲。可以重复执行步骤S502到S506，直到所有正被编程的存储器单元已经超过对应的粗略验证电流。
在步骤S510中，在精细编程周期期间，控制电路30被配置为将初始位线电压信号施加到存储器阵列10的选定存储器单元。控制电路20被配置为在精细编程周期期间施加编程电压信号，该编程电压信号可以是从初始电压电平开始的呈阶梯波形形式的一系列编程电压脉冲。在精细编程周期期间，以精细步长递增编程电压。感测电路40可以提供精细验证电流。
在步骤S512中，感测电路122可以接收来自存储器阵列10的数据，并且将来自存储器阵列10的数据与对应的精细验证电流进行比较。如果正被编程的存储器单元中的至少一个未超过对应的精细检验电流，那么执行步骤S514。如果正被编程的所有存储器单元都已经超过了对应的精细验证电流，则执行步骤S516。
在步骤S514中，处理器50对控制电路20和30进行控制，以通过利用经由过程4生成并储存于储存设备60中的增强位线电压对正被编程且未超过对应的精细验证电流的存储器单元执行编程操作，并且然后再次执行步骤S502。控制电路30被配置为在步骤512中将增强位线电压信号施加到未超过对应的精细验证电流的选定存储器单元。控制电路20被配置为在步骤512中将编程电压信号施加到未超过对应精细验证电流的选定存储器单元。可以重复执行步骤S502到S512，直到正被编程的所有存储器单元都已经超过了对应的精细验证电流。
总之，本发明的实施例可以估计用于编程非易失性存储器设备的适当的增强位线电压以提供阈值电压分布的优异均匀性，因此改进非易失性存储器设备的可靠性及性能。
本领域技术人员将容易地观察到，在保持本发明的教导的同时，可以对设备和方法进行许多修改和改变。因此，上述公开内容应当被解释为仅由所附权利要求的边界和界限来限制。

Claims (20)

1.一种非易失性存储器设备的操作方法，所述非易失性存储器设备包括存储器阵列，所述存储器阵列包括多个存储器串组，每个存储器串组包括多个存储器串、多条位线和多条字线，每个存储器串耦合到所述多条位线中的一条位线，每个存储器串包括串联连接的多个存储器单元，每个存储器单元耦合到所述多条字线中的一条字线，所述操作方法包括：
在第一编程周期期间将第一编程电压信号施加到所述多条字线中的连接到所述存储器阵列的所述多个存储器单元中的选定存储器单元的选定字线，并且测量与所述选定存储器单元相关联的第一阈值电压，其中，对于每条选定字线，至少一个选定存储器单元连接到所述每条选定字线；
在第二编程周期期间将第二编程电压信号施加到连接到所述选定存储器单元的所述选定字线，并且测量与所述选定存储器单元相关联的第二阈值电压；
在第三编程周期期间将测试位线电压信号施加到所述多条位线中的选定位线并将第三编程电压信号施加到连接到所述选定存储器单元的所述选定字线，并且测量与所述选定存储器单元相关联的第三阈值电压；
通过将所述第三阈值电压与所述第二阈值电压之间的差和所述第二阈值电压与所述第一阈值电压之间的差进行比较来确定增强位线电压。
2.根据权利要求1所述的操作方法，其中，在所述第一编程周期期间将所述第一编程电压信号施加到所述多条字线中的连接到所述存储器阵列的所述多个存储器单元中的所述选定存储器单元的所述选定字线，并且测量与所述多个存储器单元相关联的所述第一阈值电压的步骤包括：
在所述第一编程周期期间，将所述第一编程电压信号施加到所述多条字线中的连接到所述选定存储器单元的所述选定字线；
测量所述选定存储器单元的多个第一测量阈值电压；以及
根据所述多个第一测量阈值电压计算所述第一阈值电压。
3.根据权利要求2所述的操作方法，其中，所述第一阈值电压是所述多个第一测量阈值电压的分布的中值或所述多个第一测量阈值电压的平均值。
4.根据权利要求1所述的操作方法，其中，在所述第二编程周期期间将所述第二编程电压信号施加到连接到所述选定存储器单元的所述选定字线，并且测量与所述多个存储器单元相关联的所述第二阈值电压的步骤包括：
在所述第二编程周期期间，将所述第二编程电压信号施加到连接到所述选定存储器单元的选定字线；
测量所述选定存储器单元的多个第二测量阈值电压；以及
根据所述多个第二测量阈值电压计算所述第二阈值电压。
5.根据权利要求4所述的操作方法，其中，所述第二阈值电压是所述多个第二测量阈值电压的分布的中值或所述多个第二测量阈值电压的平均值。
6.根据权利要求1所述的操作方法，其中，在所述第三编程周期期间将所述测试位线电压信号施加到所述多条位线中的所述选定位线并将所述第三编程电压信号施加到连接到所述选定存储器单元的所述选定字线，并且测量与所述多个存储器单元相关联的所述第三阈值电压的步骤包括：
在所述第三编程周期期间，将所述测试位线电压信号施加到所述多条位线中的连接到所述多个存储器串中的选定存储器串的选定位线；
在所述第三编程周期期间，将所述第三编程电压信号施加到连接到所述选定存储器单元的所述选定字线；
测量所述选定存储器单元的多个第三测量阈值电压；以及
根据所述多个第三测量阈值电压计算所述第三阈值电压。
7.根据权利要求6所述的操作方法，其中，所述第三阈值电压是所述多个第三测量阈值电压的分布的中值或所述多个第三测量阈值电压的平均值。
8.根据权利要求1所述的操作方法，其中，通过将所述第三阈值电压与所述第二阈值电压之间的所述差和所述第二阈值电压与所述第一阈值电压之间的所述差进行比较来确定所述增强位线电压的步骤包括：
计算所述第三阈值电压的电压电平与所述第二阈值电压的电压电平之间的差；
计算所述第二阈值电压的电压电平与所述第一阈值电压的电压电平之间的差的第一比例；以及
当所述第三阈值电压的所述电压电平与所述第二阈值电压的所述电压电平的所述差几乎等于所述第二阈值电压的所述电压电平与所述第一阈值电压的所述电压电平的所述差的所述第一比例时，确定所述测试位线电压信号为所述增强位线电压。
9.根据权利要求8所述的操作方法，还包括：
当所述第三阈值电压的所述电压电平与所述第二阈值电压的所述电压电平之间的所述差不等于所述第二阈值电压的所述电压电平与所述第一阈值电压的所述电压电平之间的所述差的所述第一比例时，在第四编程周期期间将另一测试位线电压信号和所述第三编程电压信号施加到所述存储器阵列的所述选定存储器单元，并且测量所述多个存储器单元的第四阈值电压；以及
通过将所述第四阈值电压与所述第二阈值电压之间的差和所述第二阈值电压与所述第一阈值电压之间的差进行比较来确定所述增强位线电压。
10.根据权利要求1所述的操作方法，还包括：
存储所述非易失性存储器设备的所述增强位线电压。
11.一种非易失性存储器设备，包括：
存储器阵列，所述存储器阵列包括多个存储器串组，每个存储器串组包括多个存储器串，每个存储器串包括串联连接的多个存储器单元；
多条位线，所述多条位线连接到所述存储器阵列的所述多个存储器串；
多条字线，所述多条字线连接到所述存储器阵列的所述多个存储器单元；
第一控制电路，所述第一控制电路被配置为在第一编程周期期间将第一编程电压信号施加到所述多条字线中的连接到所述存储器阵列的选定存储器单元的选定字线，在第二编程周期期间将第二编程电压信号施加到连接到所述选定存储器单元的所述选定字线，以及在第三编程周期期间将第三编程电压信号施加到连接到所述选定存储器单元的所述选定字线；以及
第二控制电路，所述第二控制电路被配置为在所述第三编程周期期间，将测试位线电压信号施加到所述多条位线中的选定位线；
感测电路，所述感测电路被配置为测量所述第一编程周期期间的第一阈值电压、所述第二编程周期期间的第二阈值电压以及所述第三编程周期期间的第三阈值电压；以及
处理器，所述处理器被配置为通过将所述第三阈值电压与所述第二阈值电压之间的差和所述第二阈值电压与所述第一阈值电压之间的差进行比较来确定增强位线电压。
12.根据权利要求11所述的非易失性存储器设备，其中，所述第一控制电路被配置为在所述第一编程周期期间，将所述第一编程电压信号施加到连接到所述存储器阵列的所述选定存储器单元的选定字线，所述感测电路被配置为测量所述存储器阵列的所述选定存储器单元的多个第一测量阈值电压，并且所述处理器被配置为根据所述多个第一测量阈值电压计算所述第一阈值电压。
13.根据权利要求12所述的非易失性存储器设备，其中，所述第一阈值电压是所述多个第一测量阈值电压的分布的中值或所述多个第一测量阈值电压的平均值。
14.根据权利要求11所述的非易失性存储器设备，其中，所述第一控制电路被配置为在所述第二编程周期期间，将所述第二编程电压信号施加到连接到所述存储器阵列的所述选定存储器单元的所述选定字线，所述感测电路被配置为测量所述存储器阵列的所述选定存储器单元的多个第二测量阈值电压，并且所述处理器被配置为根据所述多个第二测量阈值电压计算所述第二阈值电压。
15.根据权利要求14所述的非易失性存储器设备，其中，所述第二阈值电压是所述多个测量第二阈值电压的分布的中值或所述多个第二测量阈值电压的平均值。
16.根据权利要求11所述的非易失性存储器设备，其中，所述第一控制电路被配置为在所述第三编程周期期间，将所述第三编程电压信号施加到连接到所述存储器阵列的所述选定存储器单元的选定字线，所述第二控制电路被配置为在所述第三编程周期期间，将所述测试位线电压信号施加到所述多条位线中的连接到所述存储器阵列的选定存储器串的选定位线，所述感测电路被配置为测量所述存储器阵列的所述选定存储器单元的多个第三测量阈值电压，并且所述处理器被配置为根据所述多个第三测量阈值电压计算所述第三阈值电压。
17.根据权利要求16所述的非易失性存储器设备，其中，所述第三阈值电压是所述多个第三测量阈值电压的分布的中值或所述多个第三测量阈值电压的平均值。
18.根据权利要求11所述的非易失性存储器设备，其中，所述处理器被配置为计算所述第三阈值电压的电压电平与所述第二阈值电压的电压电平之间的差，计算所述第二阈值电压的电压电平与所述第一阈值电压的电压电平之间的差的第一比例，并且当所述第三阈值电压的所述电压电平与所述第二阈值电压的所述电压电平之间的所述差几乎等于所述第二阈值电压的所述电压电平与所述第一阈值电压的所述电压电平之间的所述差的所述第一比例时，确定所述测试位线电压信号为所述增强位线电压。
19.根据权利要求18所述的非易失性存储器设备，还包括：
当所述第三阈值电压的所述电压电平与所述第二阈值电压的所述电压电平之间的所述差不等于所述第二阈值电压的所述电压电平与所述第一阈值电压的所述电压电平之间的所述差的所述第一比例时，所述第一控制电路被配置为在第四编程周期期间，将所述第三编程电压信号施加到所述存储器阵列的所述选定存储器单元，所述第二控制电路被配置为在所述第四编程周期期间，将另一测试位线电压信号施加到所述存储器阵列的所述选定存储器单元，所述感测电路被配置为测量所述存储器阵列的所述选定存储器单元的第四阈值电压，并且所述处理器被配置为通过将所述第四阈值电压与所述第二阈值电压之间的差和所述第二阈值电压与所述第一阈值电压之间的差进行比较来确定所述增强位线电压。
20.根据权利要求11所述的非易失性存储器设备，还包括：
储存设备，所述储存设备被配置为存储所述非易失性存储器设备的所述增强位线电压。
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2022520372A (ja) * 2019-10-29 2022-03-30 長江存儲科技有限責任公司 メモリデバイスのプログラミング方法、およびメモリデバイス
WO2022141618A1 (en) * 2021-01-04 2022-07-07 Yangtze Memory Technologies Co., Ltd. Three-dimensional memory device programming with reduced disturbance

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101211659A (zh) * 2006-12-27 2008-07-02 海力士半导体有限公司 非易失性存储器件及其自补偿方法
CN110136766A (zh) * 2019-05-21 2019-08-16 长江存储科技有限责任公司 一种非易失性存储器及其编程方法
CN110289034A (zh) * 2019-06-28 2019-09-27 长江存储科技有限责任公司 非易失性存储器及其操作方法
CN110782937A (zh) * 2018-07-31 2020-02-11 三星电子株式会社 非易失性存储装置及其编程方法
CN110945591B (zh) * 2019-10-23 2021-01-29 长江存储科技有限责任公司 对存储器件进行编程的方法及相关存储器件

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7212435B2 (en) * 2004-06-30 2007-05-01 Micron Technology, Inc. Minimizing adjacent wordline disturb in a memory device
KR101462488B1 (ko) * 2008-03-31 2014-11-18 삼성전자주식회사 더미셀을 이용한 플래시 메모리 장치 및 그것의 동작 방법
US8335108B2 (en) 2008-11-14 2012-12-18 Aplus Flash Technology, Inc. Bit line gate transistor structure for a multilevel, dual-sided nonvolatile memory cell NAND flash array
US9036415B2 (en) 2011-12-21 2015-05-19 Sandisk Technologies Inc. Mitigating variations arising from simultaneous multi-state sensing
US9299438B2 (en) * 2013-06-12 2016-03-29 Kabushiki Kaisha Toshiba Semiconductor memory device
KR102005849B1 (ko) * 2015-11-14 2019-07-31 에스케이하이닉스 주식회사 3 차원 비휘발성 메모리 소자의 초기화 방법
KR102480015B1 (ko) 2015-12-11 2022-12-21 삼성전자 주식회사 비휘발성 메모리 장치 및 비휘발성 메모리 장치의 동작 방법
JP2020140747A (ja) 2019-02-27 2020-09-03 キオクシア株式会社 半導体記憶装置

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101211659A (zh) * 2006-12-27 2008-07-02 海力士半导体有限公司 非易失性存储器件及其自补偿方法
CN110782937A (zh) * 2018-07-31 2020-02-11 三星电子株式会社 非易失性存储装置及其编程方法
CN110136766A (zh) * 2019-05-21 2019-08-16 长江存储科技有限责任公司 一种非易失性存储器及其编程方法
CN110289034A (zh) * 2019-06-28 2019-09-27 长江存储科技有限责任公司 非易失性存储器及其操作方法
CN110945591B (zh) * 2019-10-23 2021-01-29 长江存储科技有限责任公司 对存储器件进行编程的方法及相关存储器件

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