TW202207231A - 產生增強位元線電壓的操作方法及非揮發性記憶體裝置 - Google Patents

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Abstract

本發明提供一種操作方法及非揮發性記憶體裝置。所述操作方法包括在第一編程週期期間，將第一編程電壓信號施加到與選定記憶體單元連接的選定字元線並且測量第一閾值電壓；在第二編程週期期間，將第二編程電壓信號施加到選定字元線並且測量第二閾值電壓；在第三編程週期期間，將測試位元線電壓信號施加到選定位元線，並且將第三編程電壓信號施加到選定字元線並且測量第三閾值電壓；以及通過將第三閾值電壓與第二閾值電壓之間的差和第二閾值電壓與第一閾值電壓之間的差進行比較來決定出增強位元線電壓。

Description

產生增強位元線電壓的操作方法及非揮發性記憶體裝置
本發明係關於一種操作方法及非揮發性記憶體裝置，尤指一種能夠提供閾值電壓分佈的優異均勻性的操作方法及非揮發性記憶體裝置。
非揮發性記憶體裝置（例如，快閃記憶體）已成為各種電氣產品（例如，個人電腦、隨身碟、數位相機和行動電話）中的存儲選擇。快閃記憶體裝置已經經歷了快速發展。快閃記憶體可以在無電源的情況下相當長時間地存儲資料，並且具有例如高集成度、快速存取、易於擦除和重寫的優點。為了進一步提高快閃記憶體裝置的位元密度並且降低其成本，目前已經開發出三維（3D）NAND快閃記憶體。3D NAND記憶體架構將記憶體單元垂直堆疊在多個層中，從而實現比傳統NAND記憶體更高的密度。隨著添加更多的層數，位元密度增加，因此了增加更多的存儲容量。
在多層記憶體單元結構中，窄的閾值電壓（threshold voltage）分佈寬度是必要的，以在閾值電壓分佈之間具有足夠的裕度。此外，為了實現緊密的編程閾值電壓分佈寬度，重要的是在編程期間控制閾值電壓偏移。例如，兩步驗證方法可以提供更窄的閾值電壓分佈。然而，製程的變異可能影響半導體器件和互連的電子特性，使得同一晶圓中的不同晶粒（dice）的電子特性將有所不同。這樣，如果同一晶圓中不同晶粒的待編程記憶體單元被施加相同的位元線電壓，則閾值電壓分佈的不均勻性問題將變得更加嚴重，從而影響快閃記憶體裝置的可靠性和性能。因此，存在改進的需要。
因此，本發明的目的在於提供一種操作方法及一種非揮發性記憶體裝置，其能夠提供閾值電壓分佈的優異均勻性。
本發明實施例提供一種非揮發性記憶體裝置的操作方法。非揮發性記憶體裝置包括記憶體陣列，記憶體陣列包括多個記憶體串組，每個記憶體串組包括多個記憶體串、多條位元線和多條字元線，每個記憶體串耦接到多條位元線中的一條位元線，每個記憶體串包括串聯連接的多個記憶體單元，每個記憶體單元耦接到多條字元線中的一條字元線。該操作方法包括：在第一編程週期期間，將第一編程電壓信號施加到多條字元線中的連接到記憶體陣列的多個記憶體單元中的選定記憶體單元的選定字元線，並且測量與選定記憶體單元相關聯的第一閾值電壓，其中，對於每條選定字元線，至少一個選定記憶體單元連接到每條選定字元線；在第二編程週期期間，將第二編程電壓信號施加到連接到選定記憶體單元的選定字元線，並且測量與選定記憶體單元相關聯的第二閾值電壓；在第三編程週期期間，將測試位元線電壓信號施加到多條位元線中的選定位元線，並且將第三編程電壓信號施加到連接到選定記憶體單元的選定字元線，並且測量與選定記憶體單元相關聯的第三閾值電壓；通過將第三閾值電壓與第二閾值電壓之間的差和第二閾值電壓與第一閾值電壓之間的差進行比較來決定出一增強位元線電壓。
本發明實施例另提供一種非揮發性記憶體裝置。非揮發性記憶體裝置包括：記憶體陣列，其包括多個記憶體串組，每個記憶體串組包括多個記憶體串，每個記憶體串包括串聯連接的多個記憶體單元；多條位元線，其連接到記憶體陣列的多個記憶體串；多條字元線，其連接到記憶體陣列；第一控制電路，其被配置為在第一編程週期期間，將第一編程電壓信號施加到多條字元線中的連接到記憶體陣列的選定記憶體單元的選定字元線，在第二編程週期期間，將第二編程電壓信號施加到連接到記憶體陣列的選定記憶體單元的選定字元線，以及在第三編程週期期間，將第三編程電壓信號施加到連接到記憶體陣列的選定記憶體單元的選定字元線；以及第二控制電路，其被配置為在第三編程週期期間，將測試位元線電壓信號施加到多條位元線中的選定位元線；感測電路，其被配置為測量第一編程週期期間的第一閾值電壓、第二編程週期期間的第二閾值電壓以及第三編程週期期間的第三閾值電壓；以及處理器，其被配置為通過將第三閾值電壓與第二閾值電壓之間的差和第二閾值電壓與第一閾值電壓之間的差進行比較來決定出增強位元線電壓。
在說明書及後續的申請專利範圍當中使用了某些詞彙來指稱特定的元件。所屬技術領域中具有通常知識者應可理解，製造商可能會用不同的名詞來稱呼同樣的元件。本說明書及後續的申請專利範圍並不以名稱的差異來做為區分元件的方式，而是以元件在功能上的差異來做為區分的基準。在通篇說明書及後續的申請專利範圍當中所提及的「包含」或「包括」係為一開放式的用語，故應解釋成「包括但不限定於」。另外，「耦接」一詞在此係包含任何直接及間接的電氣連接手段。因此，若文中描述一第一裝置耦接於一第二裝置，則代表該第一裝置可直接電氣連接於該第二裝置，或透過其他裝置或連接手段間接地電氣連接至該第二裝置。
請參考第1圖，其為根據本發明實施例的非揮發性記憶體裝置1的示意圖。非揮發性記憶體裝置1可以是NAND快閃記憶體。例如，非揮發性記憶體裝置1可以是三維（3D）NAND快閃記憶體。非揮發性記憶體裝置1包括一記憶體陣列10、控制電路20和30、一感測電路40、一處理器50以及一儲存裝置60。記憶體陣列10包括多個記憶體串組。每個記憶體串組包括多個記憶體串。每個記憶體串包括多個記憶體單元。每個記憶體串的記憶體單元串聯連接在一起。字元線和半導體溝道的交叉形成記憶體單元。頂部選擇柵極線TSG、字元線WL和底部選擇柵極線BSG連接在記憶體陣列10與控制電路20之間。位元線BL連接在記憶體陣列10與控制電路30之間。
第2圖示出根據本發明實施例的記憶體陣列10的示例性結構的圖。記憶體陣列10可以劃分為由BLOCK1到BLOCKi表示的記憶體單元的多個區塊（記憶體串組），其中，i為正整數且通常等於大數。每個區塊包含一NAND記憶體串組，可經由位元線BL1至BLm和公共的一組字元線WL1至WLn存取NAND記憶體串組，其中m和n是大於1的整數。NAND記憶體串的一個端子經由頂部選擇柵極（連接到選擇柵極線TSG）連接到對應的位元線，並且另一端子經由底部選擇柵極（連接到選擇柵極線BSG）連接到源極線。每個區塊通常劃分為如虛線所指示的若干頁。在一個實施例中，區塊可以是一般擦除的單位，並且頁可是一般編程的單位。然而，也可以使用其它擦除與編程單位。
第3圖示出根據本發明實施例的第2圖所示的記憶體陣列10的記憶體串100及相關連接線的示意圖。記憶體陣列10的記憶體串100包括但不限於頂部選擇柵極電晶體TT、記憶體單元MC1至MCn和底部選擇柵極電晶體BT。位元線BL耦接到記憶體串100。頂部選擇柵極線TSG連接到記憶體串100的頂部選擇柵極電晶體TT。記憶體單元MC1至MCn與頂部選擇柵極電晶體TT串聯連接。字元線WL1至WLn連接到記憶體單元MC1至MCn。字元線WL1至WLn中的每一個分別連接到記憶體單元MC1至MCn中的記憶體單元。底部選擇柵極線BSG連接到底部選擇柵極電晶體BT。記憶體串100可以經由底部選擇柵極線BSG控制的底部選擇柵極電晶體BT連接到源極線，並且經由由頂部選擇柵極線TSG控制的頂部選擇柵極電晶體TT連接到相關聯的位元線BL。位元線BL可以在垂直於字元線WL1至WLn的方向上設置在記憶體串100的頂部上，並且連接到一個或多個感測放大器。可以通過非揮發性記憶體裝置1的連接線從控制電路20、30和外部電路來控制記憶體單元MC1至MCn中的資料的寫入及擦除。注意，頂部選擇柵極電晶體、記憶體單元和底部選擇柵極電晶體的數目可以不受限制，並且可以根據實際系統需求和要求而變化和設計。
為了說明非揮發性記憶體裝置1的產生增強位元線電壓的操作，請參考第4圖。第4圖是根據本發明實施例的流程4的流程圖。第4圖的流程圖主要對應於第1圖至第3圖所示的非揮發性記憶體裝置1的操作，流程4包括以下步驟：
步驟S400：開始。
步驟S402：將第一編程電壓信號施加到多條字元線中的連接到選定記憶體單元的選定字元線，並且測量第一閾值電壓Vt1。
步驟S404：將第二編程電壓信號施加到連接到選定記憶體單元的選定字元線，並且測量第二閾值電壓Vt2。
步驟S406：將測試位元線電壓信號施加到選定位元線，並且將第三編程電壓信號施加到連接到選定記憶體單元的選定字元線，並且測量第三閾值電壓Vt3。
步驟S408：判斷是否(Vt3-Vt2)=R*(Vt2-Vt1)。若是，執行步驟410；否則，回到步驟406。
步驟S410：決定測試位元線電壓信號為非揮發性記憶體裝置的增強位元線電壓。
步驟S412：結束。
根據流程4，在步驟S402中，在一第一編程週期期間，控制電路30被配置為將一第一位元線電壓信號施加到記憶體陣列10的選定記憶體單元。控制電路20被配置為在第一編程週期期間，將一第一編程電壓信號施加到記憶體陣列10的選定記憶體單元。可以通過使用遞增階躍脈衝編程（incremental step pulse programming，ISPP）方案來產生第一編程電壓。例如，以三級單元（TLC）記憶體裝置為例，非揮發性記憶體裝置1的記憶體陣列10可以通過使用TLC結構來製造。記憶體陣列10的每個記憶體單元可以支援由不同閾值電壓表示的多個編程狀態。每個記憶體單元可以存儲具有八個可能狀態P1-P8的3位元值。編程狀態P1-P8可以是“P1:000”、“P2:001”、“P3:010”、“P4:011”、“P5:100”、“P6:101”、“P7:110”和“P8:111”。此時記憶體陣列10的選定記憶體單元可以被編程到對應的編程狀態。控制電路30被配置為將第一位元線電壓信號施加到連接到記憶體陣列10的選定記憶體串的選定位元線。控制電路20被配置為在第一編程週期期間，將第一編程電壓信號施加到非揮發性記憶體裝置1上的多條字元線中的連接到記憶體陣列10中的選定記憶體串的選定記憶體單元的選定字元線。對於每條選定字元線，記憶體陣列10中的選定記憶體串的至少一個選定記憶體單元連接到每條選定字元線。第一編程電壓信號可以施加到連接到每條選定字元線的至少一個選定記憶體單元，而第一編程電壓信號由控制電路20施加到每條選定字元線。連接到每條選定字元線的至少一個選定記憶體單元可以經由每條選定字元線來控制。例如，在第一編程週期期間，如果記憶體陣列10的記憶體串100是選定記憶體串，則選定記憶體串100可以由選定位元線BL和字元線WL1至WLn控制。在選定記憶體串100的記憶體單元MC1至MCn中，被稱為選定記憶體單元的待編程記憶體單元由選定位元線BL和字元線WL1至WLn中的選定字元線控制。控制電路30被配置為將第一位元線電壓信號施加到連接到記憶體陣列10中的選定記憶體串的選定位元線（例如，連接到記憶體陣列10的選定記憶體串100的選定位元線BL）。控制電路20被配置為在第一編程週期期間，將第一編程電壓信號施加到至少一條選定字元線，所述至少一條選定字元線連接到選定記憶體串100的記憶體單元MC1至MCn中的至少一個選定記憶體單元並且連接到其它選定記憶體串的任何記憶體單元。
此外，感測電路40被配置為在第一編程電壓信號施加到連接到記憶體陣列10中的選定記憶體串的選定記憶體單元的選定字元線之後，測量記憶體陣列10的選定記憶體單元的閾值電壓，該閾值電壓被稱為第一測量閾值電壓。每個選定記憶體單元具有對應的第一測量閾值電壓。此外，處理器50被配置為根據第一測量閾值電壓計算第一閾值電壓Vt1。例如，第一閾值電壓Vt1可以是第一測量閾值電壓的分佈的中值（median）或第一測量閾值電壓的平均值。在實施例中，處理器50可以計算第一測量閾值電壓的平均值以獲得第一閾值電壓Vt1。在一實施例中，處理器50可以將第一測量閾值電壓轉換成第一測量閾值電壓的分佈。第一測量閾值電壓的分佈表示自從在第一編程週期期間施加第一閾值電壓以來第一測量閾值電壓出現的頻率（即，從中獲得第一測量閾值電壓的記憶體單元的數目）。處理器50可以計算第一測量閾值電壓的分佈的中值以獲得第一閾值電壓Vt1。
在步驟S404中，在第二編程週期期間，控制電路30被配置將一第二位元線電壓信號施加到記憶體陣列10的選定記憶體單元，在實施例中，步驟S404中所使用的第二位元線電壓信號可以等於步驟S402中所使用的第一位元線電壓信號。在一實施例中，步驟S404中所使用的第二位元線電壓信號可以不同於步驟S402中所使用的第一位元線電壓信號。此外，控制電路20被配置為在第二編程週期期間，將第二編程電壓信號施加到記憶體陣列10的選定記憶體單元。可以通過使用ISPP方案來產生第二編程電壓。例如，控制電路30被配置為將第二位元線電壓信號施加到連接到記憶體陣列10的選定記憶體串的選定位元線。控制電路20被配置為在第二編程週期期間，將第二編程電壓信號施加到非揮發性記憶體裝置1上的多條字元線中的連接到記憶體陣列10的選定記憶體串的選定記憶體單元的選定字元線。對於每條選定字元線，記憶體陣列10中的選定記憶體串的至少一個選定記憶體單元連接到每條選定字元線。
感測電路40被配置為在第二編程電壓信號施加到連接到記憶體陣列10中的選定記憶體串的選定記憶體單元的選定字元線之後，測量記憶體陣列10的選定記憶體單元的閾值電壓，該閾值電壓被稱為第二測量閾值電壓。每個選定記憶體單元具有對應的第二測量閾值電壓。處理器50被配置為根據第二測量閾值電壓計算第二閾值電壓Vt2。例如，處理器50可以計算第二測量閾值電壓的平均值以獲得第二閾值電壓Vt2。處理器50可以將第二測量閾值電壓轉換成第二測量閾值電壓的分佈。第二測量閾值電壓的分佈表示自從在第二編程週期期間施加第二閾值電壓以來第二測量閾值電壓出現的頻率（即，從中獲得第二測量閾值電壓的記憶體單元的數目）。處理器50可以計算第二測量閾值電壓的分佈的中值以獲得第二閾值電壓Vt2。
此外，在步驟S404中，可以通過將第二閾值電壓Vt2與第一閾值電壓Vt1之間的差除以第二編程電壓信號的電壓位準與第一編程電壓信號的電壓位準之間的差來計算非揮發性記憶體裝置1的ISPP斜率。
在步驟S406中，在一第三編程週期期間，控制電路30被配置為將一測試位元線電壓信號施加到多條位元線中的連接到記憶體陣列10的選定記憶體單元的選定位元線。測試位元線電壓信號可以預先預設。例如，測試位元線電壓信號可以是VTEST1、VTEST2、VTEST3、VTEST4和VTEST5。預設的測試位元線電壓的數目可以不受限制，並且可以根據實際系統需求和要求而變化和設計。當步驟S406在反覆運算中第一次執行時，測試位元線電壓信號VTEST1可以被選擇施加到連接到記憶體陣列10的選定記憶體單元的選定位元線。當步驟S406在反覆運算中第二次執行時，測試位元線電壓信號VTEST2可以被選擇施加到連接到記憶體陣列10的選定記憶體單元的選定位元線。當步驟S406在反覆運算中第三次執行時，測試位元線電壓信號VTEST3可以被選擇施加到連接到記憶體陣列10的選定記憶體單元的選定位元線，依此類推。控制電路20被配置為在第三編程週期期間，將第三編程電壓信號施加到非揮發性記憶體裝置1上的多條字元線中的連接到記憶體陣列10的選定記憶體單元的選定字元線。可以通過使用ISPP方案來產生第三編程電壓。例如，控制電路30被配置為將測試位元線電壓信號施加到連接到記憶體陣列10的選定記憶體串的選定位元線。此外，控制電路20被配置為在第三編程週期期間，將第三編程電壓信號施加到連接到記憶體陣列10的選定記憶體串的選定記憶體單元的選定字元線。步驟S402中使用的第一編程電壓、步驟S404中使用的第二編程電壓和步驟S406中使用的第三編程電壓可以通過使用ISPP方案來產生。
感測電路40被配置為在測試位元線電壓信號施加到選定位元線並且第三編程電壓信號施加到連接到記憶體陣列10中的選定記憶體串的選定記憶體單元的選定字元線之後，測量記憶體陣列10的選定記憶體單元的閾值電壓，該閾值電壓被稱為第三閾值電壓。每個選定記憶體單元具有對應的第三測量閾值電壓。處理器50被配置為根據第三測量閾值電壓計算第三閾值電壓Vt3。例如，處理器50可以計算第三測量閾值電壓的平均值以獲得第三閾值電壓Vt3。處理器50可以將第三測量閾值電壓轉換成第三測量閾值電壓的分佈。第三測量閾值電壓的分佈表示自從在第三編程週期期間施加第三閾值電壓以來第三測量閾值電壓出現的頻率（即，從中獲得第三測量閾值電壓的記憶體單元的數目）。處理器50可以計算第三測量閾值電壓的分佈的中值以獲得第三閾值電壓Vt3。
在步驟S408中，處理器50根據第一閾值電壓Vt1、第二閾值電壓Vt2及第三閾值電壓Vt3，判斷出非揮發性記憶體裝置1的增強位元線電壓。例如，由於測試位元線電壓信號由控制電路30施加到連接到記憶體陣列10的選定記憶體單元的選定位元線，並且第三編程電壓信號施加到連接到記憶體陣列10的選定記憶體單元的選定字元線，因而處理器50可以通過將第三閾值電壓Vt3與第二閾值電壓Vt2之間的差和第二閾值電壓Vt2與第一閾值電壓Vt1之間的差進行比較來決定出非揮發性記憶體裝置1的一增強位元線電壓。更詳細地，處理器50被配置為計算第三閾值電壓Vt3的電壓位準與第二閾值電壓Vt2的電壓位準之間的差。處理器50被配置為計算第二閾值電壓Vt2的電壓位準與第一閾值電壓Vt1的電壓位準之間的差的第一比例。第一比例可以在40%與60%之間。例如，第一比例可以是50%。處理器50經配置用以判斷第三閾值電壓Vt3的電壓位準與第二閾值電壓Vt2的電壓位準之間的差是否（幾乎）等於第二閾值電壓Vt2的電壓位準與第一閾值電壓Vt1的電壓位準之間的差和第一比例的乘積。第一閾值電壓Vt1、第二閾值電壓Vt2、第三閾值電壓Vt3與第一比例的關係可以表示如下：
Figure 02_image001
（1）
其中，Vt1表示第一閾值電壓的電壓位準，Vt2表示第二閾值電壓的電壓位準，Vt3表示第三閾值電壓的電壓位準，並且R代表第一比例。
在步驟S408中，處理器50判斷是否滿足等式（1）所示的條件。當處理器50判斷出滿足等式（1）所示的條件時，則執行步驟S410。當處理器50判斷出不符合等式（1）中所示的條件時，流程返回到步驟S406，然後再次執行步驟S406。
在步驟S410中，因應於在步驟S408中判斷出第三閾值電壓Vt3的電壓位準與第二閾值電壓Vt2的電壓位準之間的差等於第二閾值電壓Vt2的電壓位準與第一閾值電壓Vt1的電壓位準之間的差的第一比例，處理器50判斷出在步驟S406中施加的測試位元線電壓信號為非揮發性記憶體裝置1的與步驟S404中計算的ISPP斜率對應的增強位元線電壓。由於在步驟S408中滿足等式（1）所示的條件，所以這意味著在測試位元線電壓信號施加到選定位元線並且第三編程電壓信號施加到連接到選定記憶體單元的選定字元線時，可以減小閾值電壓偏移或漂移的發生，並且與編程狀態對應的閾值電壓的分佈變得更窄。換句話說，當與每個編程狀態對應的閾值電壓的分佈變得更窄時，對應於一個編程狀態的閾值電壓的分佈將不會與對應於另一編程狀態的閾值電壓的分佈重疊。因此，與每兩個相鄰編程狀態對應的閾值電壓的分佈的裕度（margin）將彼此分離。因此，在與每兩個相鄰編程狀態對應的閾值電壓的分佈之間具有足夠的裕度，從而有效地提高了閾值電壓分佈的均勻性。此外，處理器50被配置為將與非揮發性記憶體裝置1的ISPP斜率對應的增強位元線電壓存儲到儲存裝置60。非揮發性記憶體裝置1的增強位元線電壓可以存儲在儲存裝置60中可用的查找表中，以用於後續編程操作。換句話說，本發明的實施例可以利用對應的ISPP斜率估計用於執行每個非揮發性記憶體裝置（晶粒（die））的編程流程的適當的增強位元線電壓。這樣一來，非揮發性記憶體裝置1的增強位元線電壓可以在用於具有對應的ISPP斜率的非揮發性記憶體裝置的後續編程操作中使用，從而提供閾值電壓分佈的優異均勻性，並且提高非揮發性記憶體裝置1的可靠性和性能。
在步驟S408中，回應於判斷出第三閾值電壓Vt3的電壓位準與第二閾值電壓Vt2的電壓位準之間的差不等於第二閾值電壓Vt2的電壓位準與第一閾值電壓Vt1的電壓位準之間的差的第一比例時，流程4返回到步驟S406，並且然後再次執行步驟S406。因此，非揮發性記憶體裝置1重複執行步驟S406到S408，直到滿足等式（1）所示的條件。例如，當處理器50判斷出不滿足等式（1）所示的條件時，流程4返回到步驟S406，並且然後再次執行步驟S406。控制電路30被配置為在第四編程週期期間，將在先前編程迴圈中未使用的另一測試位元線電壓信號施加到記憶體陣列10的選定記憶體單元。控制電路20被配置為在第四編程週期期間，將第三編程電壓信號施加到記憶體陣列10的選定記憶體單元。感測電路40被配置為測量記憶體陣列10的選定記憶體單元的閾值電壓，該閾值電壓被稱為第四測量閾值電壓。處理器50被配置為根據第四測量閾值電壓計算第四閾值電壓Vt4。在步驟S408中，處理器50通過比較第四閾值電壓Vt4與第二閾值電壓Vt2之間的差和第二閾值電壓Vt2與第一閾值電壓Vt1之間的差來判斷出非揮發性記憶體裝置1的增強位元線電壓。
可以在各種編程流程中利用通過流程4產生的增強位元線電壓。例如，在實施例中，可以將增強位元線電壓施加到具有粗略編程和精細編程的編程流程。請參考第5圖，其為根據本發明實施例的具有粗略編程和精細編程的編程流程的流程圖。流程5包括以下步驟：
步驟S500：開始。
步驟S502：以粗略步長遞增編程電壓。
步驟S504：提供粗略驗證電流。
步驟S506：判斷是否通過粗略驗證電流；若是，則執行步驟510；若否，執行步驟508。
步驟S508：通過利用初始位元線電壓對正被編程且未超過對應的粗略驗證電流的記憶體單元執行編程操作。
步驟S510：提供精細驗證電流。
步驟S512：判斷是否通過精細驗證電流；若是，則執行步驟516；若否，執行步驟514。
步驟S514：通過利用增強位元線電壓，對正被編程且未超過對應的精細驗證電流的記憶體單元執行編程操作。
步驟S516：結束。
根據流程5，在步驟S502中，在粗略編程週期期間，控制電路30被配置為將初始位元線電壓信號施加到記憶體陣列10的選定記憶體單元。例如，初始位元線電壓信號的電壓位準可以為0伏特。控制電路20被配置為在粗略編程週期期間施加編程電壓信號，該編程電壓信號可以是從初始電壓位準開始的呈階梯波形形式的一系列編程電壓脈衝。處於編程中的記憶體單元經受此系列編程電壓脈衝，並且每次嘗試將遞增電荷添加到其浮置柵極。在粗略編程週期期間，以粗略步長遞增編程電壓。更具體地，在每個粗略編程週期開始時，編程電壓的位準遞增粗略脈衝的步長電壓（step voltage）VC的量。在步驟510中，在精細編程週期期間，以精細步長遞增編程電壓。更具體地，在每個精細編程週期開始時，編程電壓的位準遞增精細脈衝的步長電壓VF的量，其中VF＜VC。
在步驟S504中，感測電路40可以提供粗略驗證電流。感測電路40可以包括提供參考電壓位準的一個或多個參考電路，基於該參考電壓位準可以進行粗略驗證和精細驗證。例如，資料可以是電流的形式，並且參考電路可以包括提供參考電流的編程的記憶體單元。在步驟S506中，感測電路122可以接收來自記憶體陣列10的資料，並且將來自記憶體陣列10的資料與對應的粗略驗證電流進行比較。如果正被編程的記憶體單元中的至少一個沒有超過對應的粗略驗證電流，則執行步驟S508。如果正被編程的所有記憶體單元都已經超過了對應的粗略驗證電流，則執行步驟S510。
在步驟S508中，處理器50對控制電路20和30進行控制，以通過利用初始位元線電壓對正被編程且未超過對應的粗略驗證電流的記憶體單元執行編程操作，並且然後再次執行步驟S502。控制電路30被配置為在步驟502中將初始位元線電壓信號施加到未超過對應的粗略驗證電流的選定記憶體單元。控制電路20被配置為施加編程電壓信號，該編程電壓信號可以是從初始電壓位準開始的呈階梯波形形式的一系列編程電壓脈衝。可以重複執行步驟S502到S506，直到所有正被編程的記憶體單元已經超過對應的粗略驗證電流。
在步驟S510中，在精細編程週期期間，控制電路30被配置為將初始位元線電壓信號施加到記憶體陣列10的選定記憶體單元。控制電路20被配置為在精細編程週期期間施加編程電壓信號，該編程電壓信號可以是從初始電壓位準開始的呈階梯波形形式的一系列編程電壓脈衝。在精細編程週期期間，以精細步長遞增編程電壓。感測電路40可以提供精細驗證電流。
在步驟S512中，感測電路122可以接收來自記憶體陣列10的資料，並且將來自記憶體陣列10的資料與對應的精細驗證電流進行比較。如果正被編程的記憶體單元中的至少一個未超過對應的精細檢驗電流，那麼執行步驟S514。如果正被編程的所有記憶體單元都已經超過了對應的精細驗證電流，則執行步驟S516。
在步驟S514中，處理器50對控制電路20和30進行控制，以通過利用經由流程4產生並儲存於儲存裝置60中的增強位元線電壓對正被編程且未超過對應的精細驗證電流的記憶體單元執行編程操作，並且然後再次執行步驟S502。控制電路30被配置為在步驟512中將增強位元線電壓信號施加到未超過對應的精細驗證電流的選定記憶體單元。控制電路20被配置為在步驟512中將編程電壓信號施加到未超過對應精細驗證電流的選定記憶體單元。可以重複執行步驟S502到S512，直到正被編程的所有記憶體單元都已經超過了對應的精細驗證電流。
綜上所述，本發明實施例可以估計用於編程非揮發性記憶體裝置的適當增強位元線電壓以提供閾值電壓分佈的優異均勻性，因此改進非揮發性記憶體裝置的可靠性及性能。
所屬技術領域中具有通常知識者將容易地觀察到，在保持本發明的教導的同時，可以對裝置和方法進行許多修改和改變。因此，上述公開內容應當被解釋為僅由所附申請專利範圍的邊界和界限來限制。 以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。
1:非揮發性記憶體裝置 10:記憶體陣列 100:記憶體串 20,30:控制電路 4,5:流程 40:感測電路 50:處理器 60:儲存裝置 BL,BL1~BLm:位元線 BLOCK1~BLOCKi:區塊 BSG:底部柵極線 BT:底部選擇柵極電晶體 MC1~MCn:記憶體單元 S400,S402,S404,S406,S408,S410,S412,S500,S502,S504,S506,S508,S510,S512,S514,S516:步驟 TSG:頂部選擇柵極線 TT:頂部選擇柵極電晶體 WL1~WLn:字元線
第1圖是根據本發明實施例的非揮發性記憶體裝置的示意圖。 第2圖示出根據本發明實施例的記憶體陣列的示例性結構圖。 第3圖示出根據本發明實施例第2圖所示的記憶體陣列的記憶體串及相關連接線的示意圖。 第4圖是根據本發明實施例的流程的流程圖。 第5圖是根據本發明實施例的具有粗略編程和精細編程的編程流程的流程圖。
4:流程
S400,S402,S404,S406,S408,S410,S412:步驟

Claims (20)

  1. 一種非揮發性記憶體裝置的操作方法，所述非揮發性記憶體裝置包括記憶體陣列，所述記憶體陣列包括多個記憶體串組，每個記憶體串組包括多個記憶體串、多條位元線和多條字元線，每個記憶體串耦接到所述多條位元線中的一條位元線，每個記憶體串包括串聯連接的多個記憶體單元，每個記憶體單元耦接到所述多條字元線中的一條字元線，所述操作方法包括： 在一第一編程週期期間將一第一編程電壓信號施加到所述多條字元線中的連接到所述記憶體陣列的所述多個記憶體單元中的選定記憶體單元的選定字元線，並且測量與所述選定記憶體單元相關聯的一第一閾值電壓，其中，對於每條選定字元線，至少一個選定記憶體單元連接到所述每條選定字元線； 在一第二編程週期期間將一第二編程電壓信號施加到連接到所述選定記憶體單元的所述選定字元線，並且測量與所述選定記憶體單元相關聯的一第二閾值電壓； 在第三編程週期期間將一測試位元線電壓信號施加到所述多條位元線中的選定位元線並將一第三編程電壓信號施加到連接到所述選定記憶體單元的所述選定字元線，並且測量與所述選定記憶體單元相關聯的一第三閾值電壓； 通過將所述第三閾值電壓與所述第二閾值電壓之間的差和所述第二閾值電壓與所述第一閾值電壓之間的差進行比較來決定出一增強位元線電壓。
  2. 如申請專利範圍第1項所述之操作方法，其中在所述第一編程週期期間將所述第一編程電壓信號施加到所述多條字元線中的連接到所述記憶體陣列的所述多個記憶體單元中的所述選定記憶體單元的所述選定字元線，並且測量與所述多個記憶體單元相關聯的所述第一閾值電壓的步驟包括： 在所述第一編程週期期間，將所述第一編程電壓信號施加到所述多條字元線中的連接到所述選定記憶體單元的所述選定字元線； 測量所述選定記憶體單元的多個第一測量閾值電壓；以及 根據所述多個第一測量閾值電壓計算所述第一閾值電壓。
  3. 如申請專利範圍第2項所述之操作方法，其中所述第一閾值電壓是所述多個第一測量閾值電壓的分佈的中值或所述多個第一測量閾值電壓的平均值。
  4. 如申請專利範圍第1項所述之操作方法，其中在所述第二編程週期期間將所述第二編程電壓信號施加到連接到所述選定記憶體單元的所述選定字元線，並且測量與所述多個記憶體單元相關聯的所述第二閾值電壓的步驟包括： 在所述第二編程週期期間，將所述第二編程電壓信號施加到連接到所述選定記憶體單元的選定字元線； 測量所述選定記憶體單元的多個第二測量閾值電壓；以及 根據所述多個第二測量閾值電壓計算所述第二閾值電壓。
  5. 如申請專利範圍第4項所述之操作方法，其中所述第二閾值電壓是所述多個第二測量閾值電壓的分佈的中值或所述多個第二測量閾值電壓的平均值。
  6. 如申請專利範圍第1項所述之操作方法，其中在所述第三編程週期期間將所述測試位元線電壓信號施加到所述多條位元線中的所述選定位元線並將所述第三編程電壓信號施加到連接到所述選定記憶體單元的所述選定字元線，並且測量與所述多個記憶體單元相關聯的所述第三閾值電壓的步驟包括： 在所述第三編程週期期間，將所述測試位元線電壓信號施加到所述多條位元線中的連接到所述多個記憶體串中的選定記憶體串的選定位元線； 在所述第三編程週期期間，將所述第三編程電壓信號施加到連接到所述選定記憶體單元的所述選定字元線； 測量所述選定記憶體單元的多個第三測量閾值電壓；以及 根據所述多個第三測量閾值電壓計算所述第三閾值電壓。
  7. 如申請專利範圍第6項所述之操作方法，其中所述第三閾值電壓是所述多個第三測量閾值電壓的分佈的中值或所述多個第三測量閾值電壓的平均值。
  8. 如申請專利範圍第1項所述之操作方法，其中通過將所述第三閾值電壓與所述第二閾值電壓之間的所述差和所述第二閾值電壓與所述第一閾值電壓之間的所述差進行比較來決定出所述增強位元線電壓的步驟包括： 計算所述第三閾值電壓的電壓位準與所述第二閾值電壓的電壓位準之間的差； 計算所述第二閾值電壓的電壓位準與所述第一閾值電壓的電壓位準之間的差的第一比例；以及 當所述第三閾值電壓的所述電壓位準與所述第二閾值電壓的所述電壓位準的所述差幾乎等於所述第二閾值電壓的所述電壓位準與所述第一閾值電壓的所述電壓位準的所述差的所述第一比例時，決定出所述測試位元線電壓信號為所述增強位元線電壓。
  9. 如申請專利範圍第8項所述之操作方法，還包括： 當所述第三閾值電壓的所述電壓位準與所述第二閾值電壓的所述電壓位準之間的所述差不等於所述第二閾值電壓的所述電壓位準與所述第一閾值電壓的所述電壓位準之間的所述差的所述第一比例時，在第四編程週期期間將另一測試位元線電壓信號和所述第三編程電壓信號施加到所述記憶體陣列的所述選定記憶體單元，並且測量所述多個記憶體單元的第四閾值電壓；以及 通過將所述第四閾值電壓與所述第二閾值電壓之間的差和所述第二閾值電壓與所述第一閾值電壓之間的差進行比較來決定出所述增強位元線電壓。
  10. 如申請專利範圍第1項所述之操作方法，還包括： 存儲所述非揮發性記憶體裝置的所述增強位元線電壓。
  11. 一種非揮發性記憶體裝置，包括： 一記憶體陣列，所述記憶體陣列包括多個記憶體串組，每個記憶體串組包括多個記憶體串，每個記憶體串包括串聯連接的多個記憶體單元； 多條位元線，所述多條位元線連接到所述記憶體陣列的所述多個記憶體串； 多條字元線，所述多條字元線連接到所述記憶體陣列的所述多個記憶體單元； 一第一控制電路，所述第一控制電路被配置為在一第一編程週期期間將一第一編程電壓信號施加到所述多條字元線中的連接到所述記憶體陣列的選定記憶體單元的選定字元線，在一第二編程週期期間將一第二編程電壓信號施加到連接到所述選定記憶體單元的所述選定字元線，以及在一第三編程週期期間將一第三編程電壓信號施加到連接到所述選定記憶體單元的所述選定字元線； 一第二控制電路，所述第二控制電路被配置為在所述第三編程週期期間，將測試位元線電壓信號施加到所述多條位元線中的選定位元線； 一感測電路，所述感測電路被配置為測量所述第一編程週期期間的一第一閾值電壓、所述第二編程週期期間的一第二閾值電壓以及所述第三編程週期期間的一第三閾值電壓；以及 一處理器，所述處理器被配置為通過將所述第三閾值電壓與所述第二閾值電壓之間的差和所述第二閾值電壓與所述第一閾值電壓之間的差進行比較來決定出一增強位元線電壓。
  12. 如申請專利範圍第11項所述之非揮發性記憶體裝置，其中所述第一控制電路被配置為在所述第一編程週期期間，將所述第一編程電壓信號施加到連接到所述記憶體陣列的所述選定記憶體單元的選定字元線，所述感測電路被配置為測量所述記憶體陣列的所述選定記憶體單元的多個第一測量閾值電壓，並且所述處理器被配置為根據所述多個第一測量閾值電壓計算所述第一閾值電壓。
  13. 如申請專利範圍第12項所述之非揮發性記憶體裝置，其中所述第一閾值電壓是所述多個第一測量閾值電壓的分佈的中值或所述多個第一測量閾值電壓的平均值。
  14. 如申請專利範圍第11項所述之非揮發性記憶體裝置，其中所述第一控制電路被配置為在所述第二編程週期期間，將所述第二編程電壓信號施加到連接到所述記憶體陣列的所述選定記憶體單元的所述選定字元線，所述感測電路被配置為測量所述記憶體陣列的所述選定記憶體單元的多個第二測量閾值電壓，並且所述處理器被配置為根據所述多個第二測量閾值電壓計算所述第二閾值電壓。
  15. 如申請專利範圍第14項所述之非揮發性記憶體裝置，其中所述第二閾值電壓是所述多個測量第二閾值電壓的分佈的中值或所述多個第二測量閾值電壓的平均值。
  16. 如申請專利範圍第11項所述之非揮發性記憶體裝置，其中所述第一控制電路被配置為在所述第三編程週期期間，將所述第三編程電壓信號施加到連接到所述記憶體陣列的所述選定記憶體單元的選定字元線，所述第二控制電路被配置為在所述第三編程週期期間，將所述測試位元線電壓信號施加到所述多條位元線中的連接到所述記憶體陣列的選定記憶體串的選定位元線，所述感測電路被配置為測量所述記憶體陣列的所述選定記憶體單元的多個第三測量閾值電壓，並且所述處理器被配置為根據所述多個第三測量閾值電壓計算所述第三閾值電壓。
  17. 如申請專利範圍第16項所述之非揮發性記憶體裝置，其中所述第三閾值電壓是所述多個第三測量閾值電壓的分佈的中值或所述多個第三測量閾值電壓的平均值。
  18. 如申請專利範圍第11項所述之非揮發性記憶體裝置，其中所述處理器被配置為計算所述第三閾值電壓的電壓位準與所述第二閾值電壓的電壓位準之間的差，計算所述第二閾值電壓的電壓位準與所述第一閾值電壓的電壓位準之間的差的第一比例，並且當所述第三閾值電壓的所述電壓位準與所述第二閾值電壓的所述電壓位準之間的所述差幾乎等於所述第二閾值電壓的所述電壓位準與所述第一閾值電壓的所述電壓位準之間的所述差的所述第一比例時，決定出所述測試位元線電壓信號為所述增強位元線電壓。
  19. 如申請專利範圍第18項所述之非揮發性記憶體裝置，其中當所述第三閾值電壓的所述電壓位準與所述第二閾值電壓的所述電壓位準之間的所述差不等於所述第二閾值電壓的所述電壓位準與所述第一閾值電壓的所述電壓位準之間的所述差的所述第一比例時，所述第一控制電路被配置為在第四編程週期期間，將所述第三編程電壓信號施加到所述記憶體陣列的所述選定記憶體單元，所述第二控制電路被配置為在所述第四編程週期期間，將另一測試位元線電壓信號施加到所述記憶體陣列的所述選定記憶體單元，所述感測電路被配置為測量所述記憶體陣列的所述選定記憶體單元的第四閾值電壓，並且所述處理器被配置為通過將所述第四閾值電壓與所述第二閾值電壓之間的差和所述第二閾值電壓與所述第一閾值電壓之間的差進行比較來決定出所述增強位元線電壓。
  20. 如申請專利範圍第11項所述之非揮發性記憶體裝置，還包括： 一儲存裝置，所述儲存裝置被配置為存儲所述非揮發性記憶體裝置的所述增強位元線電壓。
TW109136228A 2020-08-07 2020-10-20 產生增強位元線電壓的操作方法及非揮發性記憶體裝置 TWI737519B (zh)

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