JP7360478B2 - メモリデバイスおよび方法 - Google Patents
メモリデバイスおよび方法 Download PDFInfo
- Publication number
- JP7360478B2 JP7360478B2 JP2021571042A JP2021571042A JP7360478B2 JP 7360478 B2 JP7360478 B2 JP 7360478B2 JP 2021571042 A JP2021571042 A JP 2021571042A JP 2021571042 A JP2021571042 A JP 2021571042A JP 7360478 B2 JP7360478 B2 JP 7360478B2
- Authority
- JP
- Japan
- Prior art keywords
- word line
- memory cell
- programming
- voltage
- programming voltage
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
Images
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
- G11C16/3436—Arrangements for verifying correct programming or erasure
- G11C16/3468—Prevention of overerasure or overprogramming, e.g. by verifying whilst erasing or writing
- G11C16/3481—Circuits or methods to verify correct programming of nonvolatile memory cells whilst programming is in progress, e.g. by detecting onset or cessation of current flow in cells and using the detector output to terminate programming
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
- G11C16/3436—Arrangements for verifying correct programming or erasure
- G11C16/3454—Arrangements for verifying correct programming or for detecting overprogrammed cells
- G11C16/3459—Circuits or methods to verify correct programming of nonvolatile memory cells
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
- G11C16/0483—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
- G11C11/5621—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using charge storage in a floating gate
- G11C11/5628—Programming or writing circuits; Data input circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/08—Address circuits; Decoders; Word-line control circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/10—Programming or data input circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/10—Programming or data input circuits
- G11C16/12—Programming voltage switching circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C2211/00—Indexing scheme relating to digital stores characterized by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C2211/56—Indexing scheme relating to G11C11/56 and sub-groups for features not covered by these groups
- G11C2211/562—Multilevel memory programming aspects
- G11C2211/5621—Multilevel programming verification
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Read Only Memory (AREA)
Description
ステップ510:プログラム電圧VPGMを対応する選択されたワードラインに印加することによって、1つまたは複数の選択されたメモリセルに対して粗いプログラミングを実行する。
ステップ520:選択されたワードラインに関連する対応する粗い検証電流および対応する細かい検証電流を供給する。
ステップ530:対応する粗い検証電流に従って、1つまたは複数の選択されたメモリセルに対して粗い検証を実行する。
ステップ540:粗いパス信号がアサートされているかどうかを決定する。そうである場合、ステップ560を実行する。そうでない場合は、ステップ550を実行する。
ステップ550:同じデータをデータバッファに書き戻す。ステップ500を実行する。
ステップ560:プログラム電圧VPGMを細かいステップで増分する。
ステップ570:プログラム電圧VPGMを対応する選択されたワードラインに印加することによって、1つまたは複数の選択されたメモリセルに対して細かいプログラミングを実行する。
ステップ580:対応する細かい検証電流に従って、1つまたは複数の選択されたメモリセルに対して細かい検証を実行する。
ステップ590:細かい通過信号がアサートされているかどうかを決定する。そうである場合、ステップ610を実行する。そうでない場合は、ステップ600を実行する。
ステップ600:細かい検証にパスしたすべてのメモリセルのパスデータをデータバッファに書き戻す。ステップ610を実行する。
ステップ610:終了。
Claims (9)
- メモリデバイスであって、
複数のメモリセルを含むメモリアレイと、
前記複数のメモリセルに結合された複数のワードラインおよび複数のビットラインと、
前記ワードラインに結合されたワードラインドライバと、
前記ビットラインに結合された列デコーダと、
前記列デコーダに結合された感知回路と、
前記ワードラインドライバ、前記列デコーダ、および前記感知回路に結合され、
前記ワードラインドライバに、
前記メモリセルの第1の選択されたメモリセルに結合された前記ワードラインの第1のワードラインに第1のプログラム電圧を印加することと、
前記第1のプログラム電圧を前記第1のワードラインに印加した後、前記メモリセルの第2の選択されたメモリセルに結合された前記ワードラインの第2のワードラインに前記第1のプログラム電圧を印加することとを指示し、
前記列デコーダに、
前記第1のプログラム電圧を前記第1のワードラインに印加した後、前記第1の選択されたメモリセルから、前記第1の選択されたメモリセルに結合された前記ビットラインの第1のビットラインを介して第1のデータ電流を受け取ることと、
前記第1のプログラム電圧を前記第2のワードラインに印加した後、前記第2の選択されたメモリセルから、前記第2の選択されたメモリセルに結合された前記ビットラインの第2のビットラインを介して第2のデータ電流を受け取ることとを指示し、
前記感知回路に、
前記第1のデータ電流を第1の検証電流と比較することと、
前記第2のデータ電流を前記第1の検証電流よりも小さい第2の検証電流と比較することと
を指示するように構成されるコントローラと
を含み、
前記コントローラは、前記ワードラインドライバに、
前記第1のプログラム電圧を前記第1のワードラインに印加した後、第2のプログラム電圧を前記第1のワードラインに印加することと、
前記第1のプログラム電圧を前記第2のワードラインに印加した後、前記第2のプログラム電圧を前記第2のワードラインに印加することと
を指示するようにさらに構成され、
前記第1のプログラム電圧および前記第2のプログラム電圧のそれぞれは、初期電圧レベルから始まる階段波形の形態である一連のプログラミング電圧パルスを含み、
前記第2のプログラム電圧が含む前記一連のプログラミング電圧パルスのうち最初のプログラミング電圧パルスの初期電圧レベルが、前記第1のプログラム電圧が含む前記一連のプログラミング電圧パルスのうち最後のプログラミング電圧パルスの初期電圧レベルよりも大きい、メモリデバイス。 - 前記第1の選択されたメモリセルおよび前記第2の選択されたメモリセルは、同じレベルにプログラムされている、請求項1に記載のメモリデバイス。
- 前記第1のプログラム電圧は、第1の量だけ増分され、前記第2のプログラム電圧は、前記第1の量よりも小さい第2の量だけ増分される、請求項1に記載のメモリデバイス。
- 前記第1のプログラム電圧および前記第2のプログラム電圧のそれぞれは、前記第1の量または前記第2の量それぞれだけ増分される前記一連のプログラミング電圧パルスを含む、請求項3に記載のメモリデバイス。
- 前記コントローラは、前記ワードラインドライバに、2つの隣接するプログラム電圧パルス間の選択された前記第1のワードラインまたは選択された前記第2のワードラインのそれぞれに検証電圧を印加すること指示するようにさらに構成される、請求項4に記載のメモリデバイス。
- メモリデバイスを操作するための方法であって、前記メモリデバイスが複数のメモリセルを含むメモリアレイを含み、前記方法が、
前記複数のメモリセルの第1のメモリセルをプログラミングすること、
第1の検証電流に基づいて、プログラムされた前記第1のメモリセルを検証すること、
前記第1のメモリセルをプログラミングした後、前記複数のメモリセルのうちの第2のメモリセルをプログラミングすること、
前記第1の検証電流よりも小さい第2の検証電流に基づいてプログラムされた前記第2のメモリセルを検証することと
を含み、
前記メモリデバイスは、前記複数のメモリセルに結合され、複数のサブセットに分割された複数のワードラインをさらに含み、
前記第1のメモリセルは、前記複数のサブセットの第1のサブセットの第1のワードラインに結合され、
前記第2のメモリセルは、前記複数のサブセットの第2のサブセットの第2のワードラインに結合されており、
選択された前記第1のメモリセルまたは選択された前記第2のメモリセルをプログラミングすることは、
第1のプログラム電圧を前記第1のワードラインまたは前記第2のワードラインのそれぞれに印加することであって、前記第1のプログラム電圧は、第1の量だけ増分される、第1のプログラム電圧を印加することと、
第2のプログラム電圧を前記第1のワードラインまたは前記第2のワードラインのそれぞれに印加することであって、前記第2のプログラム電圧は、前記第1の量よりも小さい第2の量だけ増分される、第2のプログラム電圧を印加することと
を含み、
前記第1のプログラム電圧および前記第2のプログラム電圧のそれぞれは、初期電圧レベルから始まる階段波形の形態である一連のプログラミング電圧パルスを含み、
前記第2のプログラム電圧が含む前記一連のプログラミング電圧パルスのうち最初のプログラミング電圧パルスの初期電圧レベルが、前記第1のプログラム電圧が含む前記一連のプログラミング電圧パルスのうち最後のプログラミング電圧パルスの初期電圧レベルよりも大きい、方法。 - 選択された前記第1のメモリセルおよび選択された前記第2のメモリセルは、同じレベルにプログラムされている、請求項6に記載の方法。
- 前記第1のサブセットの第3のワードラインに結合された、前記複数のメモリセルの第3のメモリセルをプログラミングすることと、
前記第1の検証電流に基づいて、プログラムされた前記第3のメモリセルを検証すること
をさらに含む、請求項6に記載の方法。 - プログラムされ選択された前記第1のメモリセルまたはプログラムされ選択された前記第2のメモリセルを検証することは、
前記第1のワードラインまたは前記第2のワードラインのそれぞれに検証電圧を印加することと、
選択された前記第1のメモリセルまたは選択された前記第2のメモリセルからそれぞれのデータ電流を受信することと、
前記それぞれのデータ電流を前記第1の検証電流または前記第2の検証電流と比較することと
を含む、請求項6に記載の方法。
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
PCT/CN2019/111830 WO2021072728A1 (en) | 2019-10-18 | 2019-10-18 | Method of programming and verifying memory device and related memory device |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2022535376A JP2022535376A (ja) | 2022-08-08 |
JP7360478B2 true JP7360478B2 (ja) | 2023-10-12 |
Family
ID=69660105
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2021571042A Active JP7360478B2 (ja) | 2019-10-18 | 2019-10-18 | メモリデバイスおよび方法 |
Country Status (7)
Country | Link |
---|---|
US (2) | US10943665B1 (ja) |
EP (1) | EP3948868A4 (ja) |
JP (1) | JP7360478B2 (ja) |
KR (1) | KR20220002606A (ja) |
CN (2) | CN112927741B (ja) |
TW (1) | TW202117733A (ja) |
WO (1) | WO2021072728A1 (ja) |
Families Citing this family (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US11282580B2 (en) * | 2020-05-29 | 2022-03-22 | Western Digital Technologies, Inc. | Data storage device with foggy-fine program sequence for reducing neighbor wordline interference |
CN112599157B (zh) * | 2020-12-17 | 2022-05-27 | 长江存储科技有限责任公司 | 三维存储器及其编程方法 |
WO2023028898A1 (zh) * | 2021-08-31 | 2023-03-09 | 长江存储科技有限责任公司 | 存储装置的编程方法、存储装置及存储系统 |
CN114400035A (zh) * | 2021-12-02 | 2022-04-26 | 长江存储科技有限责任公司 | 存储器的编程方法、存储器及存储系统 |
Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2003173688A (ja) | 2001-12-06 | 2003-06-20 | Fujitsu Ltd | 不揮発性半導体メモリおよび不揮発性半導体メモリのプログラム電圧制御方法 |
JP2011513885A (ja) | 2008-02-29 | 2011-04-28 | マイクロン テクノロジー, インク. | メモリ素子のプログラミング中の電荷損失補償 |
US20160099070A1 (en) | 2014-10-07 | 2016-04-07 | Sandisk 3D Llc | Sensing Multiple Reference Levels In Non-Volatile Storage Elements |
Family Cites Families (32)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4648074A (en) * | 1984-06-29 | 1987-03-03 | Rca Corporation | Reference circuit with semiconductor memory array |
JP3531081B2 (ja) * | 1994-11-30 | 2004-05-24 | 富士通株式会社 | 半導体装置およびその製造方法、ならびにそれを利用したベリファイ方法 |
US5684739A (en) * | 1994-11-30 | 1997-11-04 | Nkk Corporation | Apparatus and method for determining current or voltage of a semiconductor device |
JP2002184190A (ja) * | 2000-12-11 | 2002-06-28 | Toshiba Corp | 不揮発性半導体記憶装置 |
US7139198B2 (en) * | 2004-01-27 | 2006-11-21 | Sandisk Corporation | Efficient verification for coarse/fine programming of non-volatile memory |
US7596031B2 (en) * | 2006-10-30 | 2009-09-29 | Sandisk Corporation | Faster programming of highest multi-level state for non-volatile memory |
US7468911B2 (en) * | 2006-11-02 | 2008-12-23 | Sandisk Corporation | Non-volatile memory using multiple boosting modes for reduced program disturb |
US7499335B2 (en) * | 2007-02-07 | 2009-03-03 | Macronix International Co., Ltd. | Non-volatile memory with improved erasing operation |
US7936599B2 (en) * | 2007-06-15 | 2011-05-03 | Micron Technology, Inc. | Coarse and fine programming in a solid state memory |
US8130552B2 (en) * | 2008-09-11 | 2012-03-06 | Sandisk Technologies Inc. | Multi-pass programming for memory with reduced data storage requirement |
US8064252B2 (en) * | 2008-11-21 | 2011-11-22 | Micron Technology, Inc. | Multi-pass programming in a memory device |
US8208310B2 (en) * | 2010-05-04 | 2012-06-26 | Sandisk Technologies Inc. | Mitigating channel coupling effects during sensing of non-volatile storage elements |
US8310870B2 (en) * | 2010-08-03 | 2012-11-13 | Sandisk Technologies Inc. | Natural threshold voltage distribution compaction in non-volatile memory |
US8811091B2 (en) * | 2011-12-16 | 2014-08-19 | SanDisk Technologies, Inc. | Non-volatile memory and method with improved first pass programming |
KR20130072666A (ko) * | 2011-12-22 | 2013-07-02 | 에스케이하이닉스 주식회사 | 반도체 메모리 장치 및 그 동작 방법 |
US9082489B2 (en) * | 2012-01-13 | 2015-07-14 | Stec, Inc. | Programming algorithm for improved flash memory endurance and retention |
US8582381B2 (en) * | 2012-02-23 | 2013-11-12 | SanDisk Technologies, Inc. | Temperature based compensation during verify operations for non-volatile storage |
JP2014053060A (ja) * | 2012-09-07 | 2014-03-20 | Toshiba Corp | 半導体記憶装置及びその制御方法 |
KR102125376B1 (ko) * | 2013-07-01 | 2020-06-23 | 삼성전자주식회사 | 저장 장치 및 그것의 쓰기 방법 |
JP2015176620A (ja) * | 2014-03-14 | 2015-10-05 | 株式会社東芝 | 半導体記憶装置 |
WO2016014731A1 (en) * | 2014-07-22 | 2016-01-28 | Aplus Flash Technology, Inc. | Yukai vsl-based vt-compensation for nand memory |
JP2016062624A (ja) * | 2014-09-17 | 2016-04-25 | 株式会社東芝 | 半導体記憶装置 |
US9570179B2 (en) * | 2015-04-22 | 2017-02-14 | Sandisk Technologies Llc | Non-volatile memory with two phased programming |
DE102015116688B4 (de) * | 2015-10-01 | 2022-11-24 | Infineon Technologies Ag | Speichereinheit und Verfahren zum Betrieb eines Speichereinheitssektors |
KR102473167B1 (ko) * | 2015-12-18 | 2022-12-02 | 삼성전자주식회사 | 불휘발성 메모리 장치 및 그것의 프로그램 방법 |
KR102458918B1 (ko) | 2016-02-24 | 2022-10-25 | 삼성전자주식회사 | 메모리 장치 및 메모리 시스템 |
JP6441250B2 (ja) | 2016-03-15 | 2018-12-19 | 東芝メモリ株式会社 | 半導体記憶装置 |
JP2019057350A (ja) * | 2017-09-21 | 2019-04-11 | 東芝メモリ株式会社 | 半導体メモリ |
US10635541B2 (en) * | 2017-10-23 | 2020-04-28 | Vmware, Inc. | Fine-grained conflict resolution in a shared log |
KR102421103B1 (ko) * | 2018-01-04 | 2022-07-14 | 에스케이하이닉스 주식회사 | 컨트롤러, 이를 포함하는 메모리 시스템 및 그것들의 동작 방법 |
US10978156B2 (en) * | 2018-06-29 | 2021-04-13 | Sandisk Technologies Llc | Concurrent programming of multiple cells for non-volatile memory devices |
KR102617083B1 (ko) * | 2019-05-17 | 2023-12-22 | 양쯔 메모리 테크놀로지스 씨오., 엘티디. | 정적 랜덤 액세스 메모리를 갖는 3차원 메모리 디바이스의 데이터 버퍼링 연산 |
-
2019
- 2019-10-18 KR KR1020217039097A patent/KR20220002606A/ko not_active Application Discontinuation
- 2019-10-18 CN CN202110324758.0A patent/CN112927741B/zh active Active
- 2019-10-18 JP JP2021571042A patent/JP7360478B2/ja active Active
- 2019-10-18 EP EP19949340.4A patent/EP3948868A4/en active Pending
- 2019-10-18 CN CN201980002547.6A patent/CN110870015B/zh active Active
- 2019-10-18 WO PCT/CN2019/111830 patent/WO2021072728A1/en unknown
- 2019-11-28 TW TW108143336A patent/TW202117733A/zh unknown
- 2019-12-02 US US16/699,743 patent/US10943665B1/en active Active
-
2021
- 2021-02-01 US US17/164,795 patent/US11721403B2/en active Active
Patent Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2003173688A (ja) | 2001-12-06 | 2003-06-20 | Fujitsu Ltd | 不揮発性半導体メモリおよび不揮発性半導体メモリのプログラム電圧制御方法 |
JP2011513885A (ja) | 2008-02-29 | 2011-04-28 | マイクロン テクノロジー, インク. | メモリ素子のプログラミング中の電荷損失補償 |
US20160099070A1 (en) | 2014-10-07 | 2016-04-07 | Sandisk 3D Llc | Sensing Multiple Reference Levels In Non-Volatile Storage Elements |
Also Published As
Publication number | Publication date |
---|---|
KR20220002606A (ko) | 2022-01-06 |
JP2022535376A (ja) | 2022-08-08 |
EP3948868A4 (en) | 2022-06-29 |
CN112927741B (zh) | 2022-09-30 |
US10943665B1 (en) | 2021-03-09 |
EP3948868A1 (en) | 2022-02-09 |
TW202117733A (zh) | 2021-05-01 |
CN112927741A (zh) | 2021-06-08 |
US11721403B2 (en) | 2023-08-08 |
WO2021072728A1 (en) | 2021-04-22 |
US20210158880A1 (en) | 2021-05-27 |
CN110870015A (zh) | 2020-03-06 |
CN110870015B (zh) | 2021-03-12 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US20230282276A1 (en) | Semiconductor memory device and memory system | |
JP7360478B2 (ja) | メモリデバイスおよび方法 | |
US7876611B2 (en) | Compensating for coupling during read operations in non-volatile storage | |
JP4855271B2 (ja) | 記憶要素間のカップリングを補償する否定積メモリの読み出し方法 | |
JP3889699B2 (ja) | 不揮発性半導体記憶装置及びそのデータ書き込み方法 | |
US10573378B2 (en) | Methods of programming memory devices | |
US8144519B2 (en) | Programming a flash memory device | |
US9564227B2 (en) | Memory device having a different source line coupled to each of a plurality of layers of memory cell arrays | |
US20100097861A1 (en) | Multi-Pass Programming For Memory Using Word Line Coupling | |
CN109817265B (zh) | 半导体存储装置及其操作方法 | |
CN115938445A (zh) | 半导体存储器设备和操作该半导体存储器设备的方法 | |
US20120063237A1 (en) | Nonvolatile memory device and method of operating the same | |
US10770148B2 (en) | Nonvolatile memory device and operating method of the same | |
US7663930B2 (en) | Programming a non-volatile memory device | |
KR20080102037A (ko) | 멀티 레벨 셀 낸드 플래시 메모리소자의 검증방법 및포스트 프로그램 방법 | |
US11183243B2 (en) | Semiconductor storage device and memory system | |
US20220383968A1 (en) | Semiconductor memory device and method of operating the semiconductor memory device | |
CN114360614A (zh) | 半导体存储器装置及其操作方法 | |
CN114141286A (zh) | 半导体存储器装置及其操作方法 | |
JP2009043322A (ja) | 不揮発性半導体記憶装置 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20211129 |
|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20211129 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20221130 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20221206 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20230222 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20230530 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20230818 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20230905 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20230929 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 7360478 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |