TW202117733A - 對記憶體裝置進行編程和驗證的方法及相關記憶體裝置 - Google Patents

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Abstract

當對包括多個存儲單元和多個字線的記憶體件進行編程和驗證時，首先對多個存儲單元中的由多個字線中的第一字元線所控制的第一存儲單元執行第一粗略編程。然後，對多個存儲單元中的由多個字線中的第二字線控制的第二存儲單元執行第二粗略編程。接下來，使用第一粗略驗證電流來判斷第一存儲單元是否通過了粗略驗證，且使用第二粗略驗證電流來判斷第二存儲單元是否通過了第二粗略驗證，其中第二粗略驗證電流小於第一粗略驗證電流。

Description

對記憶體裝置進行編程和驗證的方法及相關記憶體裝置
本發明相關於一種對記憶體裝置進行編程和驗證的方法及相關記憶體裝置，尤指一種對具有3D QLC結構的記憶體裝置進行編程和驗證的方法及相關記憶體裝置。
半導體記憶體在各種電子器件中的應用越來越廣泛。例如，非揮發性記憶體常被應用於蜂窩電話、數位相機、個人數位助理、行動計算裝置、固定式計算裝置和其他裝置中。近年已提出了使用三維（3D）堆疊記憶體結構的超高密度的儲存器件，有時被稱為BiCS(Bit Cost Scalable)架構。例如，可以由交替的導電和電介質層的陣列形成3D NAND堆疊快閃記憶體器件。在這些層中鑽存儲孔，以同時限定許多存儲層。然後透過用適當的材料填充存儲孔來形成NAND串，而儲存單元的控制閘極由導電層提供。
每個平面NAND記憶體由透過多個字元線和位元線連接的儲存單元的陣列組成。逐頁地(page-by-page)將資料編程到平面NAND記憶體中或從平面NAND記憶體中讀取該資料。為了減輕浮閘(floating gate)到浮閘耦合的影響，可以透過粗略編程(coarse programming)和精細編程(fine programming)來對3D QLC NAND記憶體進行編程以提高整體編程速度。還有，在粗略/精細編程的每個步驟之後，根據恒定的粗略/精細驗證電流執行粗略/精細驗證，以確定所選擇的儲存單元是否已經達到期望值。
在現有技術的粗略/精細編程方法中，驗證電流和精細驗證電流之間的差值會設計成在3D QLC NAND記憶體裝置的電流-電壓曲線上會導致恒定電壓差。隨著3D QLC NAND記憶體裝置採用更多的層，最佳電流(best-of-current，BOC)情況下電流-電壓曲線和最差電流(worse-of-current，WOC）下情況電流-電壓曲線之間的差異也增大，從而導致不同的儲存單元之間的較大的增益變化。因此，現有技術的粗略/精細編程方法在儲存單元的閾值電壓上具有小的餘量(margin)。
本發明提供一種對包括多個儲存單元和多個字元線的記憶體裝置進行編程和驗證的方法。該方法包括對該多個儲存單元中的一第一儲存單元執行一第一粗略編程，其中該第一儲存單元由該多個字元線中的一第一字元線控制；在對該第一儲存單元執行該第一粗略編程之後，對該多個儲存單元中的一第二儲存單元執行一第二粗略編程，其中該第二儲存單元由該多個字元線中的第二字元線控制；根據一第一粗略驗證電流來判斷該第一儲存單元是否透過了一粗略驗證；以及根據小於該第一粗略驗證電流的一第二粗略驗證電流來判斷該第二儲存單元是否透過了一第二粗略驗證。
本發明另提供一種對包括多個儲存單元和多個字元線的記憶體裝置進行編程和驗證的方法。該方法包括對該多個儲存單元中的一第一儲存單元執行一第一粗略編程，其中該第一儲存單元由該多個字元線中的多個連續的第一字元線控制；在對該第一儲存單元執行該第一粗略編程之後，對該多個儲存單元中的一第二儲存單元執行一第二粗略編程，其中該第二儲存單元由該多個字元線中的多個連續的第二字元線控制；根據一第一粗略驗證電流來判斷該第一儲存單元是否通過一粗略驗證；以及根據小於該第一粗略驗證電流的一第二粗略驗證電流來判斷該第二儲存單元是否通過一第二粗略驗證。
本發明另提供一種記憶體裝置，其包括一記憶體陣列、多個字元線、一字元線驅動器，和一控制器。該記憶體陣列包含多個儲存單元。該控制器用來對該多個儲存單元中的一第一儲存單元執行一第一粗略編程，其中該第一儲存單元由該多個字元線中的一第一字元線控制；在對該第一儲存單元執行該第一粗略編程之後，對該多個儲存單元中的一第二儲存單元執行一第二粗略編程，其中該第二儲存單元由該多個字元線中的第二字元線控制；根據一第一粗略驗證電流來判斷該第一儲存單元是否透過了一粗略驗證；以及根據小於該第一粗略驗證電流的一第二粗略驗證電流來判斷該第二儲存單元是否透過了一第二粗略驗證。
在下面的詳細描述中，參考附圖，這些附圖以說明的方式示出了可以實踐本發明的特定實施例。對這些實施例進行了足夠詳細的描述，以使本領域技術人員能夠實踐本發明。應當理解，本發明的各種實施例儘管不同，但不一定是相互排斥的。例如，在不脫離本發明的精神和範圍的情況下，在此結合一個實施例描述的特定特徵、結構或特性可以被實現於其他實施例內。另外，應當理解，在不脫離本發明的精神和範圍的情況下，可以修改每個公開的實施例內的各個元件的位置或佈置。因此，以下詳細描述不應被理解為限制性的，並且本發明的範圍僅由適當地解釋的所附請求項以及請求項所賦予的等同物的全部範圍來限定。在附圖中，貫穿若干視圖，相似的數位表示相同或類似的功能。
第1圖為本發明的實施例中NAND串的上視圖。第2圖為本發明的實施例中NAND串之等效電路的示意圖。在使用NAND結構的快閃記憶體系統中，多個電晶體串聯於兩個選擇閘極之間，其被稱為NAND串。第1圖和第2圖中所描繪的NAND串包括串聯耦合並夾在頂部選擇閘極SG_T（在汲極側）和底部選擇閘極SG_B（在源極側）之間的四個電晶體ST1~ST4。頂部選擇閘極SG_T被佈置用於經由位元線接觸部將NAND串連接到位元線，並且可以透過向選擇閘極線SGTL施加適當的電壓來控制該頂部選擇閘極SG_T。底部選擇閘極SG_B被佈置用於將NAND串連接到源極線，並且可以透過向選擇閘極線SGBL施加適當的電壓來控制該底部選擇閘極SG_B。每一電晶體ST1~ ST4各包括控制閘極和浮置閘極(floating gate)。例如，電晶體ST1包括控制閘極CG1和浮置閘極FG1，電晶體ST2包括控制閘極CG2和浮置閘極FG2，電晶體ST3包括控制閘極CG3和浮置閘極FG3，並且電晶體ST4包括控制閘極CG4和浮置閘極FG4。控制閘極CG1連接到字元線WL1，控制閘極CG2連接到字元線WL2，控制閘極CG3連接到字元線WL3，並且控制閘極CG4連接到字元線WL4。
為了說明的目的，第1圖和第2圖顯示了NAND​​串中的四個儲存單元。在其他實施例中，NAND串可以包括8個儲存單元、16個儲存單元、32個儲存單元、64個儲存單元、128個儲存單元等。然而，NAND串中的儲存單元的數量並不限定本發明之範疇。
用於使用NAND結構的快閃記憶體系統的典型架構包括若干NAND串。每個NAND串透過由選擇線SGBL控制的其底部選擇閘極SG_B連接到源極線，並且透過由選擇線SGTL控制的其頂部選擇閘極SG_T連接到其相關聯的位元線。每個位元線和經由位元線接觸部連接到該位元線的相應的NAND串（單個或多個）包括記憶體單元的陣列的列。位元線被多個NAND串共用。典型地，位元線在垂直於字元線的方向上在NAND串的頂部延伸，並連接到一個或多個感測放大器。
第3圖為本發明實施例中儲存單元10的陣列結構的示意圖。儲存單元10的陣列被分成由BLOCK1 ~BLOCKI 表示的儲存單元的多個區塊(block)，其中I是正整數，並且典型地等於較大的數。區塊包含一組NAND串，該一組NAND串被經由位元線BL1 -BLM 和一組公共字元線WL1 ~WLN 讀取，其中M和N是大於1的整數。NAND串的一個端子經由頂部選擇閘極（連接到選擇閘極線SGTL）連接到對應的位元線，並且另一端子經由底部選擇閘極（連接到選擇閘極線SGBL）連接到源極線。每個區塊典型地被分成多個頁面(page)。在一個實施例中，區塊是常規擦除(erase)的單位，而頁面是常規編程的單位。然而，也可以使用擦除/編程的其他單位。
第4圖為本發明實施例中記憶體裝置100之功能方塊圖。記憶體裝置100包括記憶體陣列110、字元線驅動器102、位元線驅動器104、列解碼器120、感測電路122、資料緩衝器130、編程驗證邏輯140、粗略/精細驗證電路150、控制器160以及微碼(microode)170。記憶體陣列110是非揮發性記憶體陣列，其在斷電時保持其狀態。例如，記憶體陣列110可以是NAND快閃記憶體，其包括具有浮閘(floating gate)電晶體的儲存單元，如第1圖和第2圖所示。此外，可以以3D MLC結構佈置記憶體陣列110，以增大資料容量。然而，記憶體裝置100的類型並不限定本發明之範疇。
記憶體裝置100可以包括第3圖中未顯示的功能區塊和信號線。例如，記憶體裝置100可以包括將記憶體裝置100的各個部分耦合到外部匯流排的寫入介面電路或讀取介面電路。此外，記憶體裝置100可包括從一個或多個介面電路到控制器160、資料緩衝器130或第3圖中所示的任何其他功能區塊的信號線。為了簡化說明，第3圖僅顯示相關本發明記憶體陣列110運作之功能區塊。
控制器160可以是能夠影響記憶體裝置100編程運作的任何類型的適合的控制器。例如，控制器160可以是嵌入式微處理器或微控制器。在操作中，控制器160被配置為從微碼170接收並執行軟體指令。微碼170可以被儲存在獨立的非揮發性記憶元件中，例如儲存在一快閃記憶體內。然而，處理器160和微碼170的實施方式並不限定本發明之範疇。
當對記憶體陣列110進行編程時，要編程的資料被放置在資料緩衝器130中。在一些實施例中，可以由控制器160將要編程的資料放置在資料緩衝器130中。此外，編程運作可以對記憶體陣列110的子集進行編程，並且資料緩衝器130可以僅保存對子集進行編程的資料。在編程運作期間，位元線驅動器104被配置為向記憶體陣列110內的位元線提供適當的電壓，並且字元線驅動器102被配置為在記憶體陣列110內的字元線上提供編程脈衝。
在一些實施例中，記憶體陣列110是NAND快閃記憶體，其包括多階儲存單元的陣列。例如，以多階儲存單元（multi-level cell，MLC）結構佈置的記憶體陣列110可以在每個記憶單位內存儲多於一個位元，以三階儲存單元（TLC）結構佈置的記憶體陣列110可以在每個記憶單位內存儲3個位元，並且以四階儲存單元（QLC）結構佈置的記憶體陣列110可以在每個記憶單位內存儲4個位元。
接下來使用MLC結構來說明本發明，每個多階儲存單元可以支援由浮閘電晶體上的不同閾值電壓表示的四個不同的編程狀態。這四個狀態可以表示為第零階電位（L0）、第一階電位（L1）、第二階電位（L2）和第三階電位（L3），其中L0對應於具有最低閾值電壓的未編程儲存單元，L3對應於具有最高閾值電壓的已編程儲存單元，並且L1和L2對應於具有中間閾值電壓的已編程儲存單元。L3、L2、L1和L0也分別表示為“00”、“01”、“10”和“11”。
在MLC實施例中，資料緩衝器130被成對地載入有要編程到記憶體陣列110中的資料值。例如，由於每個MLC儲存單元可以被編程有兩位元資訊，因此資料緩衝器130被載入有表示電位L0、L1、L2和L3的成對的資料位元。由於儲存單元所保持的要擦除的位元全為1，因此要用L0或“11”編程的MLC儲存單元根本不需要被編程。本發明的各個實施例不需要對要保持“11”的單元進行編程，可以將要保持“00”的單元編程為高閾值電壓，並且可以將要保持“10” 或“01”的單元編程為中間閾值電壓。對應於各種編程狀態的閾值電壓被限定為彼此具有足夠的距離，以允許可靠地讀取MLC儲存單元。
在一些實施例中，記憶體裝置100使用在字元線上的多個脈衝來對記憶體陣列110內的MLC單元進行編程，其中各脈衝具相異電位。此外，記憶體裝置100支援以粗略步驟使字元線上的閘極電壓增長，直到編程值接近期望的中間閾值電壓，然後繼續以精細步驟使字元線上的閘極電壓增長，直到編程的值滿足或超過預定水準。下面進一步描述利用粗略和精細字元線電壓步驟的各種編程實施例。如本文所使用的，“粗略脈衝”是指字元線電壓中的在粗略步驟之後施加的編程脈衝，而“精細脈衝”是指字元線電壓中在精細步驟之後施加的編程脈衝。
在編程期間，控制器160會指示位元線驅動器104向位元線提供適當的電壓，並且指示字元線驅動器102向字元線提供粗略和精細的閘極電壓。在一些實施例中，控制器160包括用於提供各種電壓的電壓參考電路，並且位元線驅動器104和字元線驅動器102包括用於選擇電壓的開關。在其他實施例中，位元線驅動器104和字元線驅動器102包括電壓產生電路，並且控制器160提供數位控制資訊，以指示位元線驅動器104和字元線驅動器102驅動位元線和字元線上的各種電壓。然而，產成電壓或將電壓傳送到位元線和字元線的方式並不限定本發明之範疇。
記憶體陣列110可以將一個邏輯路徑用於編程，並將另一邏輯路徑用於讀取/驗證，如此可使得路徑可同時讀取和寫入(Read While Write, RWW)，並允許在編程運作期間驗證編程。例如，資料線112上的電流可以隨著儲存單元被編程而改變。在一些實施例中，字元線驅動器102在編程運作之間在字元線上提供“感測電壓”以執行“驗證”操作。本發明的各種實施例利用兩種不同類型的驗證操作：“粗略驗證”和“精細驗證”。在下面進一步描述粗略驗證和精細驗證。
在粗略驗證期間（在粗略脈衝之後）或在精細驗證期間（在精細脈衝之後），列解碼器120被配置為從記憶體陣列110接收資料並將該資料引導至感測電路122。感測電路122可以包括一個或多個參考電路，其提供可以與資料進行比較的參考電位。例如，資料可以是電流的形式，並且參考電路可以包括提供參考電流的編程的儲存單元。在一些實施例中，每個電位存在多個參考。出於說明性目的使用MLC實施例，感測電路122可以包括L1粗略參考、L1精細驗證電流、L2驗證電流、L2精細驗證電流和L3驗證電流。
編程驗證邏輯140用來比較感測電路122的輸出和來自資料緩衝器130的資料。例如，在粗略驗證期間，感測電路122透過將列解碼器120的輸出與粗略驗證電流進行比較來生成數位輸出信號，並且透過編程驗證邏輯140將這些數位輸出信號與資料緩衝器130中的資料進行比較。在一些實施例中，記憶體陣列110內的多個位置被同時編程，並且在驗證操作期間，同時驗證記憶體陣列110內的多個位置。例如，編程驗證邏輯140可以同時驗證記憶體陣列110內的32個位置。此外，在一些實施例中，記憶體陣列110內同時被編程的位置的數量可以基於各種匯流排的通信頻寬或記憶體裝置100內的編程泵的電流能力而改變。
粗略/精細驗證電路150從編程驗證邏輯140接收資訊，並將資訊提供給控制器160。在粗略驗證操作期間，粗略/精細驗證電路150可偵測任何正被編程的儲存單元是否已經超過了對應的粗略參考，並且在判定正被編程的儲存單元已經超過對應的粗略參考時，向控制器160發出“通過粗略編程”信號。出於說明性目的使用MLC實施例，對當前正用L1或L2編程的所有儲存單元執行粗略驗證操作。在這些實施例中，即使一個儲存單元超過了對應的粗略參考，粗略/精細驗證電路150也將發出通過粗略編程信號。透過發出通過粗略編程信號，粗略/精細驗證電路150可以通知控制器160從粗略閘極電壓步驟切換到精細閘極電壓步驟。
在接收到通過粗略編程信號之後，控制器160會指示字元線驅動器102對記憶體陣列110內的字元線提供精細的閘極電壓步驟。在精細驗證操作期間（在精細脈衝之後），感測電路122可以將列解碼器120的輸出與對應的精細驗證電流進行比較。出於說明性目的使用MLC實施例，將正用L1編程的位置中的資料與L1精細驗證電流進行比較，並且將正用L2編程的位置中的資料與L2精細驗證電流進行比較。同樣在精細驗證操作期間，編程驗證邏輯140可以將傳感電路122的輸出與來自資料緩衝器130的資料進行比較。對於滿足或超過對應的精細驗證電流的位置，編程驗證邏輯140會將通過資料(例如“11”)寫入資料緩衝器130，以指示對應的儲存單元已經透過了精細驗證操作。對於未滿足或超過對應的精細驗證電流的位置，編程驗證邏輯140不改變資料緩衝器130中的資料。然後重複精細脈衝至尚未滿足或超過對應的精細驗證電流的位置，但是對於已經滿足或超過精細驗證電流的那些位置則不重複，因為資料緩衝器130中與那些位置對應的資料會發出“精細通過”信號。
第5圖為本發明實施例中對記憶體裝置100中的記憶體陣列110進行編程和驗證的方法的流程圖。第5圖所示之流程圖包括以下步驟：
步驟500：     以粗略步驟使編程電壓VPGM 增長。
步驟510：          透過將編程電壓VPGM 施加到對應的選擇的字元線上，對一個或多個選擇的儲存單元執行粗略編程。
步驟520：     提供與所選擇的字元線相關聯的對應的粗略驗證電流和對應的精細驗證電流。
步驟530：     根據對應的粗略驗證電流，對一個或多個選擇的儲存單元執行粗略驗證。
步驟540：     判斷是否發出通過粗略編程信號；若是，則執行步驟560；若否，則執行步驟550。
步驟550：     將相同資料寫回至資料緩衝器；執行步驟500。
步驟560：     以精細步驟使編程電壓VPGM 增長。
步驟570：          透過將編程電壓VPGM 施加到對應的選擇的字元線上，對一個或多個選擇的儲存單元執行精細編程。
步驟580：     根據對應的精細驗證電流，對一個或多個選擇的儲存單元執行精細驗證。
步驟590：     判斷是否發出精細通過信號；若是，則執行步驟610；若否，則執行步驟600。
步驟600：     對透過精細驗證的所有儲存單元，將通過資料寫回至資料緩衝器；執行步驟610。
步驟610：     結束。
在步驟500和560中，控制器160會指示字元線驅動器102施加編程電壓VPGM ，該編程電壓VPGM 可以是從初始電壓電位開始的階梯波形形式的一系列編程電壓脈衝。當正受編程的儲存單元接收這一系列編程電壓脈衝時，每一次都會向其浮閘添加增量電荷。
第6圖為本發明實施例中執行步驟500和560時的編程電壓VPGM 的波形圖。在步驟500中，在每個粗略編程時段PC期間，以粗略步驟使編程電壓VPGM 增長。更具體地說，在每個粗略編程時段PC的開始，編程電壓VPGM 的電位增長VC 的量（粗略脈衝）。在步驟560中，在編程時段PF1期間，以精細步驟使編程電壓VPGM 增長。更特別地，在每個精細編程時段FC的開始，編程電壓VPGM 的電位增長VF 的量（精細脈衝），其中VF >VC 。
在步驟510中，可以透過在一個或多個粗略編程時段PC期間將編程電壓VPGM （粗略脈衝）施加到對應的選擇的字元線，來對一個或多個選擇的儲存單元執行粗略編程。在步驟570中，可以透過在一個或多個精細編程時段FC期間將編程電壓VPGM （精細脈衝）施加到對應的選擇的字元線，來對一個或多個選擇的儲存單元執行精細編程。每個脈衝向該一個或多個選擇的儲存單元添加增量電荷，以達到存儲在資料緩衝器130中的一個或多個編程狀態的目的。
在步驟520中，感測電路122可以包括一個或多個參考電路，用來提供參考電位以依此進行粗略驗證和精細驗證。例如，資料可以是電流的形式，並且參考電路可以包括提供參考電流的編程的儲存單元。在一些實施例中，針對每個編程的電位存在多個參考。出於說明性目的使用MLC實施例，感測電路122可以提供L1粗略驗證電流、L1精細驗證電流、L2粗略驗證電流、L2精細驗證電流和L3驗證電流。
在本發明中，可以根據對字元線進行編程的順序來調整每個粗略驗證電流的值。公共組字元線WL1 ~WLN 還被分組成P個字元線子集SUB1 ~SUBP ，其中每個字元線子集包括n個相鄰的字元線（n為小於N的正整數）。首先，將第一字元線子集SUB1 中的字元線WL1 ~WLN 順序編程，然後順序地編程第二字元線子集SUB2 中的字元線WLN+1 ~WL2n 。繼續相同的過程，直到第P字元線子集中的字元線WLN-n+1 ~WLN 被順序編程。
第7圖為每個字元線子集相關聯的粗略驗證電流值的示意圖。如圖所示，如果由第一字元線子集SUB1 中的字元線控制的選擇的儲存單元將被編程到L1，則將對應的粗略驗證電流設定為ISENSE1 ；如果由第二字元線子集SUB2 中的字元線控制的選擇的儲存單元將被編程到L1，則將對應的粗略驗證電流設定為ISENSE2 ；…；如果由第P字元線子集SUBP 中的字元線控制的選擇的儲存單元將被編程到L1，則將對應的粗略驗證電流設定為ISENSEP ，其中ISENSE1 >ISENSE2 >…>ISENSEP 。換句話說，與較晚時間被編程為L1的字元線子集相關聯的粗略驗證電流被設定為小於與較早時間被編程為L1的字元線子集相關聯的粗略驗證電流的值。
在步驟530和580中，可以透過讀回儲存單元來對一個或多個選擇的儲存單元執行粗略/精細驗證。透過在編程脈衝之間施加驗證電壓VVER ，讀回過程可以涉及一個或多個感測操作。
第8圖為本發明實施例中當執行步驟530和580時的驗證電壓VVER 的波形圖。參照第6圖，每個驗證時段PV被插入兩個相鄰的編程時段之間，以確認一個或多個選擇的儲存單元的目前電壓電位。
在步驟540和590中，列解碼器120可以在每個驗證時段期間從記憶體陣列110接收資料，並且將該資料引導到感測電路122。感測電路122可以將來自記憶體陣列110的資料與對應的粗略/精細驗證電流進行比較。
在步驟540中，如果沒有一個正被編程的儲存單元已經超過了對應的粗略驗證電流，則在步驟550中，編程驗證電路140將相同的資料寫回到資料緩衝器130中。在另一個實施例中，可以省略步驟550，並且在步驟540中確定為“否”之後，該方法直接迴圈回到步驟500。上述迴圈的目的是向一個或多個選擇的儲存單元添加增量電荷，直到正被編程的儲存單元中的至少一個儲存單元已經超過了對應的粗略驗證電流為止。
如果任何正被編程的儲存單元已經超過了對應的粗略參考，則粗略/精細驗證電路150會發出“通過粗略編程”信號給控制器160，從而在步驟540中導致“是”的判斷結果。出於說明性目的使用MLC實施例，對當前正用L1或L2編程的所有儲存單元執行粗略驗證操作。在這些實施例中，如果任何儲存單元超過了對應的粗略參考，則粗略/精細驗證電路150將發出通過粗略編程信號。透過發出通過粗略編程信號，在步驟560中，粗略/精細驗證電路150可以通知控制器160以精細步驟使編程電壓VPGM 增長。
如果正被編程的儲存單元中的至少一個尚未超過對應的精細驗證電流，則不會發出精細通過信號，從而在步驟590中導致“否”的判斷結果。在這種情況下，編程驗證電路140對於在步驟600中透過精細驗證（超過對應的精細驗證電流）的所有儲存單元，將指示資料寫至資料緩衝器130。接下來，該方法直接迴圈回到步驟560。指示資料，諸如在MLC配置中的“11”，防止已透過精細驗證的所有儲存單元被重新脈衝化。上述迴圈的目的是向一個或多個選擇的儲存單元添加增量電荷，直到正被編程的所有儲存單元都超過了對應的精細驗證電流。
在本發明中，可以採用粗略和精細編程來提高整體編程速度。而且，在每個粗略/精細編程的步驟之後，根據對應的粗略/精細驗證電流來執行粗略/精細驗證，以確定選擇的儲存單元是否已經達到期望值。可以根據對字元線進行編程的順序來調整每個粗略驗證電流的值，從而補償不同儲存單元之間的增益變化。因此，本方法可以在儲存單元的閾值電壓上提供大的餘量。 以上該僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。
100:記憶體裝置 110:記憶體陣列 102:字元線驅動器 104:位元線驅動器 120:列解碼器 122:感測電路 130:資料緩衝器 140:編程驗證邏輯 150:粗略/精細驗證電路 160:控制器 170:微碼 500~610、710~750:步驟 ST1～ST4:電晶體 BLOCK1 ~BLOCKI :區塊 CG1～CG4:控制閘極 FG1～FG4:浮置閘極 SG_T:頂部選擇閘極 SG_B:底部選擇閘極 SGTL、SGBL:選擇閘極線 WL1～WL4、WL1 ~WLN :字元線 BL1 -BLM :位元線
第1圖為本發明的實施例中NAND串的上視圖。 第2圖為本發明的實施例中NAND串之等效電路的示意圖。 第3圖為本發明實施例中儲存單元的陣列結構的示意圖。 第4圖為本發明實施例中記憶體裝置之功能方塊圖。 第5圖為本發明一實施例中對記憶體裝置中的儲存單元的陣列進行編程和驗證時之方法流程圖。 第6圖為本發明實施例中對記憶體裝置中的儲存單元的陣列進行編程和驗證時編程電壓的波形圖。 第7圖為每個字元線子集相關聯的粗略驗證電流值的示意圖。 第8圖為本發明實施例中對記憶體裝置中的儲存單元的陣列進行編程和驗證時驗證電壓的波形圖。
500~610:步驟

Claims (15)

  1. 一種對包括多個儲存單元和多個字元線的記憶體裝置進行編程和驗證的方法，該方法包括： 對該多個儲存單元中的一第一儲存單元執行一第一粗略編程，其中該第一儲存單元由該多個字元線中的一第一字元線控制； 在對該第一儲存單元執行該第一粗略編程之後，對該多個儲存單元中的一第二儲存單元執行一第二粗略編程，其中該第二儲存單元由該多個字元線中的第二字元線控制； 根據一第一粗略驗證電流來判斷該第一儲存單元是否透過了一粗略驗證；以及 根據小於該第一粗略驗證電流的一第二粗略驗證電流來判斷該第二儲存單元是否透過了一第二粗略驗證。
  2. 如請求項1所述之方法，其另包括： 在該第一儲存單元通過該第一粗略驗證後，對該第一儲存單元執行一第一精細編程；以及 在該第二儲存單元通過該第二粗略驗證後，對該第二儲存單元執行一第二精細編程。
  3. 如請求項1所述之方法，其另包括： 透過向該第一字元線施加一編程電壓來對該第一儲存單元執行該第一粗略編程； 使該編程電壓的電位增長一第一量；以及 當判定該第一儲存單元未通過該第一粗略驗證時，透過將經增長的編程電壓施加到該第一字元線來對該第一儲存單元執行一第三粗略編程。
  4. 如請求項3所述之方法，其另包括： 當判定該第一儲存單元通過該第二粗略驗證時，使該編程電壓的該電位增長一第二量，其中該第二量小於該第一量；以及 透過將經增長的編程電壓施加到該第一字元線來對該第一儲存單元執行一第一精細編程。
  5. 一種對包括多個儲存單元和多個字元線的記憶體裝置進行編程和驗證的方法，其包括： 對該多個儲存單元中的一第一儲存單元執行一第一粗略編程，其中該第一儲存單元由該多個字元線中的多個連續的第一字元線控制； 在對該第一儲存單元執行該第一粗略編程之後，對該多個儲存單元中的一第二儲存單元執行一第二粗略編程，其中該第二儲存單元由該多個字元線中的多個連續的第二字元線控制； 根據一第一粗略驗證電流來判斷該第一儲存單元是否通過一粗略驗證；以及 根據小於該第一粗略驗證電流的一第二粗略驗證電流來判斷該第二儲存單元是否通過一第二粗略驗證。
  6. 如請求項5所述之方法，其另包括： 當判定該第一儲存單元通過該第一粗略驗證時，對該第一儲存單元執行一第一精細編程；以及 在該第二儲存單元通過該第二粗略驗證後，對該第二儲存單元執行一第二精細編程。
  7. 如請求項5所述之方法，其另包括： 透過向該多個連續的第一字元線施加一編程電壓來對該第一儲存單元執行該第一粗略編程； 使該編程電壓的電位增長一第一量；以及 當判定該第一儲存單元未通過該第一粗略驗證時，透過將經增長的編程電壓施加到該多個連續的第一字元線來對該第一儲存單元執行一第三粗略編程。
  8. 如請求項7所述之方法，其另包括： 當判定該第一儲存單元通過該第二粗略驗證時，使該編程電壓的該電位增長一第二量，其中該第二量小於該第一量；以及 透過將經增長的編程電壓施加到該多個連續的第一字元線來對該第一儲存單元執行一第一精細編程。
  9. 一種記憶體裝置，其包括： 一記憶體陣列，其包括多個儲存單元； 多個字元線； 一字元線驅動器；以及 一控制器，用來： 對該多個儲存單元中的一第一儲存單元執行一第一粗略編程，其中該第一儲存單元由該多個字元線中的一第一字元線控制； 在對該第一儲存單元執行該第一粗略編程之後，對該多個儲存單元中的一第二儲存單元執行一第二粗略編程，其中該第二儲存單元由該多個字元線中的第二字元線控制； 根據一第一粗略驗證電流來判斷該第一儲存單元是否透過了一粗略驗證；以及 根據小於該第一粗略驗證電流的一第二粗略驗證電流來判斷該第二儲存單元是否透過了一第二粗略驗證。
  10. 如請求項9所述之記憶體裝置，其中該控制器另用來： 在該第一儲存單元通過該第一粗略驗證後，對該第一儲存單元執行一第一精細編程；以及 在該第二儲存單元通過該第二粗略驗證後，對該第二儲存單元執行一第二精細編程。
  11. 如請求項9所述之記憶體裝置，其中該控制器另用來： 透過向該第一字元線施加一編程電壓來對該第一儲存單元執行該第一粗略編程； 使該編程電壓的電位增長一第一量；以及 當判定該第一儲存單元未通過該第一粗略驗證時，透過將經增長的編程電壓施加到該第一字元線來對該第一儲存單元執行一第三粗略編程。
  12. 如請求項11所述之記憶體裝置，其中該控制器另用來： 當判定該第一儲存單元通過該第二粗略驗證時，使該編程電壓的該電位增長一第二量，其中該第二量小於該第一量；以及 透過將經增長的編程電壓施加到該第一字元線來對該第一儲存單元執行一第一精細編程。
  13. 如請求項9所述之記憶體裝置，其中該控制器另用來： 透過經由該字元線驅動器向該第一字元線提供一編程電壓來對該第一儲存單元執行該第一粗略編程； 使該編程電壓的電位增長一第一量；以及 當判定該第一儲存單元未透過該第一粗略驗證時，透過經由該字元線驅動器向該第一字元線提供經增長的編程電壓來對該第一儲存單元執行一第三粗略編程。
  14. 如請求項13所述之記憶體裝置，其中該控制器另用來： 當判定該第一儲存單元通過該第二粗略驗證時，使該編程電壓的該電位增長一第二量，其中該第二量小於該第一量；以及 透過將經增長的編程電壓施加到該第一字元線來對該第一儲存單元執行一第一精細編程。
  15. 如請求項9所述之記憶體裝置，其中該多個儲存單元係以一三維四級單元（3D QLC）結構佈置。
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